JPH096724A - Data transfer method - Google Patents
Data transfer methodInfo
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- JPH096724A JPH096724A JP18073195A JP18073195A JPH096724A JP H096724 A JPH096724 A JP H096724A JP 18073195 A JP18073195 A JP 18073195A JP 18073195 A JP18073195 A JP 18073195A JP H096724 A JPH096724 A JP H096724A
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Abstract
(57)【要約】
【目的】複雑な制御信号によるシステム自体の複雑化を
回避すると共に、制御信号を単純化した際におけるエラ
ー発生の通知不能を回避するデータ転送方式の提供。
【構成】送信側システムと受信側システムとの間に、基
準となるクロック信号CLKと、データ転送のスタートを
知らせるスタート信号SODと、データの有効区間を示す
イネーブル信号DAVと、データ転送の終了を知らせるエ
ンド信号EODの３本の制御信号とｎビットのデータ信号D
ATAを持ち、３本の制御信号SOD、DAV、EODのHigh状態と
Low状態の組み合せによりデータ転送の状態を送信側シ
ステムと受信側システムに通知する。
(57) [Abstract] [Purpose] To provide a data transfer method that avoids complication of the system itself due to a complicated control signal and avoids failure to notify an error occurrence when the control signal is simplified. [Structure] A reference clock signal CLK, a start signal SOD indicating the start of data transfer, an enable signal DAV indicating the valid period of data, and the end of data transfer are provided between the transmitting system and the receiving system. 3 control signals of end signal EOD to notify and n-bit data signal D
It has ATA and three control signals SOD, DAV and EOD are in high state.
The state of data transfer is notified to the transmitting side system and the receiving side system by combining the low states.
Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ転送方式に関し、
特にパーソナルコンピュータやワークステーションに用
いて好適なデータ転送方式に関する。BACKGROUND OF THE INVENTION The present invention relates to a data transfer system,
In particular, the present invention relates to a data transfer method suitable for use in personal computers and workstations.
【０００２】[0002]
【従来の技術】従来、パーソナルコンピュータやワーク
ステーション等に用いられているデータ転送は、システ
ムバス、ローカルバスと呼ばれる、ＩＳＡ（Industry S
tandard Archtecture）バス、ＥＩＳＡ（Extended Indu
stry Standard Archtecture）バス、ＶＭＥバス、ＰＣ
Ｉ（Peripheral Component Interconnect）バス等の規
格や、画像データを転送する、ＶＧＡ（Video Graphics
Array）フィーチャ・コネクタやそれを拡張したＶＡＦ
Ｃ等の規格により、データを転送している。2. Description of the Related Art Conventionally, data transfer used in personal computers, workstations, etc. is called ISA (Industry S
tandard Archtecture bus, EISA (Extended Indu)
stry Standard Archtecture) bus, VME bus, PC
I (Peripheral Component Interconnect) bus standard and VGA (Video Graphics) for transferring image data
Array) Feature connector or VAF which is an extension of it
Data is transferred according to the standard such as C.
【０００３】従来のデータ転送バスのうちの一つであ
る、デジタル画像信号伝送用のＶＧＡフィーチャ・コネ
クタは、図２に示すように、クロック信号ＤＡＣ＿Ｃｌ
ｋ、ブランク信号ＤＡＣ＿Ｂｌｋ、Ｈシンク信号Ｈｓ
ｙ、Ｖシンク信号Ｖｓｙにより、８ビットのデータ信号
Ｃ0−Ｃ7のデータを転送する。One of the conventional data transfer buses, a VGA feature connector for digital image signal transmission, has a clock signal DAC_Cl as shown in FIG.
k, blank signal DAC_Blk, H sync signal Hs
The 8-bit data signals C 0 to C 7 are transferred by the y and V sync signals Vsy.
【０００４】すなわち、クロック信号ＤＡＣ＿Ｃｌｋが
基準となり（図では立ち上がりエッジが基準）、データ
信号Ｃ0−Ｃ7、Ｈシンク信号Ｈｓｙ、Ｖシンク信号Ｖｓ
ｙ、ブランク信号ＤＡＣ＿Ｂｌｋのそれぞれのタイミン
グを決定している。また、ブランク信号ＤＡＣ＿Ｂｌ
ｋ、Ｈシンク信号Ｈｓｙ、Ｖシンク信号Ｖｓｙはデータ
信号Ｃ0−Ｃ7のデータがどの同期に存するかを指定する
信号である。That is, the clock signal DAC_Clk serves as the reference (the rising edge is the reference in the figure), and the data signals C 0 -C 7 , the H sync signal Hsy, and the V sync signal Vs.
The timings of y and the blank signal DAC_Blk are determined. In addition, the blank signal DAC_Bl
The k, H sync signal Hsy, and V sync signal Vsy are signals that specify in which synchronization the data of the data signals C 0 to C 7 exist.
【０００５】図３に示したタイミング図は、ＩＳＡバス
のタイミングチャートの一例であり、Ｉ／Ｏリード動作
を示している。The timing chart shown in FIG. 3 is an example of a timing chart of the ISA bus and shows an I / O read operation.
【０００６】図３を参照して、ＩＳＡバスでは、基準と
なるクロック信号ＳＹＣＬＫ、アドレス信号ＳＡ19−
０、アドレスラッチ信号ＢＡＬＥ、イネーブル信号ＡＥ
Ｎ、Ｉ／Ｏリード信号ＩＯＲ、データ転送の終了を知ら
せるレディ信号ＲＤＹの制御のもと、データ信号ＤＡＴ
Ａ15−０により一つのデータ転送を行なっている。ＩＳ
Ａバスは、サイクルＴｃ1におけるＩ／Ｏリード信号Ｉ
ＯＲの立ち下がりエッジから所定サイクル経過したサイ
クルＴｃにおいてリードデータが確定している。Referring to FIG. 3, in the ISA bus, a reference clock signal SYCLK and an address signal SA19-
0, address latch signal BALE, enable signal AE
Data signal DAT under the control of N, I / O read signal IOR, and ready signal RDY indicating the end of data transfer.
One data transfer is performed by A15-0. IS
The A bus receives the I / O read signal I in the cycle Tc1.
The read data is fixed in the cycle Tc after a lapse of a predetermined cycle from the falling edge of OR.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、図２に
示すＶＧＡフィーチャ・コネクタにおいては、データ転
送中にエラーが発生した場合それを送信側や受信側に知
らせることができない。However, in the VGA feature connector shown in FIG. 2, if an error occurs during data transfer, it cannot be notified to the transmitting side or the receiving side.
【０００８】図３に示すＩＳＡバスにおいては、データ
転送の時に使用する制御信号線が多くなり、システムが
複雑化する（ＩＳＡバス等については、文献「ブートス
トラップ Ｂｏｏｔ Ｓｔｒａｐ、Ｐｒｏｊｅｃｔ−
２、No.４、１９９３年７月特集ＰＣアーキテクチャと
ハードウェアの研究」参照）。In the ISA bus shown in FIG. 3, the number of control signal lines used for data transfer increases and the system becomes complicated (for the ISA bus and the like, refer to the document "Bootstrap Boot Trap, Project-").
2, No. 4, July 1993 Special Issue on PC Architecture and Hardware Research ").
【０００９】上記したように従来のデータ転送に用いら
れているシステムバス、ローカルバスでは、データ転送
用の制御信号線の本数が多く、データ転送の状態が複雑
になると共に、システム自体も複雑化するという問題点
があった。As described above, in the conventional system bus and local bus used for data transfer, the number of control signal lines for data transfer is large, the data transfer state becomes complicated, and the system itself becomes complicated. There was a problem to do.
【００１０】一方、ＶＧＡフィーチャコネクタは、制御
信号線の本数は少なく、単純にデータを転送できるが、
データ転送中や送信側、受信側でエラーが発生した時に
通知する方法がなく、最悪の場合、バスのストールとい
った現象が起こるという問題点があった。On the other hand, the VGA feature connector has a small number of control signal lines and can simply transfer data.
There is no method of notifying when an error occurs during data transfer or on the sending side and the receiving side, and in the worst case, a phenomenon such as a bus stall occurs.
【００１１】従って、本発明は、上記問題点を解消し、
複雑な制御信号によるシステム自体の複雑化を回避する
と共に、制御信号を単純化した際におけるエラー発生の
通知不能を回避するデータ転送方式を提供することを目
的とする。Therefore, the present invention solves the above problems,
An object of the present invention is to provide a data transfer method that avoids complication of the system itself due to a complicated control signal and avoids failure of notification of error occurrence when the control signal is simplified.
【００１２】[0012]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、データ転送用のバスで相互に接続される
送信側システムと受信側システムとの間のデータの転送
を制御するデータ転送方式において、ｎビット（但しｎ
は所定の正整数）のデータ信号と、基準クロック信号
と、データ転送の開始を通知するためのスタート信号
と、前記データ信号の有効区間を示すイネーブル信号
と、データ転送の終了を知らせるエンド信号と、を備
え、前記スタート信号と、前記イネーブル信号と、前記
エンド信号との論理レベルの組み合せによりデータ転送
の状態を前記送信側システム及び／又は前記受信側シス
テムに通知することを特徴とするデータ転送方式を提供
する。To achieve the above object, the present invention provides a data transfer for controlling the transfer of data between a transmission side system and a reception side system which are mutually connected by a data transfer bus. In the method, n bits (however, n
Is a predetermined positive integer), a reference clock signal, a start signal for notifying the start of data transfer, an enable signal indicating the valid section of the data signal, and an end signal notifying the end of data transfer. And a data transfer state is notified to the transmission side system and / or the reception side system by a combination of logical levels of the start signal, the enable signal, and the end signal. Provide a scheme.
【００１３】本発明においては、好ましくは、前記基準
クロック信号が前記送信側から前記バスに送出されるこ
とを特徴とする。In the present invention, it is preferable that the reference clock signal is sent from the transmitting side to the bus.
【００１４】また、本発明においては、好ましくは、前
記スタート信号と、前記イネーブル信号と、前記エンド
信号との論理レベルの組み合せにより、データ転送の開
始、データ転送の終了、前記バス上のデータの有効区
間、ウエイト要求の発生、及びデータ転送時のエラー発
生を含む複数の事象を通知することを特徴とする。Further, in the present invention, preferably, a combination of the start signal, the enable signal, and the end signal in a logical level is used to start data transfer, end data transfer, and transfer data on the bus. It is characterized by notifying a plurality of events including a valid section, a wait request occurrence, and an error occurrence during data transfer.
【００１５】さらに、本発明においては、好ましくは、
前記送信側システムから受信側システムにデータを転送
する際に、前記送信側システムが、前記スタート信号を
所定期間分アクティブとした後に、前記データ信号を出
力するとともに前記イネーブル信号をアクティブとして
データが有効であることを前記受信側システムに通知す
ることを特徴とする。Further, in the present invention, preferably,
When transferring data from the transmission side system to the reception side system, the transmission side system outputs the data signal and activates the enable signal to make the data valid after the start signal has been active for a predetermined period. Is notified to the receiving side system.
【００１６】さらにまた、本発明においては、好ましく
は、前記送信側システムから受信側システムにデータを
転送する際において、データ転送終了時に、前記送信側
システムが前記スタート信号をアクティブとし、前記受
信側システムが該スタート信号の変化を検出して、前記
エンド信号をアクティブとし、前記スタート信号及び前
記エンド信号が同時にアクティブ状態にある時をデータ
転送終了とすることを特徴とする。Furthermore, in the present invention, preferably, when data is transferred from the transmission side system to the reception side system, the transmission side system activates the start signal at the end of data transfer, and the reception side is activated. The system detects a change in the start signal, activates the end signal, and ends the data transfer when the start signal and the end signal are in the active state at the same time.
【００１７】そして、本発明においては、好ましくは、
前記送信側システムから受信側システムにデータを転送
する際に、前記イネーブル信号がアクティブ状態の時に
前記受信側システムが前記エンド信号をアクティブとし
て前記送信側システムにウエイトを要求するようにした
ことを特徴とする。In the present invention, preferably,
When data is transferred from the transmission side system to the reception side system, the reception side system activates the end signal and requests a wait from the transmission side system when the enable signal is in an active state. And
【００１８】また、本発明においては、好ましくは、前
記送信側システムから受信側システムにデータを転送す
る際に、前記イネーブル信号がアクティブ状態の時に前
記送信側システム又は受信側システムが前記スタート信
号又はエンド信号をアクティブとしてデータ転送時のエ
ラー発生事象を相手に通知することを特徴とする。Further, in the present invention, it is preferable that, when data is transferred from the transmission side system to the reception side system, the transmission side system or the reception side system causes the start signal or The end signal is activated to notify the other party of an error occurrence event during data transfer.
【００１９】[0019]
【作用】本発明によれば、３本の制御信号の論理値の組
み合せにより、データ転送の状態を送信側システムと受
信側システムへ通知するように構成したことにより、制
御信号線の本数が多くデータ転送の状態が複雑になり、
システム自体も複雑になるという従来の問題点と、制御
信号線の本数が少ないためにエラーの発生を通知するこ
とができないという従来の問題点とを同時に解消し、パ
ーソナルコンピュータやワークステーション等に好適な
データ転送方式を提供するものである。According to the present invention, the number of control signal lines is large because the data transfer state is notified to the transmitting side system and the receiving side system by combining the logical values of the three control signals. The data transfer status becomes complicated,
Suitable for personal computers, workstations, etc. by simultaneously solving the conventional problem that the system itself becomes complicated and the conventional problem that the occurrence of an error cannot be notified due to the small number of control signal lines. Data transfer method.
【００２０】[0020]
【実施例】図面を参照して、本発明の実施例を以下に説
明する。図１は、本発明の一実施例を説明するためのタ
イミングチャートである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a timing chart for explaining one embodiment of the present invention.
【００２１】本実施例に係るバス信号線は、タイミング
の基準となるクロック信号ＣＬＫと、ｎビット（但し、
ｎは所定の正整数）の幅を持つデータ信号ＤＡＴＡと、
データの有効／無効を示すイネーブル信号ＤＡＶと、ス
タート信号ＳＯＤと、エンド信号ＥＯＤとから構成され
ている。このうち、イネーブル信号ＤＡＶ、スタート信
号ＳＯＤ、エンド信号ＥＯＤは制御信号として後述する
所定の機能を遂行する。The bus signal line according to this embodiment has a clock signal CLK serving as a timing reference and n bits (however,
data signal DATA having a width of n is a predetermined positive integer),
It is composed of an enable signal DAV indicating the validity / invalidity of data, a start signal SOD, and an end signal EOD. Among them, the enable signal DAV, the start signal SOD, and the end signal EOD perform predetermined functions described below as control signals.
【００２２】本実施例におけるデータ転送の動作を以下
に説明する。The data transfer operation in this embodiment will be described below.
【００２３】本実施例においては、データの送信側より
受信側へクロック信号ＣＬＫは常に出力されており、デ
ータの送信側と受信側は、クロック信号ＣＬＫを基準と
して動作する。In this embodiment, the clock signal CLK is always output from the data transmitting side to the data receiving side, and the data transmitting side and the data receiving side operate on the basis of the clock signal CLK.
【００２４】データ転送を開始するには、まず、送信側
がスタート信号ＳＯＤをクロック信号ＣＬＫの１サイク
ル分だけＬｏｗレベルにする。To start data transfer, first, the transmitting side sets the start signal SOD to the low level for one cycle of the clock signal CLK.
【００２５】受信側は、スタート信号スタート信号がＬ
ｏｗレベルになったことを検出して、受信の準備を行な
う。On the receiving side, the start signal start signal is L
Detecting that the ow level has been reached, prepare for reception.
【００２６】次に、送信側は、データ信号ＤＡＴＡを出
力すると同時に、イネーブル信号ＤＡＶをＬｏｗレベル
にして、データが有効であることを示す。Next, the transmitting side outputs the data signal DATA and, at the same time, sets the enable signal DAV to the low level to indicate that the data is valid.
【００２７】受信側は、このイネーブル信号ＤＡＶがＬ
ｏｗレベルになっている時のデータ信号ＤＡＴＡを受信
する。On the receiving side, this enable signal DAV is L
The data signal DATA when it is at the ow level is received.
【００２８】この時、受信側で準備がととのってない場
合には、イネーブル信号ＤＡＶがＬｏｗレベルになって
いる時に、受信側よりエンド信号ＥＯＤをＬｏｗレベル
とする。At this time, when the receiving side is not ready, the end signal EOD is set to the low level from the receiving side when the enable signal DAV is at the low level.
【００２９】ここで、送信側は、エンド信号ＥＯＤがＬ
ｏｗレベルになっている時間区間だけ、出力中のデータ
信号ＤＡＴＡとイネーブル信号ＤＡＶをＬｏｗレベルに
したまま出力し続け、受信側が受信準備がととのいエン
ド信号ＥＯＤをＨｉｇｈレベルにされた後にクロック信
号ＣＬＫの１サイクル分までの間データ信号ＤＡＴＡを
有効にしておき、イネーブル信号ＤＡＶをＬｏｗレベル
にしておく。At the transmitting side, the end signal EOD is L
The data signal DATA and the enable signal DAV which are being output are kept to be output at the Low level only for the time period in which the clock signal CLK is supplied after the end signal EOD is set to the High level when the receiving side is ready to receive. The data signal DATA is kept valid for up to one cycle, and the enable signal DAV is kept at Low level.
【００３０】そして、受信側はこの１サイクル分の時に
データを受信することになる。Then, the receiving side receives the data during this one cycle.
【００３１】送信側は、上記のように、受信側からのウ
エイト要求（エンド信号ＥＯＤがＬｏｗレベル）が入ら
ない場合、通常、クロック信号ＣＬＫの１サイクルで一
つのデータ転送（ｎビット並列データ転送）を終了させ
る。As described above, when the wait request (end signal EOD is at the Low level) is not received from the receiving side, the transmitting side normally transfers one data (n-bit parallel data transfer) in one cycle of the clock signal CLK. ) Is ended.
【００３２】そして、次のデータ転送をするために、ク
ロック信号ＣＬＫの１サイクル後に、新たにデータ信号
ＤＡＴＡを出力するとともにイネーブル信号ＤＡＶをＬ
ｏｗレベルにする。Then, in order to transfer the next data, after one cycle of the clock signal CLK, the data signal DATA is newly output and the enable signal DAV is set to L.
Set to ow level.
【００３３】この１サイクルごとに、イネーブル信号Ｄ
ＡＶをＨｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベル
にする繰り返し動作を行なうごとに、新しいデータが送
信側より受信側へ順次転送されることになる。An enable signal D is generated every 1 cycle.
Every time the AV is repeatedly changed from High level to Low level to High level, new data is sequentially transferred from the transmitting side to the receiving side.
【００３４】送信側が最後のデータを出力した１サイク
ル後に、再度スタート信号ＳＯＤをＬｏｗレベルにす
る。One cycle after the transmission side outputs the last data, the start signal SOD is set to the Low level again.
【００３５】受信側は、この２度目のスタート信号ＳＯ
ＤがＬｏｗレベルになったことを受けて、エンド信号Ｅ
ＯＤをＬｏｗレベルにする。On the receiving side, the second start signal SO
In response to D becoming Low level, the end signal E
Set OD to Low level.
【００３６】スタート信号ＳＯＤとエンド信号ＥＯＤの
両方がともにＬｏｗレベルになった時が、データ転送の
終了事象を表わすことになり、送信側、受信側はともに
次のデータ転送に備えることになる。When both the start signal SOD and the end signal EOD are at the Low level, it means the end event of the data transfer, and both the transmitting side and the receiving side prepare for the next data transfer.
【００３７】表１を参照して、スタート信号ＳＯＤと、
イネーブル信号ＤＡＶと、エンド信号ＥＯＤの各信号の
論理値の組み合わせによるデータ転送に関する機能の割
り当てを説明する。なお、表１の「Ｈ」はＨｉｇｈレベ
ル、「Ｌ」はＬｏｗレベルを示している。Referring to Table 1, the start signal SOD and
The allocation of functions relating to data transfer by combining the enable signal DAV and the logical value of each signal of the end signal EOD will be described. In Table 1, “H” indicates High level and “L” indicates Low level.
【００３８】本実施例における制御信号の論理値の組み
合わせの各状態の意味の説明をする。The meaning of each state of the combination of the logical values of the control signals in this embodiment will be described.
【００３９】イネーブル信号ＤＡＶ（単に「ＤＡＶ」と
もいう）、スタート信号ＳＯＤ（単に「ＳＯＤ」ともい
う）、エンド信号ＥＯＤ（単に「ＥＯＤ」ともいう）が
全てＨｉｇｈレベルの時は、動作していない状態を示し
ている。When the enable signal DAV (also simply referred to as "DAV"), the start signal SOD (also simply referred to as "SOD"), and the end signal EOD (also simply referred to as "EOD") are at the high level, no operation is performed. It shows the state.
【００４０】ＤＡＶ、ＥＯＤがともにＨｉｇｈレベル
で、ＳＯＤがＬｏｗレベルの時は、データ転送の開始を
表わしている。When both DAV and EOD are at high level and SOD is at low level, it indicates the start of data transfer.
【００４１】ＳＯＤ、ＥＯＤがともにＨｉｇｈレベル
で、ＤＡＶがＬｏｗレベルの時は、データ信号ＤＡＴＡ
が有効であることを表わしている。When both SOD and EOD are High level and DAV is Low level, the data signal DATA
Is valid.
【００４２】ＤＡＶがＨｉｇｈレベルで、ＳＯＤ、ＥＯ
ＤがともにＬｏｗレベルの時は、データ転送の終了を表
わしている。When DAV is High level, SOD, EO
When both D are at low level, it indicates the end of data transfer.
【００４３】ＤＡＶ、ＥＯＤがともにＬｏｗレベルで、
ＳＯＤがＨｉｇｈレベルの時は、データ転送に受信側よ
りウエイト（ＷＡＩＴ）をかけていることを表わしてい
る。Both DAV and EOD are at low level,
When the SOD is at the high level, it means that the receiving side is waiting for the data transfer.
【００４４】ＤＡＶ、ＳＯＤがともにＬｏｗレベルで、
ＥＯＤがＨｉｇｈレベルの時は、データ転送中に送信側
でエラーが起こったことを表わしている。Both DAV and SOD are at low level,
When EOD is at high level, it means that an error occurred on the transmitting side during data transfer.
【００４５】ＤＡＶ、ＳＯＤ、ＥＯＤがすべてＬｏｗレ
ベルの時は、データ転送中に、送受信両方でエラーが起
ったことを表わしている。When DAV, SOD, and EOD are all at low level, it means that an error has occurred in both transmission and reception during data transfer.
【００４６】ＤＡＶ、ＳＯＤがともにＨｉｇｈレベル
で、ＥＯＤがＬｏｗレベルの時は、受信側でエラーが起
こったことを表わしている。When both DAV and SOD are High level and EOD is Low level, it means that an error has occurred on the receiving side.
【００４７】これにより、データ転送の状態を送信側と
受信側双方が把握できるようにされており、エラーが発
生した時には、データ転送を終了させ、修正処理が行な
えることになる。As a result, both the transmitting side and the receiving side can grasp the state of data transfer, and when an error occurs, the data transfer can be terminated and correction processing can be performed.
【００４８】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、各種態様を
含むことは勿論である。例えば、上記実施例で説明した
各信号の論理レベルの関係はあくまで一例を示すもので
あり、本発明を何等限定するものではない。Although the present invention has been described with reference to the above embodiments, it is needless to say that the present invention is not limited to the above embodiments and includes various embodiments. For example, the relationship of the logic level of each signal described in the above embodiment is merely an example, and does not limit the present invention in any way.
【００４９】[0049]
【表１】 [Table 1]
【００５０】[0050]
【発明の効果】以上説明したように、本発明は、データ
転送時に基準となるクロック信号と、データ転送のスタ
ートを知らせるスタート信号と、データの有効区間を示
すイネーブル信号と、データ転送の終了を知らせるエン
ド信号の３本の制御信号と、ｎビットのデータ信号を有
し、３本の制御信号の論理値の組み合せにより、データ
転送の状態を送信側システムと受信側システムへ通知す
るような構成としたことにより、データ転送の制御を簡
易化すると共に、所望のエラープロトコルを実装するこ
とができるという利点を有する。このため、本発明によ
れば、制御信号線の本数が多くデータ転送の状態が複雑
になりシステム自体も複雑化するという前記従来例の問
題点と、制御信号線の本数が少ないためにエラーの発生
を通知することができないという前記従来例の問題点と
を同時に解消し、パーソナルコンピュータ、ワークステ
ーションにおける、エラー処理を含む高速バス転送を容
易に実現するという効果を有する。As described above, according to the present invention, the reference clock signal at the time of data transfer, the start signal indicating the start of the data transfer, the enable signal indicating the valid period of the data, and the end of the data transfer are set. A configuration in which three control signals of an end signal to be notified and an n-bit data signal are included, and the state of data transfer is notified to a transmission side system and a reception side system by a combination of logical values of the three control signals. This has the advantages that the control of data transfer can be simplified and a desired error protocol can be implemented. Therefore, according to the present invention, the problem of the conventional example that the number of control signal lines is large and the state of data transfer is complicated and the system itself is complicated, and the error is caused by the small number of control signal lines. The problem of the conventional example that the occurrence cannot be notified is solved at the same time, and high-speed bus transfer including error processing can be easily realized in a personal computer or a workstation.
【図１】本発明の一実施例を説明するタイミングチャー
トである。FIG. 1 is a timing chart illustrating an embodiment of the present invention.
【図２】ＶＧＡフィーチャ・コネクタの動作を示すタイ
ミングチャートである。FIG. 2 is a timing chart showing the operation of the VGA feature connector.
【図３】ＩＳＡバスのＩ／Ｏリード動作を示すタイミン
グチャートである。FIG. 3 is a timing chart showing an I / O read operation of the ISA bus.
ＣＬＫ クロック信号 ＤＡＴＡ ｎビットのデータ信号 ＤＡＶ イネーブル信号 ＳＯＤ スタート信号 ＥＯＤ エンド信号 ＤＡＣ−ＣＬＫ クロック信号 Ｃ0−Ｃ7 ８ビットデータ信号 ＤＡＣ−Ｂｌｋ ブランク信号 Ｈｓｙ Ｈシンク信号 Ｖｓｙ Ｖシンク信号 ＳＹＣＬＫ クロック信号 ＢＡＬＥ アドレスラッチ信号 ＡＥＮ イネーブル信号 ＳＡ19−０ 20ビットアドレス信号 ＩＯＲ Ｉ／Ｏリード信号 ＲＤＹ レディ信号 ＤＡＴＡ15−０ 16ビットデータ信号CLK clock signal DATA n-bit data signal DAV enable signal SOD start signal EOD end signal DAC-CLK clock signal C 0 -C 7 8-bit data signal DAC-Blk blank signal Hsy H sync signal Vsy V sync signal SYCLK clock signal BALE Address Latch signal AEN enable signal SA19-0 20-bit address signal IOR I / O read signal RDY ready signal DATA15-0 16-bit data signal
Claims (7)
信側システムと受信側システムとの間のデータの転送を
制御するデータ転送方式において、 ｎビット（但しｎは所定の正整数）のデータ信号と、 基準クロック信号と、 データ転送の開始を通知するためのスタート信号と、 前記データ信号の有効区間を示すイネーブル信号と、 データ転送の終了を知らせるエンド信号と、 を備え、 前記スタート信号と、前記イネーブル信号と、前記エン
ド信号との論理レベルの組み合せによりデータ転送の状
態を前記送信側システム及び／又は前記受信側システム
に通知することを特徴とするデータ転送方式。1. A data transfer method for controlling the transfer of data between a transmission-side system and a reception-side system, which are mutually connected by a data transfer bus, wherein n bits (where n is a predetermined positive integer) are used. The start signal includes a data signal, a reference clock signal, a start signal for notifying the start of data transfer, an enable signal indicating a valid period of the data signal, and an end signal for notifying the end of data transfer. A data transfer state is notified to the transmission side system and / or the reception side system by a combination of a logic level of the enable signal and the end signal.
記バスに送出されることを特徴とする請求項１記載のデ
ータ転送方式。2. The data transfer system according to claim 1, wherein the reference clock signal is sent from the transmitting side to the bus.
と、前記エンド信号との論理レベルの組み合せにより、
データ転送の開始、データ転送の終了、前記バス上のデ
ータの有効区間、ウエイト要求の発生、及びデータ転送
時のエラー発生を含む複数の事象を通知することを特徴
とする請求項１記載のデータ転送方式。3. A combination of logical levels of the start signal, the enable signal, and the end signal,
2. The data according to claim 1, wherein a plurality of events including a data transfer start, a data transfer end, a valid period of data on the bus, a wait request occurrence, and an error occurrence during data transfer are notified. Transfer method.
データを転送する際に、前記送信側システムが、前記ス
タート信号を所定期間分アクティブとした後に、前記デ
ータ信号を出力するとともに前記イネーブル信号をアク
ティブとしてデータが有効であることを前記受信側シス
テムに通知することを特徴とする請求項１記載のデータ
転送方式。4. When transferring data from the transmission side system to the reception side system, the transmission side system outputs the data signal and outputs the enable signal after activating the start signal for a predetermined period. 2. The data transfer method according to claim 1, wherein the receiving side system is notified that the data is valid as active.
データを転送する際において、データ転送終了時に、前
記送信側システムが前記スタート信号をアクティブと
し、前記受信側システムが該スタート信号の変化を検出
して、前記エンド信号をアクティブとし、前記スタート
信号及び前記エンド信号が同時にアクティブ状態にある
時をデータ転送終了とすることを特徴とする請求項１記
載のデータ転送方式。5. When transferring data from the transmission side system to the reception side system, the transmission side system activates the start signal at the end of the data transfer, and the reception side system detects a change in the start signal. 2. The data transfer system according to claim 1, wherein the end signal is activated, and the data transfer is terminated when the start signal and the end signal are in the active state at the same time.
データを転送する際に、前記イネーブル信号がアクティ
ブ状態の時に、前記受信側システムが前記エンド信号を
アクティブとして前記送信側システムにウエイトを要求
するようにしたことを特徴とする請求項１記載のデータ
転送方式。6. When transferring data from the transmission side system to the reception side system, the reception side system activates the end signal and requests a wait from the transmission side system when the enable signal is in an active state. The data transfer method according to claim 1, characterized in that.
データを転送する際に、前記イネーブル信号がアクティ
ブ状態の時に、前記送信側システム又は受信側システム
が前記スタート信号又はエンド信号をアクティブとして
データ転送時のエラー発生事象を相手に通知することを
特徴とする請求項１記載のデータ転送方式。7. When transferring data from the transmission side system to the reception side system, the transmission side system or the reception side system activates the start signal or end signal to transfer data when the enable signal is in an active state. 2. The data transfer method according to claim 1, wherein the other party is notified of a time error occurrence event.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18073195A JPH096724A (en) | 1995-06-23 | 1995-06-23 | Data transfer method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18073195A JPH096724A (en) | 1995-06-23 | 1995-06-23 | Data transfer method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096724A true JPH096724A (en) | 1997-01-10 |
Family
ID=16088325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18073195A Pending JPH096724A (en) | 1995-06-23 | 1995-06-23 | Data transfer method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096724A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421660A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Asynchronous data transfer system |
| JPH06214950A (en) * | 1993-01-21 | 1994-08-05 | Hitachi Ltd | Bus for information processor |
-
1995
- 1995-06-23 JP JP18073195A patent/JPH096724A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421660A (en) * | 1987-07-17 | 1989-01-25 | Fujitsu Ltd | Asynchronous data transfer system |
| JPH06214950A (en) * | 1993-01-21 | 1994-08-05 | Hitachi Ltd | Bus for information processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |