JPH0968692A - 表示パネルの駆動方法および装置 - Google Patents
表示パネルの駆動方法および装置Info
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Abstract
(57)【要約】
【課題】 アクティブマトリクス形液晶表示パネルを駆
動するソースドライバの接続端子数を低減し、ソースド
ライバのアナログスイッチの数を低減する。 【解決手段】 時間経過に伴って上昇する電圧を個別的
なアナログスイッチＡＳＷを介して各ソースラインＯ１
〜ＯＮにそれぞれ供給し、比較回路ＣＭの一方の入力に
は１水平走査期間の各ソースラインＯ１〜ＯＮの階調表
示データを与え、他方の入力には１水平走査期間中に発
生される階調クロック信号ＣＬＫをカウンタ４４で計数
した値を与え、計数値が階調表示データＤ０〜Ｄ２に対
応する値未満であるときアナログスイッチＡＳＷを導通
したままとし、計数値が前記対応する値に到達した後は
アナログスイッチＡＳＷを遮断することで絵素電極に階
調表示データＤ０〜Ｄ２に対応する電圧を充電／放電し
て保持させる。
動するソースドライバの接続端子数を低減し、ソースド
ライバのアナログスイッチの数を低減する。 【解決手段】 時間経過に伴って上昇する電圧を個別的
なアナログスイッチＡＳＷを介して各ソースラインＯ１
〜ＯＮにそれぞれ供給し、比較回路ＣＭの一方の入力に
は１水平走査期間の各ソースラインＯ１〜ＯＮの階調表
示データを与え、他方の入力には１水平走査期間中に発
生される階調クロック信号ＣＬＫをカウンタ４４で計数
した値を与え、計数値が階調表示データＤ０〜Ｄ２に対
応する値未満であるときアナログスイッチＡＳＷを導通
したままとし、計数値が前記対応する値に到達した後は
アナログスイッチＡＳＷを遮断することで絵素電極に階
調表示データＤ０〜Ｄ２に対応する電圧を充電／放電し
て保持させる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばアクティ
ブマトリクス形液晶表示パネルなどの表示パネルを駆動
するための方法および装置に関する。
ブマトリクス形液晶表示パネルなどの表示パネルを駆動
するための方法および装置に関する。
【０００２】
【従来の技術】典型的な先行技術である第１の先行技術
は、図１７に示されている。表示装置１０を構成するア
クティブマトリクス形液晶表示パネル１１には、行列状
にソースラインＯ１〜ＯＮとゲートラインＬ１〜ＬＭと
が形成され、その交差位置に薄膜トランジスタＴがそれ
ぞれ配置され、絵素電極ＰにソースラインＯ１〜ＯＮの
電圧がトランジスタＴを介して選択的に与えられる。
は、図１７に示されている。表示装置１０を構成するア
クティブマトリクス形液晶表示パネル１１には、行列状
にソースラインＯ１〜ＯＮとゲートラインＬ１〜ＬＭと
が形成され、その交差位置に薄膜トランジスタＴがそれ
ぞれ配置され、絵素電極ＰにソースラインＯ１〜ＯＮの
電圧がトランジスタＴを介して選択的に与えられる。
【０００３】ソースラインＯ１〜ＯＮは、半導体集積回
路によって構成されるソースドライバ１２に接続され
る。ソースドライバ１２は、各ソースラインＯｋ（ｋ＝
１〜Ｎ）に個別的に対応する３ビットから成る表示デー
タＤ０〜Ｄ２に応じて、基準電圧源１３から供給される
合計８種類の基準電圧Ｖ０〜Ｖ７のいずれか１つの電圧
を、端子Ｓ１〜ＳＮを介してソースラインＯ１〜ＯＮに
与える。半導体集積回路から成るゲートドライバ１４
は、ゲートラインＬ１〜ＬＭに、ゲート信号Ｇ１〜ＧＭ
を出力する。ソースドライバ１２は、１水平走査期間
で、各ゲート信号Ｇｊ（ｊ＝１〜Ｍ）が与えられる各絵
素電極Ｐのに対応付けられる表示データＤ０〜Ｄ２に基
づく基準電圧をソースラインＯｋにそれぞれ与える。
路によって構成されるソースドライバ１２に接続され
る。ソースドライバ１２は、各ソースラインＯｋ（ｋ＝
１〜Ｎ）に個別的に対応する３ビットから成る表示デー
タＤ０〜Ｄ２に応じて、基準電圧源１３から供給される
合計８種類の基準電圧Ｖ０〜Ｖ７のいずれか１つの電圧
を、端子Ｓ１〜ＳＮを介してソースラインＯ１〜ＯＮに
与える。半導体集積回路から成るゲートドライバ１４
は、ゲートラインＬ１〜ＬＭに、ゲート信号Ｇ１〜ＧＭ
を出力する。ソースドライバ１２は、１水平走査期間
で、各ゲート信号Ｇｊ（ｊ＝１〜Ｍ）が与えられる各絵
素電極Ｐのに対応付けられる表示データＤ０〜Ｄ２に基
づく基準電圧をソースラインＯｋにそれぞれ与える。
【０００４】図１８は、図１７に示される第１の先行技
術のソースドライバ１２の一部の構成を具体的に示すブ
ロック図である。ソースドライバ１２は、各ソースライ
ンＯ１〜ＯＮに個別的に対応したデコーダ回路ＦＲｋ
（ｋ＝１〜Ｎ）を備えており、表示データＤ０〜Ｄ２に
それぞれ対応するデータｄ０〜ｄ２に応答し、基準電圧
源１３からの８種類の基準電圧Ｖ０〜Ｖ７を、アナログ
スイッチＡＳＷ０〜ＡＳＷ７を介して、択一的にソース
ラインＯｋに与え、８階調の表示を行う。
術のソースドライバ１２の一部の構成を具体的に示すブ
ロック図である。ソースドライバ１２は、各ソースライ
ンＯ１〜ＯＮに個別的に対応したデコーダ回路ＦＲｋ
（ｋ＝１〜Ｎ）を備えており、表示データＤ０〜Ｄ２に
それぞれ対応するデータｄ０〜ｄ２に応答し、基準電圧
源１３からの８種類の基準電圧Ｖ０〜Ｖ７を、アナログ
スイッチＡＳＷ０〜ＡＳＷ７を介して、択一的にソース
ラインＯｋに与え、８階調の表示を行う。
【０００５】このような図１７および図１８に示される
第１の先行技術では、ソースドライバ１２において基準
電圧源１３から各階調に対応した個別的な基準電圧Ｖ０
〜Ｖ７が与えられる。ソースドライバ１２には、各基準
電圧Ｖ０〜Ｖ７が与えられるための接続端子が基準電圧
の数と同数必要となり、さらにソースドライバ１２内に
は基準電圧を出力するために各階調に個別的に対応する
アナログスイッチＡＳＷ０〜ＡＳＷ７が必要となる。
第１の先行技術では、ソースドライバ１２において基準
電圧源１３から各階調に対応した個別的な基準電圧Ｖ０
〜Ｖ７が与えられる。ソースドライバ１２には、各基準
電圧Ｖ０〜Ｖ７が与えられるための接続端子が基準電圧
の数と同数必要となり、さらにソースドライバ１２内に
は基準電圧を出力するために各階調に個別的に対応する
アナログスイッチＡＳＷ０〜ＡＳＷ７が必要となる。
【０００６】ソースドライバ１２におけるアナログスイ
ッチＡＳＷ０〜ＡＳＷ７は、ソースドライバ１２の外部
に接続される表示パネル１１のソースラインＯ１〜ＯＮ
に、選択された基準電圧Ｖ０〜Ｖ７のレベルを正確に書
込むために、そのオン抵抗を充分に低くする必要があ
る。したがって、アナログスイッチＡＳＷ０〜ＡＳＷ７
の半導体チップ内で占める面積は、そのソースドライバ
１２内の論理演算のためにオン／オフ制御される論理回
路素子に比べて、一般に、十数倍〜数十倍程度必要であ
る。
ッチＡＳＷ０〜ＡＳＷ７は、ソースドライバ１２の外部
に接続される表示パネル１１のソースラインＯ１〜ＯＮ
に、選択された基準電圧Ｖ０〜Ｖ７のレベルを正確に書
込むために、そのオン抵抗を充分に低くする必要があ
る。したがって、アナログスイッチＡＳＷ０〜ＡＳＷ７
の半導体チップ内で占める面積は、そのソースドライバ
１２内の論理演算のためにオン／オフ制御される論理回
路素子に比べて、一般に、十数倍〜数十倍程度必要であ
る。
【０００７】上述のような理由によって、アナログスイ
ッチＡＳＷ０〜ＡＳＷ７がソースドライバ１２の半導体
チップセットの形成される面積全体に対して占める割合
は大きい。したがって、多階調化によるアナログスイッ
チＡＳＷ０〜ＡＳＷ７の数の増加は、そのまま半導体チ
ップのサイズの増大につながる結果になる。
ッチＡＳＷ０〜ＡＳＷ７がソースドライバ１２の半導体
チップセットの形成される面積全体に対して占める割合
は大きい。したがって、多階調化によるアナログスイッ
チＡＳＷ０〜ＡＳＷ７の数の増加は、そのまま半導体チ
ップのサイズの増大につながる結果になる。
【０００８】近年、ソースドライバ１２などの半導体チ
ップセットにおいては、チップサイズを小形化するため
の工夫が行われているが、端子そのものを小型化するの
には限度があり、接続端子の数を減少させることが望ま
れている。さらに、たとえばソースドライバ１２に含ま
れるアナログスイッチＡＳＷ０〜ＡＳＷ７の数を減少し
て、半導体集積回路から成るソースドライバ１２のチッ
プサイズを小形化してコスト低減を図ることが望まれて
いる。
ップセットにおいては、チップサイズを小形化するため
の工夫が行われているが、端子そのものを小型化するの
には限度があり、接続端子の数を減少させることが望ま
れている。さらに、たとえばソースドライバ１２に含ま
れるアナログスイッチＡＳＷ０〜ＡＳＷ７の数を減少し
て、半導体集積回路から成るソースドライバ１２のチッ
プサイズを小形化してコスト低減を図ることが望まれて
いる。
【０００９】第１の先行技術では、たとえば４ビットの
表示データを用いて１６階調表示を行う場合には、１６
種類の電圧を発生する基準電圧のための接続端子を必要
とし、さらにその各基準電圧に対応した合計１６個のア
ナログスイッチを必要とする。実際上、６４階調および
２５６階調などのさらに多くの階調表示を行うためのソ
ースドライバ１２の量産化は不可能という事態に至って
いる。
表示データを用いて１６階調表示を行う場合には、１６
種類の電圧を発生する基準電圧のための接続端子を必要
とし、さらにその各基準電圧に対応した合計１６個のア
ナログスイッチを必要とする。実際上、６４階調および
２５６階調などのさらに多くの階調表示を行うためのソ
ースドライバ１２の量産化は不可能という事態に至って
いる。
【００１０】第２の先行技術として、基準電圧の接続端
子数を減少し、またアナログスイッチ数を減少して半導
体チップを小形化することを可能にする先行技術が、特
開平４−２１４５９４号公報に開示されている。前記公
報に開示されている表示装置の簡略化した構成を図１９
に示す。
子数を減少し、またアナログスイッチ数を減少して半導
体チップを小形化することを可能にする先行技術が、特
開平４−２１４５９４号公報に開示されている。前記公
報に開示されている表示装置の簡略化した構成を図１９
に示す。
【００１１】液晶を介在する一対の基板のうち、一方の
基板には絵素電極１６と、ドレインライン１７と、ゲー
トライン１８と、これらのドレインライン１７およびゲ
ートライン１８との交差位置に設けられてドレインライ
ン１７の電圧を絵素電極１６に与えるスイッチング素子
１９とが形成され、他方の基板には図１９の上下に延び
る各列毎のデータ電極２０が形成されている。
基板には絵素電極１６と、ドレインライン１７と、ゲー
トライン１８と、これらのドレインライン１７およびゲ
ートライン１８との交差位置に設けられてドレインライ
ン１７の電圧を絵素電極１６に与えるスイッチング素子
１９とが形成され、他方の基板には図１９の上下に延び
る各列毎のデータ電極２０が形成されている。
【００１２】ゲートライン１８に制御パルスを与えて走
査回路２１によって走査し、この各水平走査期間内で、
一定の割合で電圧が変化する基準階調信号を絵素電極１
６にドレインライン１７を介して印加する。すなわちド
レインライン１７には、単一の基準階調信号回路２３か
ら１水平走査期間内で電圧が時間とともに上昇または下
降するランプ波形の電圧を共通に与える。データ電極２
０には、その階調レベルに対応する期間だけ、電圧レベ
ルが確定し、残余の期間にはハイインピーダンス状態と
なるデータ信号をデータ信号供給回路２２から供給す
る。すなわちデータ電極２０には、階調レベルに応じた
時間だけ電圧レベルが確定する電圧を与え、こうしてデ
ータ電極の電圧レベルが確定している期間の長さによっ
て、階調レベルを調節する。
査回路２１によって走査し、この各水平走査期間内で、
一定の割合で電圧が変化する基準階調信号を絵素電極１
６にドレインライン１７を介して印加する。すなわちド
レインライン１７には、単一の基準階調信号回路２３か
ら１水平走査期間内で電圧が時間とともに上昇または下
降するランプ波形の電圧を共通に与える。データ電極２
０には、その階調レベルに対応する期間だけ、電圧レベ
ルが確定し、残余の期間にはハイインピーダンス状態と
なるデータ信号をデータ信号供給回路２２から供給す
る。すなわちデータ電極２０には、階調レベルに応じた
時間だけ電圧レベルが確定する電圧を与え、こうしてデ
ータ電極の電圧レベルが確定している期間の長さによっ
て、階調レベルを調節する。
【００１３】上述の第２の先行技術では、前記他方の基
板には、各列毎に分割された多数のデータ電極２０を設
ける必要があるという大きな問題がある。現在、一般的
に広く用いられている液晶表示パネルの絵素電極１６に
対向する前記他方基板は、これらの多数の絵素電極１６
の全体にわたって形成された単一の共通電極を有してい
る。したがって、当該先行技術を実施するにあたって
は、表示パネル自体を新規に設計し直す必要があるの
で、当該先行技術の実施は困難である。
板には、各列毎に分割された多数のデータ電極２０を設
ける必要があるという大きな問題がある。現在、一般的
に広く用いられている液晶表示パネルの絵素電極１６に
対向する前記他方基板は、これらの多数の絵素電極１６
の全体にわたって形成された単一の共通電極を有してい
る。したがって、当該先行技術を実施するにあたって
は、表示パネル自体を新規に設計し直す必要があるの
で、当該先行技術の実施は困難である。
【００１４】またこの第２の先行技術では、階調レベル
がデータ電極２０側に保持されるので、従来から一般に
用いられている表示パネルの前記一方の基板に形成され
ているデータ保持用の補助容量を、そのまま利用するこ
とができないという問題がある。
がデータ電極２０側に保持されるので、従来から一般に
用いられている表示パネルの前記一方の基板に形成され
ているデータ保持用の補助容量を、そのまま利用するこ
とができないという問題がある。
【００１５】また、第３の先行技術は特開平５−２９７
８３３号公報に開示されており、当該先行技術の簡略化
した構成は図２０に示されている。シフトレジスタ２７
は、各色Ｒ，Ｇ，Ｂ毎に４ビットでそれぞれ構成される
入力データを、データレジスタ２８に書込むタイミング
をクロック信号ＣＬＫに基づいて制御し、１ライン分の
入力データがデータレジスタ２８に書込まれると、その
書込まれた１ライン分のデータを並列にデータラッチ回
路２９に転送して保持する。
８３３号公報に開示されており、当該先行技術の簡略化
した構成は図２０に示されている。シフトレジスタ２７
は、各色Ｒ，Ｇ，Ｂ毎に４ビットでそれぞれ構成される
入力データを、データレジスタ２８に書込むタイミング
をクロック信号ＣＬＫに基づいて制御し、１ライン分の
入力データがデータレジスタ２８に書込まれると、その
書込まれた１ライン分のデータを並列にデータラッチ回
路２９に転送して保持する。
【００１６】データラッチ回路２９で保持されたデータ
は、所定のタイミングで比較部３０に供給される。比較
部３０では、各色Ｒ，Ｇ，Ｂ毎にデータラッチ回路２９
からのデータと、４ビットカウンタ３１からの４ビット
から成るカウント値とを比較し、比較結果をセレクタ内
蔵サンプルホールド回路３２に供給する。セレクタ内蔵
サンプルホールド回路３２には、比較部３０の比較結果
の他に、階段状波形電圧回路３３，３４からの所定の８
段階および２段階でレベルがそれぞれ変化する階段状波
形電圧ＶＲ，ＶＢが供給される。
は、所定のタイミングで比較部３０に供給される。比較
部３０では、各色Ｒ，Ｇ，Ｂ毎にデータラッチ回路２９
からのデータと、４ビットカウンタ３１からの４ビット
から成るカウント値とを比較し、比較結果をセレクタ内
蔵サンプルホールド回路３２に供給する。セレクタ内蔵
サンプルホールド回路３２には、比較部３０の比較結果
の他に、階段状波形電圧回路３３，３４からの所定の８
段階および２段階でレベルがそれぞれ変化する階段状波
形電圧ＶＲ，ＶＢが供給される。
【００１７】セレクタ内蔵サンプルホールド回路３２
は、比較部３０の比較結果に応じた階段状波形電圧生成
回路３３，３４からのレベルの信号を、セレクタ内蔵サ
ンプルホールド回路３２に内蔵されているサンプルホー
ルド用コンデンサによってサンプルホールドする。出力
バッファ３５には、電圧ＶＤＤが供給されており、セレ
クタ内蔵サンプルホールド回路３２内の前記コンデンサ
に充電された充電電圧レベルに応じた信号電圧を、各色
Ｒ，Ｇ，Ｂ毎に出力して各列毎のラインに与える。
は、比較部３０の比較結果に応じた階段状波形電圧生成
回路３３，３４からのレベルの信号を、セレクタ内蔵サ
ンプルホールド回路３２に内蔵されているサンプルホー
ルド用コンデンサによってサンプルホールドする。出力
バッファ３５には、電圧ＶＤＤが供給されており、セレ
クタ内蔵サンプルホールド回路３２内の前記コンデンサ
に充電された充電電圧レベルに応じた信号電圧を、各色
Ｒ，Ｇ，Ｂ毎に出力して各列毎のラインに与える。
【００１８】この第３の先行技術では、セレクタ内蔵サ
ンプルホールド回路３２内にサンプルホールド用コンデ
ンサを有しており、そのコンデンサに蓄積された電荷に
よる電位を、出力バッファ３５内に設けられた各ライン
毎のオペアンプによってボルテージホロアで出力してい
る。したがって、階段状波形電圧生成回路３３，３４の
出力は、セレクタ内蔵サンプルホールド回路３２のコン
デンサに与えられるだけであって、表示パネルのライン
に直接に与えられる構成とはなっていない。表示パネル
の各ラインに与えられる電圧は、出力バッファ３５に設
けられているオペアンプによって増幅された電圧である
ので、オペアンプの特性のばらつきによって、各ライン
に与えられる電圧が不所望に変化し、表示品位の低下を
招く。このオペアンプの特性のばらつきというのは、た
とえば入力オフセット電圧のばらつきに起因した出力電
圧の偏差が存在すること、およびそのオペアンプのダイ
ナミックレンジの制限による出力電圧範囲が狭くなるこ
となどによる。
ンプルホールド回路３２内にサンプルホールド用コンデ
ンサを有しており、そのコンデンサに蓄積された電荷に
よる電位を、出力バッファ３５内に設けられた各ライン
毎のオペアンプによってボルテージホロアで出力してい
る。したがって、階段状波形電圧生成回路３３，３４の
出力は、セレクタ内蔵サンプルホールド回路３２のコン
デンサに与えられるだけであって、表示パネルのライン
に直接に与えられる構成とはなっていない。表示パネル
の各ラインに与えられる電圧は、出力バッファ３５に設
けられているオペアンプによって増幅された電圧である
ので、オペアンプの特性のばらつきによって、各ライン
に与えられる電圧が不所望に変化し、表示品位の低下を
招く。このオペアンプの特性のばらつきというのは、た
とえば入力オフセット電圧のばらつきに起因した出力電
圧の偏差が存在すること、およびそのオペアンプのダイ
ナミックレンジの制限による出力電圧範囲が狭くなるこ
となどによる。
【００１９】またさらに第４の先行技術として特公平７
−５０３８９号公報が開示されている。図２１は前記公
報に開示されるソース電極駆動用のＸドライバ１２０の
構成を示すブロック図であり、図２２はＸドライバ１２
０における各信号のタイミングチャートである。
−５０３８９号公報が開示されている。図２１は前記公
報に開示されるソース電極駆動用のＸドライバ１２０の
構成を示すブロック図であり、図２２はＸドライバ１２
０における各信号のタイミングチャートである。
【００２０】シフトレジスタ１２１は、４ビットのデー
タ入力信号ＰＤ１〜ＰＤ４をラッチＡ回路１２２の４つ
のハーフラッチ１２９に書き込むタイミングを、スター
トパルスＸＳＰとクロック信号ＸＣＬとに基づいて制御
する。ラッチＡ回路１２２には、４つのハーフラッチ１
２９がＭ組設けられており、Ｍ組のハーフラッチ１２９
にデータが保持されると、ラッチＢ回路１２３のハーフ
ラッチ１３０に図２２（３）に示すラッチクロック信号
ＬＣＬが入力されて前記データが保持される。
タ入力信号ＰＤ１〜ＰＤ４をラッチＡ回路１２２の４つ
のハーフラッチ１２９に書き込むタイミングを、スター
トパルスＸＳＰとクロック信号ＸＣＬとに基づいて制御
する。ラッチＡ回路１２２には、４つのハーフラッチ１
２９がＭ組設けられており、Ｍ組のハーフラッチ１２９
にデータが保持されると、ラッチＢ回路１２３のハーフ
ラッチ１３０に図２２（３）に示すラッチクロック信号
ＬＣＬが入力されて前記データが保持される。
【００２１】４ビットの２進カウンタ１２４は、ラッチ
クロック信号ＬＣＬでリセットされ、図２２（２）に示
す階調用基本信号Ｆ１６を計数する。コンパレータ１２
５のＭ個の比較器１３８には、２進カウンタ１２４の出
力ＱＡ〜ＱＤと前記ハーフラッチ１３０の出力とが入力
され、比較結果が図２２（４）に示す出力信号Ｙとして
Ｄフリップフロップ１２６の入力Ｄに与えられる。Ｄフ
リップフロップ１２６は、前記階調用基本信号Ｆ１６の
立上がりに同期して比較器１３８の出力を取込み、ラッ
チクロック信号ＬＣＬによってセットされ、ストップ信
号ＳＴＯＰによってリセットされる。Ｄフリップフロッ
プ１２６の出力は、レベルシフタ１２７でアナログスイ
ッチ１２８を駆動することができる電圧まで引き上げら
れる。
クロック信号ＬＣＬでリセットされ、図２２（２）に示
す階調用基本信号Ｆ１６を計数する。コンパレータ１２
５のＭ個の比較器１３８には、２進カウンタ１２４の出
力ＱＡ〜ＱＤと前記ハーフラッチ１３０の出力とが入力
され、比較結果が図２２（４）に示す出力信号Ｙとして
Ｄフリップフロップ１２６の入力Ｄに与えられる。Ｄフ
リップフロップ１２６は、前記階調用基本信号Ｆ１６の
立上がりに同期して比較器１３８の出力を取込み、ラッ
チクロック信号ＬＣＬによってセットされ、ストップ信
号ＳＴＯＰによってリセットされる。Ｄフリップフロッ
プ１２６の出力は、レベルシフタ１２７でアナログスイ
ッチ１２８を駆動することができる電圧まで引き上げら
れる。
【００２２】アナログスイッチ１２８には、図２２
（１）に示すビデオ電圧ＶＩＤが供給されており、レベ
ルシフタ１２７の出力で開閉が制御される。ビデオ電圧
ＶＩＤは、１水平走査期間ＴＨにおいて、液晶のオフレ
ベルの電圧ＶＯＦＦからオンレベルの電圧ＶＯＮまで１
次直線的に変化する。
（１）に示すビデオ電圧ＶＩＤが供給されており、レベ
ルシフタ１２７の出力で開閉が制御される。ビデオ電圧
ＶＩＤは、１水平走査期間ＴＨにおいて、液晶のオフレ
ベルの電圧ＶＯＦＦからオンレベルの電圧ＶＯＮまで１
次直線的に変化する。
【００２３】上述のように変化するビデオ電圧ＶＩＤ
は、アナログスイッチ１２８が開閉制御されることで、
図２２（６）に示す電圧ＶＰＩＸとしてソース信号線を
介して液晶表示パネルの画素電極に印加される。電圧Ｖ
ＰＩＸは、出力信号Ｙが立ち下がった後の階調基本信号
Ｆ１６の立ち上がる時刻ｔａのレベルが水平走査期間Ｔ
Ｈの終了する時刻ｔｂまで保持される。
は、アナログスイッチ１２８が開閉制御されることで、
図２２（６）に示す電圧ＶＰＩＸとしてソース信号線を
介して液晶表示パネルの画素電極に印加される。電圧Ｖ
ＰＩＸは、出力信号Ｙが立ち下がった後の階調基本信号
Ｆ１６の立ち上がる時刻ｔａのレベルが水平走査期間Ｔ
Ｈの終了する時刻ｔｂまで保持される。
【００２４】この第４の先行技術では、アナログスイッ
チ１２８を介してソース電極に供給されるビデオ電圧Ｖ
ＩＤが１次直線的なノコギリ波形となっているので、比
較回路１３８の出力信号のタイミングが微妙にずれたと
き、当該タイミングの電圧を保持することとなり、表示
品位の低下を招く。
チ１２８を介してソース電極に供給されるビデオ電圧Ｖ
ＩＤが１次直線的なノコギリ波形となっているので、比
較回路１３８の出力信号のタイミングが微妙にずれたと
き、当該タイミングの電圧を保持することとなり、表示
品位の低下を招く。
【００２５】
【発明が解決しようとする課題】本発明の目的は、多階
調化を図りながら接続端子数およびアナログスイッチ数
を低減し、これによってソースドライバなどの半導体チ
ップの小形化、低消費電流化、低コスト化、高密度実装
化などを可能にすることができるようにした表示パネル
の駆動方法および装置を提供することである。
調化を図りながら接続端子数およびアナログスイッチ数
を低減し、これによってソースドライバなどの半導体チ
ップの小形化、低消費電流化、低コスト化、高密度実装
化などを可能にすることができるようにした表示パネル
の駆動方法および装置を提供することである。
【００２６】本発明の他の目的は、現在、広く用いられ
ている一方の基板に設けられた多数の絵素電極と、液晶
などの誘電体層を介して対向する他方の基板に単一の共
通の電極が形成された表示パネルをそのまま利用し、し
かも上述のように接続端子数およびアナログスイッチ数
を低減することができるようにした表示パネルの駆動方
法および装置を提供することである。
ている一方の基板に設けられた多数の絵素電極と、液晶
などの誘電体層を介して対向する他方の基板に単一の共
通の電極が形成された表示パネルをそのまま利用し、し
かも上述のように接続端子数およびアナログスイッチ数
を低減することができるようにした表示パネルの駆動方
法および装置を提供することである。
【００２７】本発明のさらに他の目的は、前述の図２０
に関連して述べた先行技術のようなオペアンプなどの複
雑な回路構成を用いることなく、またそのような半導体
素子の特性のばらつきによる表示品位の低下を防ぐこと
ができるようにし、ソースドライバなどの半導体チップ
の小形化および消費電力の低減を図ることができるよう
にした表示パネルの駆動方法および装置を提供すること
である。
に関連して述べた先行技術のようなオペアンプなどの複
雑な回路構成を用いることなく、またそのような半導体
素子の特性のばらつきによる表示品位の低下を防ぐこと
ができるようにし、ソースドライバなどの半導体チップ
の小形化および消費電力の低減を図ることができるよう
にした表示パネルの駆動方法および装置を提供すること
である。
【００２８】
【課題を解決するための手段】本発明は、誘電体層を介
在する一対の電極間に電圧を印加して階調表示を行う表
示パネルの駆動方法において、時間経過に伴って段階的
に変化する電圧を周期的に発生し、前記各周期毎に、階
調表示データに対応した時間が経過した時点における前
記電圧を電極に印加して、電極間の誘電体層で保持させ
ることを特徴とする表示パネルの駆動方法である。 また本発明は、誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、時間経過に伴って段階的に変化する電圧を周期的に
発生し、前記各周期毎に、前記電圧が階調表示データに
対応した値に到達したとき、その値の電圧を電極に印加
して、電極間の誘電体層で保持させることを特徴とする
表示パネルの駆動方法である。 本発明に従えば、時間経過に伴って段階的に上昇または
下降する電圧を周期的に発生し、階調表示データに対応
する時間が経過したときの電圧か、前記電圧が階調表示
データに対応した電圧値に到達したときの電圧を表示パ
ネルの電極に印加して階調表示を行う。したがって、電
圧が入力される端子および電極に電圧を印加するための
スイッチング素子の数を増加させることなく多階調表示
を行うことができ、表示装置の構成の小形化を図ること
ができる。また、多階調表示を行いつつ電極に電圧を印
加するためのスイッチング素子の数を低減することがで
きるので、半導体チップの小形化を図ることができ、半
導体チップの低消費電力化、低コスト化、高密度実装化
などを可能にすることができる。 さらに本発明に従えば、多数の絵素電極を有する一方の
基板に誘電体層を介在して対向する単一の共通電極が形
成された他方基板を有している在来の表示パネルをその
まま用いて本発明を実施することができ、本発明の実施
がきわめて容易である。 またこの在来の表示パネルにおいて、アクティブ形マト
リクス表示パネルにおける絵素スイッチング素子である
金属酸化膜電界効果トランジスタ（略称ＭＯＳ−ＦＥ
Ｔ）などの薄膜トランジスタ（略称ＴＦＴ）がそれぞれ
接続されるソースラインなどのラインと、その各薄膜ト
ランジスタのゲートが接続されるゲートラインよりも１
つだけ時間順次的な走査方向の先のゲートラインとの間
に補助容量を前記一方の基板に形成して、薄膜トランジ
スタに接続された絵素電極の容量を増大して階調レベル
に対応した電圧を保持することができるようにした構成
においても、本発明はそのまま実施することができて、
好都合である。 本発明に従えば、前述の先行技術に関連して述べたよう
なオペアンプなどの複雑な回路を必要とせず、このこと
によってもまた半導体チップの小形化を図り、低消費電
力化を図ることができる。 本発明では、表示パネルにおける誘電体層を液晶材料と
したけれども、その他の誘電体層として、たとえばエレ
クトロルミネッセンス（略称ＥＬ）材料であってもよ
く、その他の材料が用いられてもよい。 また本発明に従えば、薄膜トランジスタ（略称ＴＦＴ）
などの絵素スイッチング素子を用いるアクティブマトリ
クス液晶表示パネルなどにおいて本発明が実施されるだ
けでなく、たとえば誘電体層を介在する行列状に対向し
て配置されたいわゆる単純マトリクス形表示パネルに関
連して実施することもまた可能であり、その他の構成を
有する表示パネルに関連してもまた、本発明を実施する
ことができる。
在する一対の電極間に電圧を印加して階調表示を行う表
示パネルの駆動方法において、時間経過に伴って段階的
に変化する電圧を周期的に発生し、前記各周期毎に、階
調表示データに対応した時間が経過した時点における前
記電圧を電極に印加して、電極間の誘電体層で保持させ
ることを特徴とする表示パネルの駆動方法である。 また本発明は、誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、時間経過に伴って段階的に変化する電圧を周期的に
発生し、前記各周期毎に、前記電圧が階調表示データに
対応した値に到達したとき、その値の電圧を電極に印加
して、電極間の誘電体層で保持させることを特徴とする
表示パネルの駆動方法である。 本発明に従えば、時間経過に伴って段階的に上昇または
下降する電圧を周期的に発生し、階調表示データに対応
する時間が経過したときの電圧か、前記電圧が階調表示
データに対応した電圧値に到達したときの電圧を表示パ
ネルの電極に印加して階調表示を行う。したがって、電
圧が入力される端子および電極に電圧を印加するための
スイッチング素子の数を増加させることなく多階調表示
を行うことができ、表示装置の構成の小形化を図ること
ができる。また、多階調表示を行いつつ電極に電圧を印
加するためのスイッチング素子の数を低減することがで
きるので、半導体チップの小形化を図ることができ、半
導体チップの低消費電力化、低コスト化、高密度実装化
などを可能にすることができる。 さらに本発明に従えば、多数の絵素電極を有する一方の
基板に誘電体層を介在して対向する単一の共通電極が形
成された他方基板を有している在来の表示パネルをその
まま用いて本発明を実施することができ、本発明の実施
がきわめて容易である。 またこの在来の表示パネルにおいて、アクティブ形マト
リクス表示パネルにおける絵素スイッチング素子である
金属酸化膜電界効果トランジスタ（略称ＭＯＳ−ＦＥ
Ｔ）などの薄膜トランジスタ（略称ＴＦＴ）がそれぞれ
接続されるソースラインなどのラインと、その各薄膜ト
ランジスタのゲートが接続されるゲートラインよりも１
つだけ時間順次的な走査方向の先のゲートラインとの間
に補助容量を前記一方の基板に形成して、薄膜トランジ
スタに接続された絵素電極の容量を増大して階調レベル
に対応した電圧を保持することができるようにした構成
においても、本発明はそのまま実施することができて、
好都合である。 本発明に従えば、前述の先行技術に関連して述べたよう
なオペアンプなどの複雑な回路を必要とせず、このこと
によってもまた半導体チップの小形化を図り、低消費電
力化を図ることができる。 本発明では、表示パネルにおける誘電体層を液晶材料と
したけれども、その他の誘電体層として、たとえばエレ
クトロルミネッセンス（略称ＥＬ）材料であってもよ
く、その他の材料が用いられてもよい。 また本発明に従えば、薄膜トランジスタ（略称ＴＦＴ）
などの絵素スイッチング素子を用いるアクティブマトリ
クス液晶表示パネルなどにおいて本発明が実施されるだ
けでなく、たとえば誘電体層を介在する行列状に対向し
て配置されたいわゆる単純マトリクス形表示パネルに関
連して実施することもまた可能であり、その他の構成を
有する表示パネルに関連してもまた、本発明を実施する
ことができる。
【００２９】本発明は、誘電体層を介在する一対の電極
間に電圧を印加して階調表示を行う表示パネルの駆動方
法において、予め定める周期で、時間経過に伴って第１
の電位から第２の電位まで段階的に上昇する第１の電圧
と、第２の電位から第１の電位まで下降する第２の電圧
とを作成し、前記周期毎に第１の電圧と第２の電圧とを
切換て出力し、一方の電極には、前記各周期毎に、階調
表示データに対応した時間が経過した時点における前記
第１もしくは第２の電圧を印加し、他方の電極には、前
記一方の電極に第１の電圧が印加されるときには第１の
電位を印加し、第２の電圧が印加されるときには第２の
電位を印加して、電極間の誘電体層で保持させることを
特徴とする表示パネルの駆動方法である。 また本発明は、誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、予め定める周期で予め定める基準電圧から時間経過
に伴って段階的に上昇する第１の電圧と、前記予め定め
る基準電圧から時間経過に伴って段階的に下降する第２
の電圧とを作成し、予め定める数の周期毎に第１および
第２の電圧を切換えて出力し、一方の電極には、当該電
極に電圧を印加するために設けられる各信号線を介し
て、階調表示データに対応した時間が経過した時点にお
ける第１および第２の電圧をそれぞれ交互に印加し、他
方の電極には、前記予め定める基準電圧を印加して、電
極間の誘電体層で保持させることを特徴とする表示パネ
ルの駆動方法である。 本発明に従えば、時間経過に伴って段階的に第１の電位
から第２の電位への上昇または第２の電位から第１の電
位への下降が切換わる電圧を周期的に発生させて、階調
表示データに対応する電圧を表示パネルの一方の電極に
印加する。前記電圧が上昇するときには第１の電位を他
方の電極に印加し、下降するときには第２の電位を印加
する。一方の電極および他方の電極の間に存在する誘電
体層に電圧を保持させる。したがって、一方の電極を駆
動する装置に前記周期的に発生される電圧を供給し、他
方の電極には第１または第２の電圧を選択的に印加する
ことで交流的に多階調の表示を行うことができることと
なり、前記駆動装置に設けられる基準電圧入力用の端子
の数を、同一階調の表示を行う従来の駆動装置に比べて
減少させることができる。 また、交流駆動の方法としては、予め定める周期で予め
定める基準電圧から時間経過に伴って段階的に上昇する
第１の電圧と段階的に下降する第２の電圧とを、予め定
める数の周期毎に切換えて、前記一方の電極に電圧を印
加するために設けられる各信号線に供給し、階調表示デ
ータに対応した時間における電圧を前記一方の電極に印
加し、他方の電極には基準電圧を印加して表示を行う方
法でもよい。
間に電圧を印加して階調表示を行う表示パネルの駆動方
法において、予め定める周期で、時間経過に伴って第１
の電位から第２の電位まで段階的に上昇する第１の電圧
と、第２の電位から第１の電位まで下降する第２の電圧
とを作成し、前記周期毎に第１の電圧と第２の電圧とを
切換て出力し、一方の電極には、前記各周期毎に、階調
表示データに対応した時間が経過した時点における前記
第１もしくは第２の電圧を印加し、他方の電極には、前
記一方の電極に第１の電圧が印加されるときには第１の
電位を印加し、第２の電圧が印加されるときには第２の
電位を印加して、電極間の誘電体層で保持させることを
特徴とする表示パネルの駆動方法である。 また本発明は、誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、予め定める周期で予め定める基準電圧から時間経過
に伴って段階的に上昇する第１の電圧と、前記予め定め
る基準電圧から時間経過に伴って段階的に下降する第２
の電圧とを作成し、予め定める数の周期毎に第１および
第２の電圧を切換えて出力し、一方の電極には、当該電
極に電圧を印加するために設けられる各信号線を介し
て、階調表示データに対応した時間が経過した時点にお
ける第１および第２の電圧をそれぞれ交互に印加し、他
方の電極には、前記予め定める基準電圧を印加して、電
極間の誘電体層で保持させることを特徴とする表示パネ
ルの駆動方法である。 本発明に従えば、時間経過に伴って段階的に第１の電位
から第２の電位への上昇または第２の電位から第１の電
位への下降が切換わる電圧を周期的に発生させて、階調
表示データに対応する電圧を表示パネルの一方の電極に
印加する。前記電圧が上昇するときには第１の電位を他
方の電極に印加し、下降するときには第２の電位を印加
する。一方の電極および他方の電極の間に存在する誘電
体層に電圧を保持させる。したがって、一方の電極を駆
動する装置に前記周期的に発生される電圧を供給し、他
方の電極には第１または第２の電圧を選択的に印加する
ことで交流的に多階調の表示を行うことができることと
なり、前記駆動装置に設けられる基準電圧入力用の端子
の数を、同一階調の表示を行う従来の駆動装置に比べて
減少させることができる。 また、交流駆動の方法としては、予め定める周期で予め
定める基準電圧から時間経過に伴って段階的に上昇する
第１の電圧と段階的に下降する第２の電圧とを、予め定
める数の周期毎に切換えて、前記一方の電極に電圧を印
加するために設けられる各信号線に供給し、階調表示デ
ータに対応した時間における電圧を前記一方の電極に印
加し、他方の電極には基準電圧を印加して表示を行う方
法でもよい。
【００３０】本発明は、前記各周期毎に、階調表示すべ
き階調数以上の数の階調クロック信号を時間順次的に発
生し、この階調クロック信号を計数し、計数値が階調表
示データに対応した値になった時点における電圧を、電
極に印加して保持させることを特徴とする。 本発明に従えば、各周期において階調数以上発生される
階調クロック信号を計数し、当該計数値が階調表示デー
タに対応した値になった時点で、前記周期的に変動する
電圧を電極に印加する。したがって、階調表示データに
対応する電圧を確実に電極に印加することができ、前記
階調表示データに基づく階調表示を行うことができる。
き階調数以上の数の階調クロック信号を時間順次的に発
生し、この階調クロック信号を計数し、計数値が階調表
示データに対応した値になった時点における電圧を、電
極に印加して保持させることを特徴とする。 本発明に従えば、各周期において階調数以上発生される
階調クロック信号を計数し、当該計数値が階調表示デー
タに対応した値になった時点で、前記周期的に変動する
電圧を電極に印加する。したがって、階調表示データに
対応する電圧を確実に電極に印加することができ、前記
階調表示データに基づく階調表示を行うことができる。
【００３１】本発明は、誘電体層を介在する一対の電極
を備える表示パネルに、電圧源から供給される電圧を印
加して階調表示を行う駆動装置において、前記電極に印
加される電圧を制御する電圧印加用スイッチング素子
と、予め定める周期毎に、階調表示データを発生する階
調表示データ発生手段と、前記各周期毎に、時間を計時
する計時手段と、階調表示データ発生手段と計時手段と
の各出力に応答して、電圧印加用スイッチング素子をオ
ンまたはオフ制御するスイッチング制御手段とを含み、
前記電圧印加用スイッチング素子には、電圧源が前記各
周期毎に発生させる時間経過に伴って段階的に上昇また
は下降する電圧が与えられることを特徴とする表示パネ
ルの駆動装置である。 本発明に従えば、表示パネルのたとえば１水平走査期間
などの周期毎に、たとえば時間経過に伴って段階的に上
昇または下降する電圧を電圧源から発生し、電圧印加用
スイッチング素子に与える。各周期毎に階調表示データ
発生手段から発生される階調表示データに対応する時間
を計時手段によって計時し、階調表示データ発生手段と
計時手段との出力に応答して、スイッチング制御手段で
電圧印加用スイッチング素子を制御して階調表示データ
に対応する電圧を表示パネルの電極に印加して保持させ
る。したがって、階調表示データに対応したタイミング
で電圧印加用スイッチング素子を制御することによっ
て、段階的に変化する電圧で、階調表示データに基づく
階調表示を行うことができ、表示パネルを駆動する装置
に設けられる基準電圧入力用の端子を削減することがで
きる。また、駆動装置に設けられる、たとえばアナログ
スイッチなどの電圧印加用スイッチング手段は、１つ設
けられていれば階調表示データに対応した電圧を電極に
供給することができるので、駆動装置の形成される面積
を小さくすることができる。さらに電圧印加用スイッチ
ング素子を介して電圧源からの電圧を表示パネルのソー
スラインなどのラインを経て、絵素スイッチング素子を
介して絵素電極に電圧を与えている。すなわち、絵素電
極などの電極にそのまま電圧を与えて充電または放電を
行っているので、前述の先行技術に比べて構成の簡略化
を図ることができ、別途にサンプルホールド用コンデン
サなどを設ける必要がなくなる。
を備える表示パネルに、電圧源から供給される電圧を印
加して階調表示を行う駆動装置において、前記電極に印
加される電圧を制御する電圧印加用スイッチング素子
と、予め定める周期毎に、階調表示データを発生する階
調表示データ発生手段と、前記各周期毎に、時間を計時
する計時手段と、階調表示データ発生手段と計時手段と
の各出力に応答して、電圧印加用スイッチング素子をオ
ンまたはオフ制御するスイッチング制御手段とを含み、
前記電圧印加用スイッチング素子には、電圧源が前記各
周期毎に発生させる時間経過に伴って段階的に上昇また
は下降する電圧が与えられることを特徴とする表示パネ
ルの駆動装置である。 本発明に従えば、表示パネルのたとえば１水平走査期間
などの周期毎に、たとえば時間経過に伴って段階的に上
昇または下降する電圧を電圧源から発生し、電圧印加用
スイッチング素子に与える。各周期毎に階調表示データ
発生手段から発生される階調表示データに対応する時間
を計時手段によって計時し、階調表示データ発生手段と
計時手段との出力に応答して、スイッチング制御手段で
電圧印加用スイッチング素子を制御して階調表示データ
に対応する電圧を表示パネルの電極に印加して保持させ
る。したがって、階調表示データに対応したタイミング
で電圧印加用スイッチング素子を制御することによっ
て、段階的に変化する電圧で、階調表示データに基づく
階調表示を行うことができ、表示パネルを駆動する装置
に設けられる基準電圧入力用の端子を削減することがで
きる。また、駆動装置に設けられる、たとえばアナログ
スイッチなどの電圧印加用スイッチング手段は、１つ設
けられていれば階調表示データに対応した電圧を電極に
供給することができるので、駆動装置の形成される面積
を小さくすることができる。さらに電圧印加用スイッチ
ング素子を介して電圧源からの電圧を表示パネルのソー
スラインなどのラインを経て、絵素スイッチング素子を
介して絵素電極に電圧を与えている。すなわち、絵素電
極などの電極にそのまま電圧を与えて充電または放電を
行っているので、前述の先行技術に比べて構成の簡略化
を図ることができ、別途にサンプルホールド用コンデン
サなどを設ける必要がなくなる。
【００３２】本発明は、計時手段は、前記各周期毎に、
その周期中に階調表示すべき階調数以上の数の階調クロ
ック信号を時間順次的に発生する階調クロック信号発生
手段と、階調クロック信号を加算して計数するカウンタ
とを含み、スイッチング制御手段は、カウンタの計数値
が階調表示データ発生手段からの階調表示データに対応
する値になったとき、電圧印加用スイッチング素子をオ
ンまたはオフ制御することを特徴とする。 また本発明は、誘電体層を介在する一対の電極を備える
表示パネルに、電圧を印加して階調表示を行う駆動装置
において、予め定める周期毎に、階調表示データを発生
する階調表示データ発生手段と、前記各周期毎に、その
周期中に階調表示すべき階調数以上の数の階調クロック
信号を時間順次的に発生する階調クロック信号発生手段
と、階調クロック信号を加算して計数するカウンタとを
含む計時手段と、前記電極に印加される電圧を制御する
電圧印加用スイッチング素子と、前記カウンタの計数値
に基づいて段階的に上昇または下降する電圧を発生して
前記電圧印加用スイッチング素子に与え、階調表示デー
タ発生手段と計時手段との出力に応答して、電圧印加用
スイッチング素子をオンまたはオフ制御するスイッチン
グ制御手段とを含むことを特徴とする表示パネルの駆動
装置である。 本発明に従えば、電圧源から供給される時間経過に伴っ
て段階的に上昇または下降する電圧を、電圧印加用スイ
ッチング素子を介して表示パネルの電極に印加し、階調
表示データ発生手段と計時手段との出力が与えられるス
イッチング制御手段によって、階調表示データに対応す
る電圧値が印加されるように電圧印加用スイッチング素
子の導通／遮断を制御して、表示パネルに階調表示を行
う。したがって、電圧源から駆動装置に供給される電圧
は１種類の前記段階的に変化する電圧であればよく、駆
動装置における電圧入力用の端子の数を削減することが
できる。
その周期中に階調表示すべき階調数以上の数の階調クロ
ック信号を時間順次的に発生する階調クロック信号発生
手段と、階調クロック信号を加算して計数するカウンタ
とを含み、スイッチング制御手段は、カウンタの計数値
が階調表示データ発生手段からの階調表示データに対応
する値になったとき、電圧印加用スイッチング素子をオ
ンまたはオフ制御することを特徴とする。 また本発明は、誘電体層を介在する一対の電極を備える
表示パネルに、電圧を印加して階調表示を行う駆動装置
において、予め定める周期毎に、階調表示データを発生
する階調表示データ発生手段と、前記各周期毎に、その
周期中に階調表示すべき階調数以上の数の階調クロック
信号を時間順次的に発生する階調クロック信号発生手段
と、階調クロック信号を加算して計数するカウンタとを
含む計時手段と、前記電極に印加される電圧を制御する
電圧印加用スイッチング素子と、前記カウンタの計数値
に基づいて段階的に上昇または下降する電圧を発生して
前記電圧印加用スイッチング素子に与え、階調表示デー
タ発生手段と計時手段との出力に応答して、電圧印加用
スイッチング素子をオンまたはオフ制御するスイッチン
グ制御手段とを含むことを特徴とする表示パネルの駆動
装置である。 本発明に従えば、電圧源から供給される時間経過に伴っ
て段階的に上昇または下降する電圧を、電圧印加用スイ
ッチング素子を介して表示パネルの電極に印加し、階調
表示データ発生手段と計時手段との出力が与えられるス
イッチング制御手段によって、階調表示データに対応す
る電圧値が印加されるように電圧印加用スイッチング素
子の導通／遮断を制御して、表示パネルに階調表示を行
う。したがって、電圧源から駆動装置に供給される電圧
は１種類の前記段階的に変化する電圧であればよく、駆
動装置における電圧入力用の端子の数を削減することが
できる。
【００３３】本発明は、スイッチング制御手段は、電圧
印加用スイッチング素子を、カウンタの計数値が階調表
示データに対応する値未満であるとき導通したままと
し、カウンタの計数値が階調表示データに対応する値以
上になったとき、遮断することを特徴とする。 また本発明は、スイッチング制御手段は、電圧印加用ス
イッチング素子を、カウンタの計数値が階調表示データ
に対応する値になったとき、予め定める時間だけ導通し
てその導通時の電圧を電極に保持させることを特徴とす
る。 また本発明は、計時手段は、前記各周期毎に、その周期
中に階調表示すべき階調数以上の数の階調クロック信号
を時間順次的に発生する階調クロック信号発生手段を含
み、スイッチング制御手段は、前記各周期毎に、階調表
示データに対応した値が設定され、階調クロック信号の
受信のたびに減算する減算カウンタを含み、減算カウン
タの計数値が予め定める値になったとき、電圧印加用ス
イッチング素子をオンまたはオフ制御することを特徴と
する。 本発明に従えば、計時手段は、前記周期よりももっと短
い周期を有する階調クロック信号を加算して計数するカ
ウンタであってもよく、あるいは階調表示データに対応
する計数値から減算する減算カウンタであってもよい。
計時手段の出力に応答して電圧印加用スイッチング素子
の導通／遮断を制御することによって、段階的に変化す
る電圧を、階調表示データに対応する所望の電圧値で確
実に表示パネルに印加させることができる。
印加用スイッチング素子を、カウンタの計数値が階調表
示データに対応する値未満であるとき導通したままと
し、カウンタの計数値が階調表示データに対応する値以
上になったとき、遮断することを特徴とする。 また本発明は、スイッチング制御手段は、電圧印加用ス
イッチング素子を、カウンタの計数値が階調表示データ
に対応する値になったとき、予め定める時間だけ導通し
てその導通時の電圧を電極に保持させることを特徴とす
る。 また本発明は、計時手段は、前記各周期毎に、その周期
中に階調表示すべき階調数以上の数の階調クロック信号
を時間順次的に発生する階調クロック信号発生手段を含
み、スイッチング制御手段は、前記各周期毎に、階調表
示データに対応した値が設定され、階調クロック信号の
受信のたびに減算する減算カウンタを含み、減算カウン
タの計数値が予め定める値になったとき、電圧印加用ス
イッチング素子をオンまたはオフ制御することを特徴と
する。 本発明に従えば、計時手段は、前記周期よりももっと短
い周期を有する階調クロック信号を加算して計数するカ
ウンタであってもよく、あるいは階調表示データに対応
する計数値から減算する減算カウンタであってもよい。
計時手段の出力に応答して電圧印加用スイッチング素子
の導通／遮断を制御することによって、段階的に変化す
る電圧を、階調表示データに対応する所望の電圧値で確
実に表示パネルに印加させることができる。
【００３４】本発明は、スイッチング制御手段は、前記
各周期毎に、階調表示データに対応した値が設定され、
階調クロック信号の受信のたびに減算する減算カウンタ
を含み、減算カウンタの計数値が予め定める値になった
とき、電圧印加用スイッチング素子をオンまたはオフ制
御することを特徴とする。 また本発明は、スイッチング制御手段は、電圧印加用ス
イッチング素子を、減算カウンタの計数値が前記予め定
める値を超えるときには導通したままとし、減算カウン
タの計数値が前記予め定める値以下になったときには遮
断することを特徴とする。 また本発明は、スイッチング制御手段は、電圧印加用ス
イッチング素子を、減算カウンタの計数値が前記予め定
める値になったとき、予め定める時間だけ導通してその
導通時の電圧を電極に保持させることを特徴とする。 本発明に従えば、電圧印加用スイッチング素子は、前記
カウンタの計数値が階調表示データに対応する値に到達
したとき、または減算カウンタの計数値が前記予め定め
る値、たとえば零に到達したとき、予め定める時間だけ
導通して、その導通時の電圧を絵素電極などの電極に保
持させるように構成してもよい。
各周期毎に、階調表示データに対応した値が設定され、
階調クロック信号の受信のたびに減算する減算カウンタ
を含み、減算カウンタの計数値が予め定める値になった
とき、電圧印加用スイッチング素子をオンまたはオフ制
御することを特徴とする。 また本発明は、スイッチング制御手段は、電圧印加用ス
イッチング素子を、減算カウンタの計数値が前記予め定
める値を超えるときには導通したままとし、減算カウン
タの計数値が前記予め定める値以下になったときには遮
断することを特徴とする。 また本発明は、スイッチング制御手段は、電圧印加用ス
イッチング素子を、減算カウンタの計数値が前記予め定
める値になったとき、予め定める時間だけ導通してその
導通時の電圧を電極に保持させることを特徴とする。 本発明に従えば、電圧印加用スイッチング素子は、前記
カウンタの計数値が階調表示データに対応する値に到達
したとき、または減算カウンタの計数値が前記予め定め
る値、たとえば零に到達したとき、予め定める時間だけ
導通して、その導通時の電圧を絵素電極などの電極に保
持させるように構成してもよい。
【００３５】本発明は、スイッチング制御手段は、前記
カウンタの出力に基づいて、段階的に変化する電圧を発
生するデジタル／アナログコンバータを含むことを特徴
とする。 また本発明は、行列状に配列された第１および第２ライ
ンの交差位置にそれぞれ配置された絵素電極に、第１ラ
インを介して与えられる駆動電圧を、第２ラインを介し
て与えられる絵素制御信号によって導通する絵素スイッ
チング素子を介して与え、絵素電極に対向して設けられ
る共通電極に、基準となる定電圧を印加し、前記絵素電
極と共通電極とに電位差を設けて階調表示を行う表示パ
ネルと、複数の予め定める水平走査期間で、各第２ライ
ンに順次的に絵素制御信号を与えて、絵素制御信号が与
えられた第２ラインに接続される絵素スイッチング素子
を導通させるゲートドライバと、前記水平走査期間中
に、各第１ライン毎の階調表示データを直列ビットで順
次的に導出する階調表示データ発生手段と、階調表示デ
ータ発生手段からの階調表示データを並列ビットで１水
平走査期間ずつラッチして導出するデータラッチ回路
と、各水平走査期間毎に、時間経過に伴って段階的に上
昇または下降する電圧を発生する電圧源と、電圧源と絵
素電極との間に介在される電圧印加用スイッチング素子
と、各水平走査期間毎にその水平走査期間中の時間を計
時する計時手段と、データラッチ回路と計時手段との各
出力に応答し、階調表示データに対応した時間が経過し
た時点で、電圧印加用スイッチング素子をオンまたはオ
フ制御し、これによって電極に電圧を印加して保持させ
るスイッチング制御手段とを含むことを特徴とする表示
装置である。 また本発明は、行列状に配列された第１および第２ライ
ンの交差位置に配置された絵素電極に、第１ラインを介
して与えられる駆動電圧を、第２ラインを介して与えら
れる絵素制御信号によって導通する絵素スイッチング素
子を介して与え、絵素電極に対向して設けられる共通電
極に、基準となる定電圧を印加し、前記絵素電極と共通
電極とに電位差を設けて階調表示を行う表示パネルと、
複数の予め定める水平走査期間で、各第２ラインに順次
的に絵素制御信号を与えて、絵素制御信号が与えられた
第２ラインに接続される絵素スイッチング素子を導通さ
せるゲートドライバと、前記水平走査期間中に、各第１
ライン毎の階調表示データを直列ビットで順次的に導出
する階調表示データ発生手段と、階調表示データ発生手
段からの階調表示データを並列ビットで１水平走査期間
ずつラッチして導出するデータラッチ回路と、絵素電極
に供給する電圧を制御する電圧印加用スイッチング素子
と、各水平走査期間毎に、その水平走査期間中に階調表
示しようとする階調数以上の数の階調クロック信号を時
間順次的に発生する階調クロック信号発生手段と、階調
クロック信号を加算して計数するカウンタと、前記カウ
ンタの計数値に基づいて段階的に上昇または下降する電
圧を発生して前記第１ラインに与え、階調表示データに
対応した時間が経過した時点で、電圧印加用スイッチン
グ素子をオンまたはオフ制御し、これによって電極に電
圧を印加して保持させるスイッチング制御手段とを含む
ことを特徴とする表示装置である。 本発明に従えば、時間順次的に発生される階調クロック
信号を、カウンタで加算して計数し、カウンタの計数値
に基づいて段階的に上昇または下降する電圧を予め定め
る周期毎に作成し、当該電圧を電圧印加用スイッチング
素子を介して表示パネルの電極に印加する。階調表示デ
ータ発生手段と計時手段との出力が与えられるスイッチ
ング制御手段によって、階調表示データに対応する電圧
値が印加されるように電圧印加用スイッチング素子の導
通／遮断を制御して、表示パネルに階調表示を行う。し
たがって、階調表示を行うために表示パネルの電極に印
加される基準電圧が駆動装置内で作成されるので、駆動
装置における基準電圧入力用の端子を削減することがで
きる。電圧印加用スイッチング素子は、たとえば前記周
期の開始時に導通させておき、階調表示データに対応す
る電圧値になったときに遮断させる。また、階調表示デ
ータに対応する電圧値になったときに導通させて前記電
圧を印加し、電圧の印加後に遮断させるようにしてもよ
い。さらに、前記電圧は階調クロック信号に正確に同期
して段階的に変化する電圧であるので、階調表示を行う
際所望の電圧値を正確に表示パネルの電極に印加するこ
とができる。 前記階調表示データに対応する時間というのは、換言す
ると、時間経過に伴って変化する電圧の階調表示データ
に対応した値と等価である。
カウンタの出力に基づいて、段階的に変化する電圧を発
生するデジタル／アナログコンバータを含むことを特徴
とする。 また本発明は、行列状に配列された第１および第２ライ
ンの交差位置にそれぞれ配置された絵素電極に、第１ラ
インを介して与えられる駆動電圧を、第２ラインを介し
て与えられる絵素制御信号によって導通する絵素スイッ
チング素子を介して与え、絵素電極に対向して設けられ
る共通電極に、基準となる定電圧を印加し、前記絵素電
極と共通電極とに電位差を設けて階調表示を行う表示パ
ネルと、複数の予め定める水平走査期間で、各第２ライ
ンに順次的に絵素制御信号を与えて、絵素制御信号が与
えられた第２ラインに接続される絵素スイッチング素子
を導通させるゲートドライバと、前記水平走査期間中
に、各第１ライン毎の階調表示データを直列ビットで順
次的に導出する階調表示データ発生手段と、階調表示デ
ータ発生手段からの階調表示データを並列ビットで１水
平走査期間ずつラッチして導出するデータラッチ回路
と、各水平走査期間毎に、時間経過に伴って段階的に上
昇または下降する電圧を発生する電圧源と、電圧源と絵
素電極との間に介在される電圧印加用スイッチング素子
と、各水平走査期間毎にその水平走査期間中の時間を計
時する計時手段と、データラッチ回路と計時手段との各
出力に応答し、階調表示データに対応した時間が経過し
た時点で、電圧印加用スイッチング素子をオンまたはオ
フ制御し、これによって電極に電圧を印加して保持させ
るスイッチング制御手段とを含むことを特徴とする表示
装置である。 また本発明は、行列状に配列された第１および第２ライ
ンの交差位置に配置された絵素電極に、第１ラインを介
して与えられる駆動電圧を、第２ラインを介して与えら
れる絵素制御信号によって導通する絵素スイッチング素
子を介して与え、絵素電極に対向して設けられる共通電
極に、基準となる定電圧を印加し、前記絵素電極と共通
電極とに電位差を設けて階調表示を行う表示パネルと、
複数の予め定める水平走査期間で、各第２ラインに順次
的に絵素制御信号を与えて、絵素制御信号が与えられた
第２ラインに接続される絵素スイッチング素子を導通さ
せるゲートドライバと、前記水平走査期間中に、各第１
ライン毎の階調表示データを直列ビットで順次的に導出
する階調表示データ発生手段と、階調表示データ発生手
段からの階調表示データを並列ビットで１水平走査期間
ずつラッチして導出するデータラッチ回路と、絵素電極
に供給する電圧を制御する電圧印加用スイッチング素子
と、各水平走査期間毎に、その水平走査期間中に階調表
示しようとする階調数以上の数の階調クロック信号を時
間順次的に発生する階調クロック信号発生手段と、階調
クロック信号を加算して計数するカウンタと、前記カウ
ンタの計数値に基づいて段階的に上昇または下降する電
圧を発生して前記第１ラインに与え、階調表示データに
対応した時間が経過した時点で、電圧印加用スイッチン
グ素子をオンまたはオフ制御し、これによって電極に電
圧を印加して保持させるスイッチング制御手段とを含む
ことを特徴とする表示装置である。 本発明に従えば、時間順次的に発生される階調クロック
信号を、カウンタで加算して計数し、カウンタの計数値
に基づいて段階的に上昇または下降する電圧を予め定め
る周期毎に作成し、当該電圧を電圧印加用スイッチング
素子を介して表示パネルの電極に印加する。階調表示デ
ータ発生手段と計時手段との出力が与えられるスイッチ
ング制御手段によって、階調表示データに対応する電圧
値が印加されるように電圧印加用スイッチング素子の導
通／遮断を制御して、表示パネルに階調表示を行う。し
たがって、階調表示を行うために表示パネルの電極に印
加される基準電圧が駆動装置内で作成されるので、駆動
装置における基準電圧入力用の端子を削減することがで
きる。電圧印加用スイッチング素子は、たとえば前記周
期の開始時に導通させておき、階調表示データに対応す
る電圧値になったときに遮断させる。また、階調表示デ
ータに対応する電圧値になったときに導通させて前記電
圧を印加し、電圧の印加後に遮断させるようにしてもよ
い。さらに、前記電圧は階調クロック信号に正確に同期
して段階的に変化する電圧であるので、階調表示を行う
際所望の電圧値を正確に表示パネルの電極に印加するこ
とができる。 前記階調表示データに対応する時間というのは、換言す
ると、時間経過に伴って変化する電圧の階調表示データ
に対応した値と等価である。
【００３６】
【発明の実施の形態】図１は、本発明の実施の第１の形
態を説明するための液晶表示装置１００の構成を示すブ
ロック図である。
態を説明するための液晶表示装置１００の構成を示すブ
ロック図である。
【００３７】アクティブマトリクス形液晶表示パネル３
６は、Ｍ行Ｎ列に、第１ラインであるソースラインＯ１
〜ＯＮと、第２ラインであるゲートラインＬ１〜ＬＭと
が、一方の基板上に配列され、それらのラインＯ１〜Ｏ
Ｎ，Ｌ１〜ＬＭの交差位置に、絵素スイッチング素子で
ある薄膜トランジスタ（略称ＴＦＴ）Ｔ（ｊ，ｉ）（ｊ
＝１〜Ｍ，ｉ＝１〜Ｎ）が配置される。
６は、Ｍ行Ｎ列に、第１ラインであるソースラインＯ１
〜ＯＮと、第２ラインであるゲートラインＬ１〜ＬＭと
が、一方の基板上に配列され、それらのラインＯ１〜Ｏ
Ｎ，Ｌ１〜ＬＭの交差位置に、絵素スイッチング素子で
ある薄膜トランジスタ（略称ＴＦＴ）Ｔ（ｊ，ｉ）（ｊ
＝１〜Ｍ，ｉ＝１〜Ｎ）が配置される。
【００３８】ゲートラインＬ１〜ＬＭに、ゲート信号Ｇ
１〜ＧＭが順次的に与えられることによって、そのゲー
ト信号Ｇｊが与えられるゲートラインＬｊにゲート電極
が接続されている薄膜トランジスタＴが導通する。これ
によってソースラインＯ１〜ＯＮからの階調表示駆動電
圧は、導通している薄膜トランジスタＴを介して絵素電
極Ｐ（ｊ，ｉ）にそれぞれ与えられる。
１〜ＧＭが順次的に与えられることによって、そのゲー
ト信号Ｇｊが与えられるゲートラインＬｊにゲート電極
が接続されている薄膜トランジスタＴが導通する。これ
によってソースラインＯ１〜ＯＮからの階調表示駆動電
圧は、導通している薄膜トランジスタＴを介して絵素電
極Ｐ（ｊ，ｉ）にそれぞれ与えられる。
【００３９】前記一方の基板に液晶を介して対向する他
方の基板には、これらの絵素電極Ｐのすべてに対向する
単一の共通電極Ｑが形成されており、共通電極Ｑと前記
選択的に駆動電圧が与えられる絵素電極Ｐとの間の電界
によって階調表示が行われる。共通電極Ｑには、予め定
める電圧値を基準として前記駆動電圧と極性が異なる電
圧が印加される。なお、図１においては、絵素電極Ｐと
共通電極Ｑとによって１絵素分の表示が行われることを
示すために、共通電極Ｑを分割して示した。
方の基板には、これらの絵素電極Ｐのすべてに対向する
単一の共通電極Ｑが形成されており、共通電極Ｑと前記
選択的に駆動電圧が与えられる絵素電極Ｐとの間の電界
によって階調表示が行われる。共通電極Ｑには、予め定
める電圧値を基準として前記駆動電圧と極性が異なる電
圧が印加される。なお、図１においては、絵素電極Ｐと
共通電極Ｑとによって１絵素分の表示が行われることを
示すために、共通電極Ｑを分割して示した。
【００４０】ソースラインＯ１〜ＯＮは、半導体集積回
路によって実現されるソースドライバ３７の接続端子Ｓ
１〜ＳＮにそれぞれ接続される。ゲートラインＬ１〜Ｌ
Ｍは、半導体集積回路によって実現されるゲートドライ
バ３８の接続端子Ｇ１〜ＧＭにそれぞれ接続される。こ
の明細書中において接続端子とその接続端子に与えられ
る信号とは同一の参照符を付して表すことがある。
路によって実現されるソースドライバ３７の接続端子Ｓ
１〜ＳＮにそれぞれ接続される。ゲートラインＬ１〜Ｌ
Ｍは、半導体集積回路によって実現されるゲートドライ
バ３８の接続端子Ｇ１〜ＧＭにそれぞれ接続される。こ
の明細書中において接続端子とその接続端子に与えられ
る信号とは同一の参照符を付して表すことがある。
【００４１】ゲートラインＬ１〜ＬＭが順次的にハイレ
ベルとなる各水平走査期間ＷＨにおいて、そのハイレベ
ルとなっているゲートラインＬｊにゲート電極が接続さ
れている絵素スイッチング素子である薄膜トランジスタ
Ｔが導通する。したがって、ソースラインＯ１〜ＯＮを
介して与えられる階調表示データに対応する駆動電圧
は、絵素電極Ｐと共通電極Ｑとの間に存在する液晶層で
充電される。この充電された電圧レベルは、合計Ｍ本の
ゲートラインＬ１〜ＬＭが走査される１垂直走査期間中
において保持される。
ベルとなる各水平走査期間ＷＨにおいて、そのハイレベ
ルとなっているゲートラインＬｊにゲート電極が接続さ
れている絵素スイッチング素子である薄膜トランジスタ
Ｔが導通する。したがって、ソースラインＯ１〜ＯＮを
介して与えられる階調表示データに対応する駆動電圧
は、絵素電極Ｐと共通電極Ｑとの間に存在する液晶層で
充電される。この充電された電圧レベルは、合計Ｍ本の
ゲートラインＬ１〜ＬＭが走査される１垂直走査期間中
において保持される。
【００４２】ソースドライバ３７には、表示制御回路３
９から直列３ビットの階調表示データＤ０〜Ｄ２が各ソ
ースラインＯ１〜ＯＮに対応して順次的に与えられる。
表示制御回路３９はまた、クロック信号ＣＫとラッチ信
号ＬＳとを発生してソースドライバ３７に与える。これ
らの参照符Ｄ０〜Ｄ２，ＣＫ，ＬＳは、信号、接続端子
またはラインを示すために用いることがあり、以下の説
明における他の参照符に関しても同様である。
９から直列３ビットの階調表示データＤ０〜Ｄ２が各ソ
ースラインＯ１〜ＯＮに対応して順次的に与えられる。
表示制御回路３９はまた、クロック信号ＣＫとラッチ信
号ＬＳとを発生してソースドライバ３７に与える。これ
らの参照符Ｄ０〜Ｄ２，ＣＫ，ＬＳは、信号、接続端子
またはラインを示すために用いることがあり、以下の説
明における他の参照符に関しても同様である。
【００４３】クロック信号ＣＫおよびラッチ信号ＬＳに
同期した信号は、ライン４０を介して表示制御回路３９
からゲートドライバ３８にもまた与えられ、ゲートドラ
イバ３８は前述のようにゲートラインＬ１〜ＬＭに順次
的なゲート信号Ｇ１〜ＧＭを同期して与える。
同期した信号は、ライン４０を介して表示制御回路３９
からゲートドライバ３８にもまた与えられ、ゲートドラ
イバ３８は前述のようにゲートラインＬ１〜ＬＭに順次
的なゲート信号Ｇ１〜ＧＭを同期して与える。
【００４４】ソースラインＯ１〜ＯＮに駆動電圧を与え
るために、基準電圧源４１が設けられる。この基準電圧
源４１は、ライン４２を介して後述の図８（４）に示さ
れる時間経過に伴って段階的に増加する波形を有する電
圧を出力する。この基準電圧源４１から出力される電圧
の周期は１水平走査期間ＷＨに等しく選ばれる。
るために、基準電圧源４１が設けられる。この基準電圧
源４１は、ライン４２を介して後述の図８（４）に示さ
れる時間経過に伴って段階的に増加する波形を有する電
圧を出力する。この基準電圧源４１から出力される電圧
の周期は１水平走査期間ＷＨに等しく選ばれる。
【００４５】図２はソースドライバ３７の具体的な構成
を示すブロック図であり、図３は１水平走査期間ＷＨに
おけるソースドライバ３７の動作を説明するための波形
図である。図２において参照符ｎは、ラインの数を示
し、階調表示データが３ビットＤ０〜Ｄ２から成ると
き、たとえばｎ＝３であってもよい。
を示すブロック図であり、図３は１水平走査期間ＷＨに
おけるソースドライバ３７の動作を説明するための波形
図である。図２において参照符ｎは、ラインの数を示
し、階調表示データが３ビットＤ０〜Ｄ２から成ると
き、たとえばｎ＝３であってもよい。
【００４６】シフトレジスタＳＲには、クロック信号Ｃ
Ｋが順次的に入力され、これに基づいてシフトレジスタ
ＳＲは、図３（３）〜図３（６）にそれぞれ示される各
ソースラインＯ１〜ＯＮ毎のメモリ制御信号ＳＲ１，Ｓ
Ｒ２，…，ＳＲ（Ｎ−１），ＳＲＮを順次的に導出す
る。表示制御回路１９から与えられる直列３ビットの階
調表示データＤ０，Ｄ１，Ｄ２は、各ソースラインＯ１
〜ＯＮに対応して図３（２）に参照符ＤＡ１，ＤＡ２，
ＤＡ３，…，ＤＡＮで示されるように順次的にソースド
ライバ３７に入力される。ソースドライバ３７に入力さ
れた階調表示データＤ０〜Ｄ３は、メモリ制御信号ＳＲ
１〜ＳＲＮに応答してデータメモリＤＭに順次的にスト
アされる。
Ｋが順次的に入力され、これに基づいてシフトレジスタ
ＳＲは、図３（３）〜図３（６）にそれぞれ示される各
ソースラインＯ１〜ＯＮ毎のメモリ制御信号ＳＲ１，Ｓ
Ｒ２，…，ＳＲ（Ｎ−１），ＳＲＮを順次的に導出す
る。表示制御回路１９から与えられる直列３ビットの階
調表示データＤ０，Ｄ１，Ｄ２は、各ソースラインＯ１
〜ＯＮに対応して図３（２）に参照符ＤＡ１，ＤＡ２，
ＤＡ３，…，ＤＡＮで示されるように順次的にソースド
ライバ３７に入力される。ソースドライバ３７に入力さ
れた階調表示データＤ０〜Ｄ３は、メモリ制御信号ＳＲ
１〜ＳＲＮに応答してデータメモリＤＭに順次的にスト
アされる。
【００４７】データラッチ回路ＤＬは、図３（７）に示
される１水平走査期間ＷＨ毎に出力されるラッチ信号Ｌ
Ｓに応答して、データメモリＤＭにストアされている並
列３ビットの各階調表示データを、すべてのソースライ
ンＯ１〜ＯＮに対応して、ストアし、ラッチする。デー
タラッチ回路ＤＬの出力は、比較回路ＣＭに入力され
る。比較回路ＣＭには、カウンタ４４の出力が与えられ
る。カウンタ４４は、ライン４５を介して与えられるラ
ッチ信号ＬＳによってリセットされて、階調クロック信
号発生回路４８から出力される階調クロック信号ＣＬＫ
を計数する。
される１水平走査期間ＷＨ毎に出力されるラッチ信号Ｌ
Ｓに応答して、データメモリＤＭにストアされている並
列３ビットの各階調表示データを、すべてのソースライ
ンＯ１〜ＯＮに対応して、ストアし、ラッチする。デー
タラッチ回路ＤＬの出力は、比較回路ＣＭに入力され
る。比較回路ＣＭには、カウンタ４４の出力が与えられ
る。カウンタ４４は、ライン４５を介して与えられるラ
ッチ信号ＬＳによってリセットされて、階調クロック信
号発生回路４８から出力される階調クロック信号ＣＬＫ
を計数する。
【００４８】比較回路ＣＭでは、データラッチ回路ＤＬ
の出力と、カウンタ４４の出力との比較を行い、合致す
ると信号をスイッチ回路ＡＳＷに出力する。スイッチ回
路ＡＳＷには、基準電圧が供給されており、接続端子Ｓ
１〜ＳＮを介してソースラインＯ１〜ＯＮに印加され
る。比較回路ＣＭの出力によって基準電圧の導通／遮断
が制御されて絵素電極Ｐに印加する電圧が定められる。
の出力と、カウンタ４４の出力との比較を行い、合致す
ると信号をスイッチ回路ＡＳＷに出力する。スイッチ回
路ＡＳＷには、基準電圧が供給されており、接続端子Ｓ
１〜ＳＮを介してソースラインＯ１〜ＯＮに印加され
る。比較回路ＣＭの出力によって基準電圧の導通／遮断
が制御されて絵素電極Ｐに印加する電圧が定められる。
【００４９】表示制御回路３９で作成される図３（１）
に示す水平同期信号Ｈｓｙｎによって定められる１水平
走査期間ＷＨ内において、上述の動作が行われる。
に示す水平同期信号Ｈｓｙｎによって定められる１水平
走査期間ＷＨ内において、上述の動作が行われる。
【００５０】図４は基準電圧源４１の構成を示す回路図
であり、図５は基準電圧源４１から出力される基準電圧
の波形図である。基準電源回路４１は、たとえば本実施
の形態ではグランド電圧以上の電圧ＶＡＡから電圧ＶＣ
Ｃまでを８段階に分割して出力する。
であり、図５は基準電圧源４１から出力される基準電圧
の波形図である。基準電源回路４１は、たとえば本実施
の形態ではグランド電圧以上の電圧ＶＡＡから電圧ＶＣ
Ｃまでを８段階に分割して出力する。
【００５１】基準電圧源４１は、タイミング制御回路６
１と、電圧作成回路６２と、電圧選択回路６３と、第１
反転回路６４と、第２反転回路６５とを含んで構成され
る。タイミング制御回路６１は、フリップフロップＦＦ
１〜ＦＦ８を含んで構成されている。フリップフロップ
ＦＦ１〜ＦＦ８には、クロック信号ＣＫが共通に入力さ
れており、フリップフロップＦＦ１に入力されるスター
トパルスであるラッチ信号ＬＳが、たとえばクロック信
号ＣＫの立上がり毎に順次的に次段のフリップフロップ
ＦＦに入力される。各フリップフロップＦＦの出力は、
それぞれ電圧選択回路６３の８つのアナログスイッチＡ
Ｓ１〜ＡＳ８に与えられ、当該アナログスイッチＡＳの
開閉を制御する。電圧選択回路６３におけるアナログス
イッチＡＳ１〜ＡＳ７の出力は共通に接続される。
１と、電圧作成回路６２と、電圧選択回路６３と、第１
反転回路６４と、第２反転回路６５とを含んで構成され
る。タイミング制御回路６１は、フリップフロップＦＦ
１〜ＦＦ８を含んで構成されている。フリップフロップ
ＦＦ１〜ＦＦ８には、クロック信号ＣＫが共通に入力さ
れており、フリップフロップＦＦ１に入力されるスター
トパルスであるラッチ信号ＬＳが、たとえばクロック信
号ＣＫの立上がり毎に順次的に次段のフリップフロップ
ＦＦに入力される。各フリップフロップＦＦの出力は、
それぞれ電圧選択回路６３の８つのアナログスイッチＡ
Ｓ１〜ＡＳ８に与えられ、当該アナログスイッチＡＳの
開閉を制御する。電圧選択回路６３におけるアナログス
イッチＡＳ１〜ＡＳ７の出力は共通に接続される。
【００５２】基準電圧源４１において、電圧ＶＣＣと電
圧ＶＡＡとは、第１反転回路６４と第２反転回路６５と
にそれぞれ入力される。第１反転回路６４はアナログス
イッチＡＳ１１，ＡＳ１２によって構成されており、電
圧ＶＣＣが入力されるアナログスイッチＡＳ１１の出力
は電圧作成回路６２の一方端に入力され、電圧ＶＡＡが
入力されるアナログスイッチＡＳ１２の出力は電圧作成
回路６２の他方端に入力される。アナログスイッチＡＳ
１１，ＡＳ１２は、極性反転信号がそれぞれ入力されて
おり、極性反転信号によって開閉が制御される。
圧ＶＡＡとは、第１反転回路６４と第２反転回路６５と
にそれぞれ入力される。第１反転回路６４はアナログス
イッチＡＳ１１，ＡＳ１２によって構成されており、電
圧ＶＣＣが入力されるアナログスイッチＡＳ１１の出力
は電圧作成回路６２の一方端に入力され、電圧ＶＡＡが
入力されるアナログスイッチＡＳ１２の出力は電圧作成
回路６２の他方端に入力される。アナログスイッチＡＳ
１１，ＡＳ１２は、極性反転信号がそれぞれ入力されて
おり、極性反転信号によって開閉が制御される。
【００５３】第２反転回路６５はアナログスイッチＡＳ
１３，ＡＳ１４およびインバータ６６によって構成され
ており、電圧ＶＡＡが入力されるアナログスイッチＡＳ
１３の出力は電圧作成回路６２の一方端に入力され、電
圧ＶＣＣが入力されるアナログスイッチＡＳ１４の出力
は電圧作成回路６２の他方端に入力される。アナログス
イッチＡＳ１３，ＡＳ１４には、極性反転信号をインバ
ータ６６で反転させた信号が入力されており、このイン
バータ６６の出力によってアナログスイッチＡＳ１３，
ＡＳ１４の開閉が制御される。したがって、第１反転回
路６４と第２反転回路６５とはいずれか一方の反転回路
６４，６５が導通することとなり、電圧作成回路６２の
両端に、電圧ＶＣＣと電圧ＶＡＡとを極性反転信号のハ
イレベルとローレベルとが切換えられることによって交
互に与える。
１３，ＡＳ１４およびインバータ６６によって構成され
ており、電圧ＶＡＡが入力されるアナログスイッチＡＳ
１３の出力は電圧作成回路６２の一方端に入力され、電
圧ＶＣＣが入力されるアナログスイッチＡＳ１４の出力
は電圧作成回路６２の他方端に入力される。アナログス
イッチＡＳ１３，ＡＳ１４には、極性反転信号をインバ
ータ６６で反転させた信号が入力されており、このイン
バータ６６の出力によってアナログスイッチＡＳ１３，
ＡＳ１４の開閉が制御される。したがって、第１反転回
路６４と第２反転回路６５とはいずれか一方の反転回路
６４，６５が導通することとなり、電圧作成回路６２の
両端に、電圧ＶＣＣと電圧ＶＡＡとを極性反転信号のハ
イレベルとローレベルとが切換えられることによって交
互に与える。
【００５４】電圧作成回路６２は、電圧ＶＣＣから電圧
ＶＡＡまでの間でそれぞれ直列に接続される抵抗Ｒ１〜
Ｒ７によって構成される。抵抗Ｒ１〜Ｒ７は、予め定め
られる抵抗値を持つ。抵抗Ｒ１〜Ｒ７の抵抗値を、予め
定める値とすることによって後述するガンマ補正曲線に
対応する電圧波形を得ることができる。
ＶＡＡまでの間でそれぞれ直列に接続される抵抗Ｒ１〜
Ｒ７によって構成される。抵抗Ｒ１〜Ｒ７は、予め定め
られる抵抗値を持つ。抵抗Ｒ１〜Ｒ７の抵抗値を、予め
定める値とすることによって後述するガンマ補正曲線に
対応する電圧波形を得ることができる。
【００５５】抵抗Ｒ１の一方端の電圧が、電圧選択回路
６３のアナログスイッチＡＳ１に入力され、抵抗Ｒ７の
他方端の電圧がアナログスイッチＡＳ８に入力される。
アナログスイッチＡＳ２〜ＡＳ７には、抵抗Ｒ１〜Ｒ７
間の各電位が入力される。
６３のアナログスイッチＡＳ１に入力され、抵抗Ｒ７の
他方端の電圧がアナログスイッチＡＳ８に入力される。
アナログスイッチＡＳ２〜ＡＳ７には、抵抗Ｒ１〜Ｒ７
間の各電位が入力される。
【００５６】したがって、電圧作成回路６２に入力され
る２つの電圧の間を抵抗Ｒ１〜Ｒ７によって８段階に分
割し、８つの電圧がそれぞれ入力されるアナログスイッ
チＡＳ１〜ＡＳ８の開閉タイミングに従って８つの電圧
が順次的に出力される。
る２つの電圧の間を抵抗Ｒ１〜Ｒ７によって８段階に分
割し、８つの電圧がそれぞれ入力されるアナログスイッ
チＡＳ１〜ＡＳ８の開閉タイミングに従って８つの電圧
が順次的に出力される。
【００５７】図５は、基準電圧源４１から出力される電
圧を示す図である。図５（１）に示す波形は、前述の第
３の先行技術において用いられていた電圧の波形を示し
ており、期間Ｔ１で液晶のオフレベルの電圧ＶＯＦＦか
らオンレベルの電圧ＶＯＮまで１次直線的に増加してい
る。期間Ｔ１の出力が繰り返し行われる。
圧を示す図である。図５（１）に示す波形は、前述の第
３の先行技術において用いられていた電圧の波形を示し
ており、期間Ｔ１で液晶のオフレベルの電圧ＶＯＦＦか
らオンレベルの電圧ＶＯＮまで１次直線的に増加してい
る。期間Ｔ１の出力が繰り返し行われる。
【００５８】図５（２）に示す波形は、基準電圧源４１
から出力される電圧を示しており、電圧ＶＡＡから電圧
ＶＣＣまでの８つのレベルの電圧が、期間Ｔ２を等しく
分割した所定の期間毎に段階的に出力されている。前記
所定の期間は、たとえば後述する階調クロックＣＬＫに
基づいて定められる。電圧ＶＡＡと電圧ＶＣＣとの間の
６つの電圧のレベルは、前記抵抗Ｒ１〜Ｒ７の抵抗値に
よって定められる。各電圧毎に電圧レベルを設定するこ
とができるので、図５（２）において破線で示すガンマ
補正曲線に近似した電圧波形を出力することができる。
から出力される電圧を示しており、電圧ＶＡＡから電圧
ＶＣＣまでの８つのレベルの電圧が、期間Ｔ２を等しく
分割した所定の期間毎に段階的に出力されている。前記
所定の期間は、たとえば後述する階調クロックＣＬＫに
基づいて定められる。電圧ＶＡＡと電圧ＶＣＣとの間の
６つの電圧のレベルは、前記抵抗Ｒ１〜Ｒ７の抵抗値に
よって定められる。各電圧毎に電圧レベルを設定するこ
とができるので、図５（２）において破線で示すガンマ
補正曲線に近似した電圧波形を出力することができる。
【００５９】図６は、表示制御回路３９によるタイミン
グ動作を説明するための波形図である。図６（１）に示
される垂直同期信号Ｖｓｙｎの各周期毎に、図６（２）
に示される水平同期信号Ｈｓｙｎが、ゲートラインＬ１
〜ＬＭにそれぞれ対応して発生される。図６（２）にお
いて参照符１Ｈ，２Ｈ，…，ＭＨは、水平走査期間ＷＨ
を個別的に示している。各水平走査期間ＷＨ中に、ソー
スラインＯ１〜ＯＮに対応する総括的にＤＡ１１，ＤＡ
１２，…，ＤＡ１Ｍで示される階調表示データＤＡ１〜
ＤＡＮが図６（３）に示されるように表示制御回路３９
から発生されてソースドライバ１７に与えられる。図６
（３）に示す信号においては、合計Ｍ本のソースライン
Ｏ１〜ＯＮに与えられる階調表示データＤＡをまとめて
表すために斜線が施されている。図６（４）は、１水平
走査期間ＷＨ毎に発生されるラッチ信号ＬＳの波形を示
す。
グ動作を説明するための波形図である。図６（１）に示
される垂直同期信号Ｖｓｙｎの各周期毎に、図６（２）
に示される水平同期信号Ｈｓｙｎが、ゲートラインＬ１
〜ＬＭにそれぞれ対応して発生される。図６（２）にお
いて参照符１Ｈ，２Ｈ，…，ＭＨは、水平走査期間ＷＨ
を個別的に示している。各水平走査期間ＷＨ中に、ソー
スラインＯ１〜ＯＮに対応する総括的にＤＡ１１，ＤＡ
１２，…，ＤＡ１Ｍで示される階調表示データＤＡ１〜
ＤＡＮが図６（３）に示されるように表示制御回路３９
から発生されてソースドライバ１７に与えられる。図６
（３）に示す信号においては、合計Ｍ本のソースライン
Ｏ１〜ＯＮに与えられる階調表示データＤＡをまとめて
表すために斜線が施されている。図６（４）は、１水平
走査期間ＷＨ毎に発生されるラッチ信号ＬＳの波形を示
す。
【００６０】図６（５）に示す信号ＷＨＤは、１水平走
査期間ＷＨにおいて与えられたデジタル階調表示データ
Ｄ０〜Ｄ２に応じて、ソースラインＯ１〜ＯＮに与えら
れる電圧レベルを総括的に示す。図６（５）に示す信号
においては、合計Ｍ本のソースラインＯ１〜ＯＮの電圧
レベルをまとめて表すために斜線が施されている。ノン
インターレース方式では、表示パネル３６の１画面が、
１垂直走査期間で表示される。本発明は、インターレー
ス方式の場合においても同様に実施することができる。
査期間ＷＨにおいて与えられたデジタル階調表示データ
Ｄ０〜Ｄ２に応じて、ソースラインＯ１〜ＯＮに与えら
れる電圧レベルを総括的に示す。図６（５）に示す信号
においては、合計Ｍ本のソースラインＯ１〜ＯＮの電圧
レベルをまとめて表すために斜線が施されている。ノン
インターレース方式では、表示パネル３６の１画面が、
１垂直走査期間で表示される。本発明は、インターレー
ス方式の場合においても同様に実施することができる。
【００６１】図６（６）〜図６（８）は、ゲートドライ
バ１８からゲートラインＬ１，Ｌ２，ＬＭにそれぞれ与
えられるゲート信号Ｇ１，Ｇ２，ＧＭの波形をそれぞれ
示す。たとえば第ｊ番目のゲート信号Ｇｊがハイレベル
であることによって、そのゲートラインＬｊにゲート電
極が接続されている合計Ｎ個の薄膜トランジスタＴ
（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜Ｎ）がすべてオン状
態になり、このとき絵素電極Ｐ（ｊ，ｉ）は、そのソー
スラインＯｉに与えられる駆動電圧に応じて充電され
る。各ゲートラインＬ１〜ＬＭに対して合計Ｍ回、上述
の動作が繰返されることによって、ノンインターレース
の１垂直走査期間における１画面が表示されることにな
る。これらの各絵素電極毎に与えられる電圧の極性は、
いわゆる交流駆動法によって、１垂直走査期間毎に、し
たがって１フィールド毎に、反転し、これによって液晶
の劣化が抑えられる。
バ１８からゲートラインＬ１，Ｌ２，ＬＭにそれぞれ与
えられるゲート信号Ｇ１，Ｇ２，ＧＭの波形をそれぞれ
示す。たとえば第ｊ番目のゲート信号Ｇｊがハイレベル
であることによって、そのゲートラインＬｊにゲート電
極が接続されている合計Ｎ個の薄膜トランジスタＴ
（ｊ，ｉ）（ｊ＝１〜Ｍ，ｉ＝１〜Ｎ）がすべてオン状
態になり、このとき絵素電極Ｐ（ｊ，ｉ）は、そのソー
スラインＯｉに与えられる駆動電圧に応じて充電され
る。各ゲートラインＬ１〜ＬＭに対して合計Ｍ回、上述
の動作が繰返されることによって、ノンインターレース
の１垂直走査期間における１画面が表示されることにな
る。これらの各絵素電極毎に与えられる電圧の極性は、
いわゆる交流駆動法によって、１垂直走査期間毎に、し
たがって１フィールド毎に、反転し、これによって液晶
の劣化が抑えられる。
【００６２】図７は、ソースドライバ３７の各ソースラ
インＯｉ毎の具体的な構成を示すブロック図である。第
ｉ番目（ｉ＝１〜Ｎ）のソースラインＯｉに個別的に対
応するデータメモリＤＭｉは、直列３ビットＤ０〜Ｄ２
から成る階調表示データを、シフトレジスタＳＲからの
メモリ制御信号ＳＲｉが与えられたときにサンプリング
してストアする。データラッチ回路ＤＬのソースライン
Ｏｉに個別的に対応するデータラッチ回路ＤＬｉは、個
別データメモリＤＭｉにストアされている並列３ビット
の階調表示データを、ラッチ信号ＬＳが与えられたとき
にストアしてラッチする。この並列３ビットの階調表示
信号は、比較回路ＣＭの各ソースラインＯｉに個別的に
対応する比較回路ＣＭｉの一方の入力にライン４３を介
して与えられる。
インＯｉ毎の具体的な構成を示すブロック図である。第
ｉ番目（ｉ＝１〜Ｎ）のソースラインＯｉに個別的に対
応するデータメモリＤＭｉは、直列３ビットＤ０〜Ｄ２
から成る階調表示データを、シフトレジスタＳＲからの
メモリ制御信号ＳＲｉが与えられたときにサンプリング
してストアする。データラッチ回路ＤＬのソースライン
Ｏｉに個別的に対応するデータラッチ回路ＤＬｉは、個
別データメモリＤＭｉにストアされている並列３ビット
の階調表示データを、ラッチ信号ＬＳが与えられたとき
にストアしてラッチする。この並列３ビットの階調表示
信号は、比較回路ＣＭの各ソースラインＯｉに個別的に
対応する比較回路ＣＭｉの一方の入力にライン４３を介
して与えられる。
【００６３】ソースドライバ３７にはまた、カウンタ４
４が設けられる。このカウンタ４４は、ライン４５を介
するラッチ信号ＬＳに応答してリセットされて初期化さ
れて計数値が零とされ、その後ライン４６を介する階調
クロック信号ＣＬＫを加算して計数する。この計数値を
表す３ビットの出力は、ライン４７を介してソースライ
ンＯｉに共通の各比較回路ＣＭ１〜ＣＭＮの他方の入力
に与えられる。この実施の形態ではビット数またはライ
ン数を、たとえばｎ＝３とした。
４が設けられる。このカウンタ４４は、ライン４５を介
するラッチ信号ＬＳに応答してリセットされて初期化さ
れて計数値が零とされ、その後ライン４６を介する階調
クロック信号ＣＬＫを加算して計数する。この計数値を
表す３ビットの出力は、ライン４７を介してソースライ
ンＯｉに共通の各比較回路ＣＭ１〜ＣＭＮの他方の入力
に与えられる。この実施の形態ではビット数またはライ
ン数を、たとえばｎ＝３とした。
【００６４】カウンタ４４に与えられる階調クロック信
号ＣＬＫは、前述のクロック信号ＣＫを分周する階調ク
ロック信号発生回路４８の出力として導出される。
号ＣＬＫは、前述のクロック信号ＣＫを分周する階調ク
ロック信号発生回路４８の出力として導出される。
【００６５】電圧源４１からの基準電圧が与えられるラ
イン４２ａ，４２ｂと各ソースラインＯ１〜ＯＮとの間
には、スイッチ回路ＡＳＷにおいて、電圧印加用スイッ
チング素子であるアナログスイッチＡＳＷ１〜ＡＳＷＮ
が個別的に介在される。これらのアナログスイッチＡＳ
Ｗ１〜ＡＳＷＮは、スイッチ回路ＡＳＷを構成する。
イン４２ａ，４２ｂと各ソースラインＯ１〜ＯＮとの間
には、スイッチ回路ＡＳＷにおいて、電圧印加用スイッ
チング素子であるアナログスイッチＡＳＷ１〜ＡＳＷＮ
が個別的に介在される。これらのアナログスイッチＡＳ
Ｗ１〜ＡＳＷＮは、スイッチ回路ＡＳＷを構成する。
【００６６】ソースラインＯの本数を示す参照符Ｎが偶
数であるとすると、第１基準電圧が供給されるライン４
２ａは、アナログスイッチＡＳＷ１，ＡＳＷ３，…，Ａ
ＳＷＮ−１に接続され、第２基準電圧が供給されるライ
ン４２ｂは、アナログスイッチＡＳＷ２，ＡＳＷ４，
…，ＡＳＷＮに接続される。第１および第２基準電圧
は、それぞれ電圧の変化する向きが異なっており、対向
電極に印加する対向電圧ＶＣＯＭを基準として対照的な
電圧値をとる。なお、第１および第２基準電圧は、１フ
レーム毎に電圧の変化する向きが変更され、液晶を交流
的に駆動することができるように定められる。また、図
７に示すソースドライバ３７においては、外部から階調
クロック信号ＣＬＫが供給される構成となっているが、
図２に示すようにソースドライバ３７内に階調クロック
信号発生回路４８を設ける構成とすることによってソー
スドライバ３７に設けられる信号入力端子の数を１減ら
すことができる。
数であるとすると、第１基準電圧が供給されるライン４
２ａは、アナログスイッチＡＳＷ１，ＡＳＷ３，…，Ａ
ＳＷＮ−１に接続され、第２基準電圧が供給されるライ
ン４２ｂは、アナログスイッチＡＳＷ２，ＡＳＷ４，
…，ＡＳＷＮに接続される。第１および第２基準電圧
は、それぞれ電圧の変化する向きが異なっており、対向
電極に印加する対向電圧ＶＣＯＭを基準として対照的な
電圧値をとる。なお、第１および第２基準電圧は、１フ
レーム毎に電圧の変化する向きが変更され、液晶を交流
的に駆動することができるように定められる。また、図
７に示すソースドライバ３７においては、外部から階調
クロック信号ＣＬＫが供給される構成となっているが、
図２に示すようにソースドライバ３７内に階調クロック
信号発生回路４８を設ける構成とすることによってソー
スドライバ３７に設けられる信号入力端子の数を１減ら
すことができる。
【００６７】図８はソースドライバ３７の動作を説明す
るための波形図である。或るゲートラインＬｊに、図８
（１）に示される波形を有するゲート信号Ｇｊ（ｊ＝１
〜Ｍ）が与えられるとき、そのゲート信号Ｇｊがハイレ
ベルである時刻ｔ０から時刻ｔ２までの水平走査期間Ｗ
Ｈ中、ゲートラインＬｊにゲート電極が接続されている
トランジスタＴが導通し、その導通しているトランジス
タＴを介してソースラインＯ１〜ＯＮの電圧が絵素電極
Ｐに与えられる。また、時刻ｔ２から時刻ｔ４までの水
平走査期間では、図８（２）に示すゲート信号Ｇｊ＋１
がハイレベルとなっている。
るための波形図である。或るゲートラインＬｊに、図８
（１）に示される波形を有するゲート信号Ｇｊ（ｊ＝１
〜Ｍ）が与えられるとき、そのゲート信号Ｇｊがハイレ
ベルである時刻ｔ０から時刻ｔ２までの水平走査期間Ｗ
Ｈ中、ゲートラインＬｊにゲート電極が接続されている
トランジスタＴが導通し、その導通しているトランジス
タＴを介してソースラインＯ１〜ＯＮの電圧が絵素電極
Ｐに与えられる。また、時刻ｔ２から時刻ｔ４までの水
平走査期間では、図８（２）に示すゲート信号Ｇｊ＋１
がハイレベルとなっている。
【００６８】図８（３）に示されるラッチ信号ＬＳは、
図３（１）に示す水平同期信号Ｈｓｙｎに同期して発生
される。このラッチ信号ＬＳによって、データラッチ回
路ＤＬ１〜ＤＬＮに階調表示データがラッチされるとと
もに、カウンタ４４が初期化されてリセットされる。表
示制御回路３９は同期信号をライン４９（図１参照）を
介して与え、これによって基準電圧源４１は時刻ｔ０以
降、図８（４）に示される時間経過に伴って段階的に増
加する第１基準電圧をライン４２ａに導出する。なお、
本タイミングチャートにおいては図示しなかったが、第
２基準電圧は電圧ＶＡＡ以下の、たとえば対向電圧ＶＣ
ＯＭを基準として、第１基準電圧に対して等しい電圧差
で上昇および下降が反対向きに変化する。
図３（１）に示す水平同期信号Ｈｓｙｎに同期して発生
される。このラッチ信号ＬＳによって、データラッチ回
路ＤＬ１〜ＤＬＮに階調表示データがラッチされるとと
もに、カウンタ４４が初期化されてリセットされる。表
示制御回路３９は同期信号をライン４９（図１参照）を
介して与え、これによって基準電圧源４１は時刻ｔ０以
降、図８（４）に示される時間経過に伴って段階的に増
加する第１基準電圧をライン４２ａに導出する。なお、
本タイミングチャートにおいては図示しなかったが、第
２基準電圧は電圧ＶＡＡ以下の、たとえば対向電圧ＶＣ
ＯＭを基準として、第１基準電圧に対して等しい電圧差
で上昇および下降が反対向きに変化する。
【００６９】階調クロック信号発生手段４８は、クロッ
ク信号ＣＫに応答し、したがって水平同期信号Ｈｓｙｎ
に同期して、１水平走査期間ＷＨ間に階調表示データに
よって表される階調数以上の複数の数の階調クロック信
号ＣＬＫを時間順次的に導出する。この実施の形態で
は、図８（５）に示すように、たとえば階調表示データ
が３ビットのデータとしてＤ０〜Ｄ２から成ることより
８階調表示を行うとして、水平走査期間ＷＨで８つの階
調クロック信号ＣＬＫを発生させている。なお、前記水
平走査期間ＷＨで発生させる階調クロック信号ＣＬＫの
数は、８を超える値であってもよい。
ク信号ＣＫに応答し、したがって水平同期信号Ｈｓｙｎ
に同期して、１水平走査期間ＷＨ間に階調表示データに
よって表される階調数以上の複数の数の階調クロック信
号ＣＬＫを時間順次的に導出する。この実施の形態で
は、図８（５）に示すように、たとえば階調表示データ
が３ビットのデータとしてＤ０〜Ｄ２から成ることより
８階調表示を行うとして、水平走査期間ＷＨで８つの階
調クロック信号ＣＬＫを発生させている。なお、前記水
平走査期間ＷＨで発生させる階調クロック信号ＣＬＫの
数は、８を超える値であってもよい。
【００７０】この階調クロック信号ＣＬＫはカウンタ４
４によって計数され、前述のようにライン４７を介して
比較回路ＣＭｉの他方の入力にそれぞれ与えられる。カ
ウンタ４４の計数値は、図８（５）において参照符１，
２，３，…，８で示されている。
４によって計数され、前述のようにライン４７を介して
比較回路ＣＭｉの他方の入力にそれぞれ与えられる。カ
ウンタ４４の計数値は、図８（５）において参照符１，
２，３，…，８で示されている。
【００７１】たとえば、ラッチ回路ＤＬｉにラッチされ
ている階調表示データが「２」であるとき、図８（６）
に示す比較回路ＣＭｉの出力が時刻ｔ０〜ｔ１でハイレ
ベルとなる。階調表示データ「２」を表す前記出力が比
較回路ＣＭｉの一方の入力４３に与えられ、他方の入力
には前述のようにカウンタ４４の計数値が与えられる。
図８（６）に示される比較回路ＣＭｉの出力波形は、ア
ナログスイッチＡＳＷｉにスイッチング制御信号として
与えられる。
ている階調表示データが「２」であるとき、図８（６）
に示す比較回路ＣＭｉの出力が時刻ｔ０〜ｔ１でハイレ
ベルとなる。階調表示データ「２」を表す前記出力が比
較回路ＣＭｉの一方の入力４３に与えられ、他方の入力
には前述のようにカウンタ４４の計数値が与えられる。
図８（６）に示される比較回路ＣＭｉの出力波形は、ア
ナログスイッチＡＳＷｉにスイッチング制御信号として
与えられる。
【００７２】このスイッチング制御信号は、加算動作を
行うカウンタ４４の計数値が階調表示データ「２」に対
応する値未満であるとき、ハイレベルであって、アナロ
グスイッチＡＳＷｉを導通したままとし、そのカウンタ
４４の計数値が階調表示データ「２」に対応する値以上
になった時刻ｔ１でローレベルとなってアナログスイッ
チＡＳＷｉを遮断する。こうして接続端子Ｓｉからソー
スラインＯｉには、図８（７）に示される波形を有する
駆動電圧が印加される。時刻ｔ０〜ｔ１では図８（４）
に示される基準電圧波形がそのままソースラインＯｉに
与えられる。
行うカウンタ４４の計数値が階調表示データ「２」に対
応する値未満であるとき、ハイレベルであって、アナロ
グスイッチＡＳＷｉを導通したままとし、そのカウンタ
４４の計数値が階調表示データ「２」に対応する値以上
になった時刻ｔ１でローレベルとなってアナログスイッ
チＡＳＷｉを遮断する。こうして接続端子Ｓｉからソー
スラインＯｉには、図８（７）に示される波形を有する
駆動電圧が印加される。時刻ｔ０〜ｔ１では図８（４）
に示される基準電圧波形がそのままソースラインＯｉに
与えられる。
【００７３】時刻ｔ１以降では、前述のようにアナログ
スイッチＡＳＷｉは遮断するので、絵素電極Ｐには階調
表示データ「２」に対応する駆動電圧Ｖ２が与えられた
ままとなって、表示パネルの絵素表示部分で電荷が蓄積
されて電圧Ｖ２が保持される。また、図８（７）には、
対向電極に印加される対向電圧ＶＣＯＭを波線で示して
いる。対向電圧ＶＣＯＭは、時刻ｔ０〜ｔ４において一
定である。
スイッチＡＳＷｉは遮断するので、絵素電極Ｐには階調
表示データ「２」に対応する駆動電圧Ｖ２が与えられた
ままとなって、表示パネルの絵素表示部分で電荷が蓄積
されて電圧Ｖ２が保持される。また、図８（７）には、
対向電極に印加される対向電圧ＶＣＯＭを波線で示して
いる。対向電圧ＶＣＯＭは、時刻ｔ０〜ｔ４において一
定である。
【００７４】時刻ｔ２から時刻ｔ４までの水平走査期間
で、ラッチ回路ＤＬｉにラッチされて導出される階調表
示データが「６」であるときには、比較回路ＣＭｉは、
アナログスイッチＡＳＷｉにカウンタ４４の計数値が階
調表示データ「６」に一致するまでハイレベルである信
号を与える。前記計数値が階調表示データに一致する時
刻ｔ３で、アナログスイッチＡＳＷｉは遮断される。す
なわち、時刻ｔ２〜ｔ３においてアナログスイッチＡＳ
Ｗｉは導通したままとなる。
で、ラッチ回路ＤＬｉにラッチされて導出される階調表
示データが「６」であるときには、比較回路ＣＭｉは、
アナログスイッチＡＳＷｉにカウンタ４４の計数値が階
調表示データ「６」に一致するまでハイレベルである信
号を与える。前記計数値が階調表示データに一致する時
刻ｔ３で、アナログスイッチＡＳＷｉは遮断される。す
なわち、時刻ｔ２〜ｔ３においてアナログスイッチＡＳ
Ｗｉは導通したままとなる。
【００７５】時刻ｔ２〜ｔ３でアナログスイッチＡＳＷ
ｉが導通しているので、ライン４２からアナログスイッ
チＡＳＷｉおよび接続端子Ｓｉを介して、ソースライン
Ｏｉに駆動電圧Ｖ６が導出される。導通しているトラン
ジスタＴを介して絵素電極Ｐにその階調表示データ
「６」に対応する電圧Ｖ６が保持される。
ｉが導通しているので、ライン４２からアナログスイッ
チＡＳＷｉおよび接続端子Ｓｉを介して、ソースライン
Ｏｉに駆動電圧Ｖ６が導出される。導通しているトラン
ジスタＴを介して絵素電極Ｐにその階調表示データ
「６」に対応する電圧Ｖ６が保持される。
【００７６】このような動作が、各水平走査期間ＷＨ毎
に各ゲートラインＬ１〜ＬＭ毎に繰返され、絵素電極Ｐ
の階調表示データに対応する駆動電圧が、１垂直走査期
間にわたって保持される。
に各ゲートラインＬ１〜ＬＭ毎に繰返され、絵素電極Ｐ
の階調表示データに対応する駆動電圧が、１垂直走査期
間にわたって保持される。
【００７７】図９は、本発明の原理を説明するために液
晶表示パネル３６を簡略化して示した等価回路図であ
る。本発明においては、ソースドライバ３７の駆動対象
となる１つのソースラインＯｉの抵抗Ｒｓと、ソースラ
インＯｉの持つ静電容量Ｃｓとが直列に接続されたいわ
ばローパスフィルタの機能を有する回路を考える。
晶表示パネル３６を簡略化して示した等価回路図であ
る。本発明においては、ソースドライバ３７の駆動対象
となる１つのソースラインＯｉの抵抗Ｒｓと、ソースラ
インＯｉの持つ静電容量Ｃｓとが直列に接続されたいわ
ばローパスフィルタの機能を有する回路を考える。
【００７８】絵素電極Ｐが有する等価的な容量は、参照
符ＣＬで示されている。この絵素電極Ｐの静電容量ＣＬ
は、ソースラインＯｉの容量Ｃｓに比べて充分に小さい
（Ｃｓ＞＞ＣＬ）。したがって絵素電極Ｐに与えられる
電圧は、抵抗Ｒｓと静電容量Ｃｓとの接続点５１の電圧
と同一の値になる。したがって、このローパスフィルタ
としての機能を有する図９に示される等価回路におい
て、アナログスイッチＡＳＷｉを介して基準電圧をソー
スラインＯｉに与えて、絵素電極Ｐに充電させる。たと
えば時定数Ｃｓ・Ｒｓ＝１０-7であるとき、このアナロ
グスイッチＡＳＷｉの導通時間は少なくとも２０〜３０
μｓｅｃ以上であればよい。
符ＣＬで示されている。この絵素電極Ｐの静電容量ＣＬ
は、ソースラインＯｉの容量Ｃｓに比べて充分に小さい
（Ｃｓ＞＞ＣＬ）。したがって絵素電極Ｐに与えられる
電圧は、抵抗Ｒｓと静電容量Ｃｓとの接続点５１の電圧
と同一の値になる。したがって、このローパスフィルタ
としての機能を有する図９に示される等価回路におい
て、アナログスイッチＡＳＷｉを介して基準電圧をソー
スラインＯｉに与えて、絵素電極Ｐに充電させる。たと
えば時定数Ｃｓ・Ｒｓ＝１０-7であるとき、このアナロ
グスイッチＡＳＷｉの導通時間は少なくとも２０〜３０
μｓｅｃ以上であればよい。
【００７９】このようにして本発明では、液晶表示パネ
ル５６が不可避的に有しているソースラインＯｉの抵抗
Ｒｓと静電容量Ｃｓとを積極的に利用し、絵素電極Ｐに
電圧を保持させる。また本発明の実施の他の形態におい
て、トランジスタＴのゲート電極が接続されるゲートラ
インＬｊよりも走査方向に１つだけ時間的に先に走査さ
れるゲートラインＬ（ｊ−１）とソースラインＯｉとの
間に補助容量が、絵素電極Ｐが形成される一方の基板上
に形成されて、絵素電極Ｐに電圧を保持するための容量
を実質的に増大させるようにしてもよい。
ル５６が不可避的に有しているソースラインＯｉの抵抗
Ｒｓと静電容量Ｃｓとを積極的に利用し、絵素電極Ｐに
電圧を保持させる。また本発明の実施の他の形態におい
て、トランジスタＴのゲート電極が接続されるゲートラ
インＬｊよりも走査方向に１つだけ時間的に先に走査さ
れるゲートラインＬ（ｊ−１）とソースラインＯｉとの
間に補助容量が、絵素電極Ｐが形成される一方の基板上
に形成されて、絵素電極Ｐに電圧を保持するための容量
を実質的に増大させるようにしてもよい。
【００８０】図１０は、本発明の実施の第２の形態であ
るソースドライバ１３７の動作を説明するための図であ
る。ソースドライバ１３７は、前述のソースドライバ３
７と同一の構成であるので構成についての説明を省略
し、ソースドライバ１３７の特徴についてソースドライ
バ３７と比較して説明する。図１０（１）〜（３），
（５）に示す各信号は、それぞれ図８（１）〜（３），
（５）と同一であるので説明を省略する。
るソースドライバ１３７の動作を説明するための図であ
る。ソースドライバ１３７は、前述のソースドライバ３
７と同一の構成であるので構成についての説明を省略
し、ソースドライバ１３７の特徴についてソースドライ
バ３７と比較して説明する。図１０（１）〜（３），
（５）に示す各信号は、それぞれ図８（１）〜（３），
（５）と同一であるので説明を省略する。
【００８１】図８（４）に示す第１基準電圧は、各水平
走査期間毎に電圧ＶＡＡから電圧ＶＤＤまで段階的に出
力されていたが、図１０（４）に示す第１基準電圧は水
平走査期間毎に電圧ＶＡＡから電圧ＶＤＤまでの上昇
と、電圧ＶＤＤから電圧ＶＡＡまでの下降とを切換えて
出力される。また、図示しない第２基準電圧は、第１基
準電圧とはそれぞれ１水平走査期間ずつずれた電圧波形
となる。
走査期間毎に電圧ＶＡＡから電圧ＶＤＤまで段階的に出
力されていたが、図１０（４）に示す第１基準電圧は水
平走査期間毎に電圧ＶＡＡから電圧ＶＤＤまでの上昇
と、電圧ＶＤＤから電圧ＶＡＡまでの下降とを切換えて
出力される。また、図示しない第２基準電圧は、第１基
準電圧とはそれぞれ１水平走査期間ずつずれた電圧波形
となる。
【００８２】ソースドライバ１３７でソースラインＯ１
〜ＯＮを駆動する際、対向電極には図１０（７）で破線
で示す対向電圧ＶＣＯＭが印加される。対向電圧ＶＣＯ
Ｍは、時刻ｔ５から時刻ｔ７までの水平走査期間では、
たとえばグランド電圧ＶＧＮＤとなり、時刻ｔ７から時
刻ｔ９までの水平走査期間では、たとえば電圧ＶＣＣ以
上に定められる電圧ＶＯＣとなる。なお、各電圧はＶＯ
Ｃ−ＶＣＣ＝ＶＡＡ−ＶＣＯＭとなるように定められ
る。
〜ＯＮを駆動する際、対向電極には図１０（７）で破線
で示す対向電圧ＶＣＯＭが印加される。対向電圧ＶＣＯ
Ｍは、時刻ｔ５から時刻ｔ７までの水平走査期間では、
たとえばグランド電圧ＶＧＮＤとなり、時刻ｔ７から時
刻ｔ９までの水平走査期間では、たとえば電圧ＶＣＣ以
上に定められる電圧ＶＯＣとなる。なお、各電圧はＶＯ
Ｃ−ＶＣＣ＝ＶＡＡ−ＶＣＯＭとなるように定められ
る。
【００８３】図１０においては、ラッチ回路ＤＬｉにラ
ッチされて導出される階調表示データが「４」であるの
で、アナログスイッチＡＳＷｉには図１０（６）に示さ
れるようにカウンタ４４の計数値が階調表示データ
「４」に一致するまでハイレベルである信号を与える。
これによって、時刻ｔ５〜ｔ６においてアナログスイッ
チＡＳＷｉは導通したままとなる。したがって、ライン
４２からアナログスイッチＡＳＷｉおよび接続端子Ｓｉ
を介して与えられる、たとえば第１基準電圧は、ソース
ラインＯｉに図１０（７）に示される波形を有する駆動
電圧Ｖ４が導出され、導通しているトランジスタＴを介
して絵素電極Ｐにその階調表示データ「４」に対応する
電圧Ｖ４が保持される。このような動作が各水平走査期
間ＷＨ毎に各ゲートラインＬ１〜ＬＭに対して行われ、
絵素電極Ｐの階調表示データに対応する駆動電圧が印加
され、１垂直走査期間にわたって保持される。
ッチされて導出される階調表示データが「４」であるの
で、アナログスイッチＡＳＷｉには図１０（６）に示さ
れるようにカウンタ４４の計数値が階調表示データ
「４」に一致するまでハイレベルである信号を与える。
これによって、時刻ｔ５〜ｔ６においてアナログスイッ
チＡＳＷｉは導通したままとなる。したがって、ライン
４２からアナログスイッチＡＳＷｉおよび接続端子Ｓｉ
を介して与えられる、たとえば第１基準電圧は、ソース
ラインＯｉに図１０（７）に示される波形を有する駆動
電圧Ｖ４が導出され、導通しているトランジスタＴを介
して絵素電極Ｐにその階調表示データ「４」に対応する
電圧Ｖ４が保持される。このような動作が各水平走査期
間ＷＨ毎に各ゲートラインＬ１〜ＬＭに対して行われ、
絵素電極Ｐの階調表示データに対応する駆動電圧が印加
され、１垂直走査期間にわたって保持される。
【００８４】図１１は、本発明の実施の第３の形態であ
るソースドライバ３７ａの一部の構成を具体的に示すブ
ロック図である。この発明の実施の形態は前述の発明の
実施の形態に類似するので、対応する部分には同一の参
照符を付して説明を省略する。前述の図１〜図１０に示
される各実施の形態では、基準電圧源４１はソースドラ
イバ３７の外部に設けられていたけれども、本実施の形
態では、ソースドライバ３７ａ内にそれぞれ同一の構成
であるデジタル／アナログコンバータ（以後「ＤＡＣ」
と称する）５２ａ，５２ｂ（総称するときは参照符５２
を用いる）およびインバータ５３を内蔵して単一の半導
体集積回路によって残余の回路素子とともにソースドラ
イバ３７ａを実現する。
るソースドライバ３７ａの一部の構成を具体的に示すブ
ロック図である。この発明の実施の形態は前述の発明の
実施の形態に類似するので、対応する部分には同一の参
照符を付して説明を省略する。前述の図１〜図１０に示
される各実施の形態では、基準電圧源４１はソースドラ
イバ３７の外部に設けられていたけれども、本実施の形
態では、ソースドライバ３７ａ内にそれぞれ同一の構成
であるデジタル／アナログコンバータ（以後「ＤＡＣ」
と称する）５２ａ，５２ｂ（総称するときは参照符５２
を用いる）およびインバータ５３を内蔵して単一の半導
体集積回路によって残余の回路素子とともにソースドラ
イバ３７ａを実現する。
【００８５】ＤＡＣ５２ａ，５２ｂは、前述したカウン
タ４４からライン４７に導出される計数値を表す信号が
それぞれ与えられており、その計数値に対応する電圧値
を有する電圧を出力する。ＤＡＣ５２ａの出力は、前述
の第１基準電圧と同様にアナログスイッチＡＳＷｉに供
給され、ＤＡＣ５４ｂの出力は前述の第２基準電圧と同
様にアナログスイッチＡＳＷｉに供給される。その他の
構成は前述の各実施の形態と同様である。ＤＡＣ５２ａ
の出力は後述の図１３（６）に示す。
タ４４からライン４７に導出される計数値を表す信号が
それぞれ与えられており、その計数値に対応する電圧値
を有する電圧を出力する。ＤＡＣ５２ａの出力は、前述
の第１基準電圧と同様にアナログスイッチＡＳＷｉに供
給され、ＤＡＣ５４ｂの出力は前述の第２基準電圧と同
様にアナログスイッチＡＳＷｉに供給される。その他の
構成は前述の各実施の形態と同様である。ＤＡＣ５２ａ
の出力は後述の図１３（６）に示す。
【００８６】図１２は、ＤＡＣ５２の構成を示す回路図
である。ＤＡＣ５２は、抵抗Ｒ１〜Ｒ８とインバータＮ
Ｇ１〜ＮＧ３とスイッチＳＷ１〜ＳＷ１４とを含んで構
成される。
である。ＤＡＣ５２は、抵抗Ｒ１〜Ｒ８とインバータＮ
Ｇ１〜ＮＧ３とスイッチＳＷ１〜ＳＷ１４とを含んで構
成される。
【００８７】抵抗ＲはＲ１から順番に直列に接続され、
抵抗Ｒ１側の端子が電圧ＶＣＣに接続され、抵抗Ｒ８側
の端子が接地される。各抵抗Ｒの間および抵抗Ｒ８とグ
ランド電圧との間に、順次的にそれぞれスイッチＳＷ１
〜ＳＷ８が設けられる。スイッチＳＷ１から順番に２つ
のスイッチＳＷを組にして、スイッチＳＷの出力をそれ
ぞれスイッチＳＷ９〜ＳＷ１２に入力する。さらに、ス
イッチＳＷ９，ＳＷ１０の出力がスイッチＳＷ１３に入
力され、スイッチＳＷ１１，ＳＷ１２の出力がスイッチ
ＳＷ１４に入力される。スイッチＳＷ１３，ＳＷ１４の
出力は、共通に出力端子ＳＴに接続される。
抵抗Ｒ１側の端子が電圧ＶＣＣに接続され、抵抗Ｒ８側
の端子が接地される。各抵抗Ｒの間および抵抗Ｒ８とグ
ランド電圧との間に、順次的にそれぞれスイッチＳＷ１
〜ＳＷ８が設けられる。スイッチＳＷ１から順番に２つ
のスイッチＳＷを組にして、スイッチＳＷの出力をそれ
ぞれスイッチＳＷ９〜ＳＷ１２に入力する。さらに、ス
イッチＳＷ９，ＳＷ１０の出力がスイッチＳＷ１３に入
力され、スイッチＳＷ１１，ＳＷ１２の出力がスイッチ
ＳＷ１４に入力される。スイッチＳＷ１３，ＳＷ１４の
出力は、共通に出力端子ＳＴに接続される。
【００８８】カウンタ４４の出力を下位ビットから順番
に信号ＣＯ１，ＣＯ２，ＣＯ３とする。信号ＣＯ１によ
ってスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７が導通さ
れ、信号ＣＯ１をインバータＮＧ１で反転した信号によ
ってスイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８が導通さ
れる。また、信号ＣＯ２によってスイッチＳＷ９，ＳＷ
１１が導通され、信号ＣＯ２をインバータＮＧ２で反転
した信号によってスイッチＳＷ１０，ＳＷ１２が導通さ
れる。さらに、信号ＣＯ３によってスイッチＳＷ１３が
導通され、信号ＣＯ３をインバータＮＧ３で反転した信
号によってスイッチＳＷ１４が導通される。スイッチＳ
Ｗ１３，ＳＷ１４のいずれか一方のスイッチからの出力
が出力端子ＳＴへと与えられる。
に信号ＣＯ１，ＣＯ２，ＣＯ３とする。信号ＣＯ１によ
ってスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７が導通さ
れ、信号ＣＯ１をインバータＮＧ１で反転した信号によ
ってスイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８が導通さ
れる。また、信号ＣＯ２によってスイッチＳＷ９，ＳＷ
１１が導通され、信号ＣＯ２をインバータＮＧ２で反転
した信号によってスイッチＳＷ１０，ＳＷ１２が導通さ
れる。さらに、信号ＣＯ３によってスイッチＳＷ１３が
導通され、信号ＣＯ３をインバータＮＧ３で反転した信
号によってスイッチＳＷ１４が導通される。スイッチＳ
Ｗ１３，ＳＷ１４のいずれか一方のスイッチからの出力
が出力端子ＳＴへと与えられる。
【００８９】図１３は、図１１に示されるソースドライ
バ３７ａの動作を説明するための波形図である。或るゲ
ートラインＬｊに図１３（１）に示されるゲート信号Ｇ
ｊが導出されてそのゲートラインＬｊにゲート電極が接
続されているトランジスタＴが導通し、このとき各水平
走査期間毎にラッチ信号ＬＳが図１３（３）に示される
ように発生される。図１３（２）には、ゲートラインＬ
ｊ＋１に印加されるゲート信号Ｇｊ＋１が示される。ラ
イン４６には、図１３（４）に示される階調クロック信
号が発生されてカウンタ４４に与えられる。このような
図１３（１）〜図１３（４）の各波形は、前述の図８
（１）〜図８（３）および図８（５）の各波形とそれぞ
れ同一である。
バ３７ａの動作を説明するための波形図である。或るゲ
ートラインＬｊに図１３（１）に示されるゲート信号Ｇ
ｊが導出されてそのゲートラインＬｊにゲート電極が接
続されているトランジスタＴが導通し、このとき各水平
走査期間毎にラッチ信号ＬＳが図１３（３）に示される
ように発生される。図１３（２）には、ゲートラインＬ
ｊ＋１に印加されるゲート信号Ｇｊ＋１が示される。ラ
イン４６には、図１３（４）に示される階調クロック信
号が発生されてカウンタ４４に与えられる。このような
図１３（１）〜図１３（４）の各波形は、前述の図８
（１）〜図８（３）および図８（５）の各波形とそれぞ
れ同一である。
【００９０】カウンタ４４はライン４７に図１３（５）
に示される計数値を表すｎビットから成る信号を導出
し、比較回路ＣＭ１〜ＣＭＮに共通に与えるとともに、
特にこの実施の形態ではＤＡＣ５２に与える。
に示される計数値を表すｎビットから成る信号を導出
し、比較回路ＣＭ１〜ＣＭＮに共通に与えるとともに、
特にこの実施の形態ではＤＡＣ５２に与える。
【００９１】ＤＡＣ５２は、ライン４７を介する計数値
を表す信号に応答して、図１３（５）に示される時間経
過に伴って段階的に上昇して変化する電圧を出力する。
したがって、たとえば階調表示データが前述と同様に
「２」であるとき、比較回路ＣＭｉは図１３（７）に示
されるように時刻ｔ１０〜ｔ１１の期間だけハイレベル
の信号を導出してアナログスイッチＡＳＷｉを導通させ
る。アナログスイッチＡＳＷｉが導通することによっ
て、ソースラインＯｉに階調表示データ「２」に対応す
る駆動電圧が、図１３（８）に示すように導出され、対
応する絵素電極Ｐに印加される。前記駆動電圧は、水平
走査期間が終了する時刻ｔ１２まで保持される。
を表す信号に応答して、図１３（５）に示される時間経
過に伴って段階的に上昇して変化する電圧を出力する。
したがって、たとえば階調表示データが前述と同様に
「２」であるとき、比較回路ＣＭｉは図１３（７）に示
されるように時刻ｔ１０〜ｔ１１の期間だけハイレベル
の信号を導出してアナログスイッチＡＳＷｉを導通させ
る。アナログスイッチＡＳＷｉが導通することによっ
て、ソースラインＯｉに階調表示データ「２」に対応す
る駆動電圧が、図１３（８）に示すように導出され、対
応する絵素電極Ｐに印加される。前記駆動電圧は、水平
走査期間が終了する時刻ｔ１２まで保持される。
【００９２】また、時刻ｔ１２から時刻ｔ１４までの水
平走査期間での階調表示データが「６」であるときに
は、比較回路ＣＭｉは時刻ｔ１２からカウンタ４４の計
数値が階調表示データ「６」に一致する時刻ｔ１３まで
ハイレベルである信号を導出するので、ソースラインＯ
ｉにはアナログスイッチＡＳＷｉを介して階調表示デー
タ「６」に対応する駆動電圧が導出される。時刻ｔ１３
において絵素電極Ｐに印加された駆動電圧は、時刻ｔ１
４まで保持される。
平走査期間での階調表示データが「６」であるときに
は、比較回路ＣＭｉは時刻ｔ１２からカウンタ４４の計
数値が階調表示データ「６」に一致する時刻ｔ１３まで
ハイレベルである信号を導出するので、ソースラインＯ
ｉにはアナログスイッチＡＳＷｉを介して階調表示デー
タ「６」に対応する駆動電圧が導出される。時刻ｔ１３
において絵素電極Ｐに印加された駆動電圧は、時刻ｔ１
４まで保持される。
【００９３】以上のように本発明の実施の第３の形態に
よれば、半導体集積回路によって実現されるソースドラ
イバ３７ａ内に、カウンタ４４とデジタル／アナログコ
ンバータ５２とを内蔵して階調表示のための基準電圧を
作成することによって、外付けの基準電圧源４１（図１
参照）から基準電圧を供給する必要がなく、基準電圧を
供給するための接続端子数を低減することができ、構成
の簡略化を図ることができる。他の構成は、前述の発明
の実施の形態と同様である。
よれば、半導体集積回路によって実現されるソースドラ
イバ３７ａ内に、カウンタ４４とデジタル／アナログコ
ンバータ５２とを内蔵して階調表示のための基準電圧を
作成することによって、外付けの基準電圧源４１（図１
参照）から基準電圧を供給する必要がなく、基準電圧を
供給するための接続端子数を低減することができ、構成
の簡略化を図ることができる。他の構成は、前述の発明
の実施の形態と同様である。
【００９４】図１４は、本発明の実施の第４の形態であ
るソースドライバ３７ｂの一部の構成を示すブロック図
である。この実施の形態もまた前述の各実施の形態に類
似するので、対応する部分には同一の参照符を付して説
明を省略する。
るソースドライバ３７ｂの一部の構成を示すブロック図
である。この実施の形態もまた前述の各実施の形態に類
似するので、対応する部分には同一の参照符を付して説
明を省略する。
【００９５】この実施の形態では、前述の各実施の形態
におけるラッチ回路ＤＬｉに置換えて、減算カウンタＣ
ＮＴｉを用い、さらにその減算カウンタＣＮＴｉの計数
値が予め定める値、たとえばこの実施の形態では零にな
ったことを検出する検出デコーダＤＥｉが設けられる。
その他の構成は前述の各実施の形態と同様であり、時間
経過に伴って電圧が段階的に上昇または下降する第１お
よび第２基準電圧は、ライン４２から各アナログスイッ
チＡＳＷｉを経て、さらに接続端子Ｓｉを経て各ソース
ラインＯｉに導出される。
におけるラッチ回路ＤＬｉに置換えて、減算カウンタＣ
ＮＴｉを用い、さらにその減算カウンタＣＮＴｉの計数
値が予め定める値、たとえばこの実施の形態では零にな
ったことを検出する検出デコーダＤＥｉが設けられる。
その他の構成は前述の各実施の形態と同様であり、時間
経過に伴って電圧が段階的に上昇または下降する第１お
よび第２基準電圧は、ライン４２から各アナログスイッ
チＡＳＷｉを経て、さらに接続端子Ｓｉを経て各ソース
ラインＯｉに導出される。
【００９６】図１５は減算カウンタＣＮＴｉと検出デコ
ーダＤＥｉの具体的な構成を示すブロック図である。図
１５においては、階調表示データが６ビットで構成され
ている例について示すが、任意のビット数であってもよ
い。
ーダＤＥｉの具体的な構成を示すブロック図である。図
１５においては、階調表示データが６ビットで構成され
ている例について示すが、任意のビット数であってもよ
い。
【００９７】データメモリ回路ＤＭｉからの並列６ビッ
トの階調表示データＤ０〜Ｄ５は、一方の入力端子にラ
ッチ信号が供給されているＮＡＮＤゲートＮＧ０〜ＮＧ
５を経てＲＳ（リセット、セット）付きＤ形フリップフ
ロップＦ０〜Ｆ５のセット入力端子Ｓ＊（＊は反転を意
味する）に与えられる。また、反転回路Ｎ０〜Ｎ５に入
力された階調表示データＤ０〜Ｄ５は、一方の入力端子
にラッチ信号が供給されているＮＡＮＤゲートＮＧ００
〜ＮＧ０５を経てリセット入力端子Ｒ＊にそれぞれ入力
される。
トの階調表示データＤ０〜Ｄ５は、一方の入力端子にラ
ッチ信号が供給されているＮＡＮＤゲートＮＧ０〜ＮＧ
５を経てＲＳ（リセット、セット）付きＤ形フリップフ
ロップＦ０〜Ｆ５のセット入力端子Ｓ＊（＊は反転を意
味する）に与えられる。また、反転回路Ｎ０〜Ｎ５に入
力された階調表示データＤ０〜Ｄ５は、一方の入力端子
にラッチ信号が供給されているＮＡＮＤゲートＮＧ００
〜ＮＧ０５を経てリセット入力端子Ｒ＊にそれぞれ入力
される。
【００９８】前記フリップフロップＦ０〜Ｆ５は、直列
または縦続接続される。ＮＡＮＤゲートＮＧ０〜ＮＧ５
およびＮＧ００〜ＮＧ０５の他方の入力には、ライン４
５を介するラッチ信号ＬＳがそれぞれ入力される。フリ
ップフロップＦ０〜Ｆ５の出力Ｑ＊は、データ入力端子
Ｄにそれぞれ与えられる。
または縦続接続される。ＮＡＮＤゲートＮＧ０〜ＮＧ５
およびＮＧ００〜ＮＧ０５の他方の入力には、ライン４
５を介するラッチ信号ＬＳがそれぞれ入力される。フリ
ップフロップＦ０〜Ｆ５の出力Ｑ＊は、データ入力端子
Ｄにそれぞれ与えられる。
【００９９】初段のフリップフロップＦ０のクロック入
力端子ＣＫには、ＮＡＮＤゲートＮＧＩ０の出力が与え
られる。ＮＡＮＤゲートＮＧＩ０の一方の入力には、ラ
イン４６を介する階調クロック信号ＣＬＫが入力され、
他方の入力には後述するＮＯＲゲート５４の出力が反転
回路ＮＩ０によって反転されて与えられる。フリップフ
ロップＦ１〜Ｆ５のクロック入力端子ＣＫには、１段前
のフリップフロップＦ０〜Ｆ４の出力Ｑがそれぞれ与え
られる。
力端子ＣＫには、ＮＡＮＤゲートＮＧＩ０の出力が与え
られる。ＮＡＮＤゲートＮＧＩ０の一方の入力には、ラ
イン４６を介する階調クロック信号ＣＬＫが入力され、
他方の入力には後述するＮＯＲゲート５４の出力が反転
回路ＮＩ０によって反転されて与えられる。フリップフ
ロップＦ１〜Ｆ５のクロック入力端子ＣＫには、１段前
のフリップフロップＦ０〜Ｆ４の出力Ｑがそれぞれ与え
られる。
【０１００】減算カウンタＣＮＴｉの動作について説明
する。減算カウンタＣＮＴｉにラッチ信号ＬＳが入力さ
れると、フリップフロップＦ０〜Ｆ５に階調表示データ
Ｄ０〜Ｄ５の各ビットがロードされる。フリップフロッ
プＦ０〜Ｆ５にロードされた階調表示データは、階調ク
ロック信号に応答して順次的に減算されてゆく。減算カ
ウンタＣＮＴｉを構成するフリップフロップＦ０〜Ｆ５
のすべての出力Ｑが論理「０」になると、このことが検
出デコーダＤＥｉにおいて検出される。
する。減算カウンタＣＮＴｉにラッチ信号ＬＳが入力さ
れると、フリップフロップＦ０〜Ｆ５に階調表示データ
Ｄ０〜Ｄ５の各ビットがロードされる。フリップフロッ
プＦ０〜Ｆ５にロードされた階調表示データは、階調ク
ロック信号に応答して順次的に減算されてゆく。減算カ
ウンタＣＮＴｉを構成するフリップフロップＦ０〜Ｆ５
のすべての出力Ｑが論理「０」になると、このことが検
出デコーダＤＥｉにおいて検出される。
【０１０１】検出デコーダＤＥｉは、ＮＯＲゲート５４
と反転回路ＮＩ１とを含む。ＮＯＲゲート５４には、フ
リップフロップＦ０〜Ｆ５の出力Ｑが与えられる。ＮＯ
Ｒゲート５４の出力は、前述の減算カウンタＣＮＴｉに
備えられている反転回路ＮＩ０に与えられるとともに、
反転回路ＮＩ１に与えられる。
と反転回路ＮＩ１とを含む。ＮＯＲゲート５４には、フ
リップフロップＦ０〜Ｆ５の出力Ｑが与えられる。ＮＯ
Ｒゲート５４の出力は、前述の減算カウンタＣＮＴｉに
備えられている反転回路ＮＩ０に与えられるとともに、
反転回路ＮＩ１に与えられる。
【０１０２】反転回路ＮＩ１の出力は、アナログスイッ
チＡＳＷｉに与えられ、反転回路ＮＩ１の出力がハイレ
ベルであるときアナログスイッチＡＳＷｉは導通する。
アナログスイッチＡＳＷｉが導通することによって、ラ
イン４２に供給されている基準電圧が、接続端子Ｓｉを
経て対応するソースラインＯｉに印加されて絵素電極Ｐ
に与えられて保持される。
チＡＳＷｉに与えられ、反転回路ＮＩ１の出力がハイレ
ベルであるときアナログスイッチＡＳＷｉは導通する。
アナログスイッチＡＳＷｉが導通することによって、ラ
イン４２に供給されている基準電圧が、接続端子Ｓｉを
経て対応するソースラインＯｉに印加されて絵素電極Ｐ
に与えられて保持される。
【０１０３】減算カウンタＣＮＴｉに含まれているフリ
ップフロップＦ０〜Ｆ５の出力Ｑが１ビットでも論理
「１」であるときには、ＮＯＲゲート５４の出力はロー
レベルである。したがって、反転回路ＮＩ１の出力はハ
イレベルとなり、アナログスイッチＡＳＷｉは導通した
ままとなっている。
ップフロップＦ０〜Ｆ５の出力Ｑが１ビットでも論理
「１」であるときには、ＮＯＲゲート５４の出力はロー
レベルである。したがって、反転回路ＮＩ１の出力はハ
イレベルとなり、アナログスイッチＡＳＷｉは導通した
ままとなっている。
【０１０４】フリップフロップＦ０〜Ｆ５のすべての出
力Ｑが論理「０」になると、ＮＯＲゲート５４の出力は
ハイレベルとなり、これに応じて反転回路ＮＩ１の出力
はローレベルとなり、アナログスイッチＡＳＷｉは遮断
して出力端子Ｓｉからソースドライバ３７ｂを見たイン
ピーダンスはハイインピーダンス状態になる。
力Ｑが論理「０」になると、ＮＯＲゲート５４の出力は
ハイレベルとなり、これに応じて反転回路ＮＩ１の出力
はローレベルとなり、アナログスイッチＡＳＷｉは遮断
して出力端子Ｓｉからソースドライバ３７ｂを見たイン
ピーダンスはハイインピーダンス状態になる。
【０１０５】これと同時にＮＯＲゲート５４の論理
「１」の出力は、反転回路ＮＩ０を経てＮＡＮＤゲート
ＮＧ１０に与えられて、階調クロック信号ＣＬＫが初段
のフリップフロップＦ０に与えられないようになる。こ
うして減算カウンタＣＮＴｉの減算計数動作が停止し、
この状態は再度、ラッチ信号ＬＳが入力されるまで保た
れる。
「１」の出力は、反転回路ＮＩ０を経てＮＡＮＤゲート
ＮＧ１０に与えられて、階調クロック信号ＣＬＫが初段
のフリップフロップＦ０に与えられないようになる。こ
うして減算カウンタＣＮＴｉの減算計数動作が停止し、
この状態は再度、ラッチ信号ＬＳが入力されるまで保た
れる。
【０１０６】上述のようにして、前記各実施の形態にお
ける、たとえば図８と同様な波形図が得られて動作が行
われる。したがって、減算カウンタＣＮＴｉの計数値が
零を越えるとき、すなわち計数値が１になるまでは、ア
ナログスイッチＡＳＷｉを導通させたままとし、計数値
が零以下になったとき、すなわちこの実施の形態では計
数値が零になったとき、アナログスイッチＡＳＷｉを遮
断する。
ける、たとえば図８と同様な波形図が得られて動作が行
われる。したがって、減算カウンタＣＮＴｉの計数値が
零を越えるとき、すなわち計数値が１になるまでは、ア
ナログスイッチＡＳＷｉを導通させたままとし、計数値
が零以下になったとき、すなわちこの実施の形態では計
数値が零になったとき、アナログスイッチＡＳＷｉを遮
断する。
【０１０７】図１６は、本発明の実施の第５の形態であ
るソースドライバ３７ｃの一部の構成を示すブロック図
である。この実施の形態もまた前述の実施の形態に類似
するので、対応する部分には同一の参照符を付して説明
を省略する。
るソースドライバ３７ｃの一部の構成を示すブロック図
である。この実施の形態もまた前述の実施の形態に類似
するので、対応する部分には同一の参照符を付して説明
を省略する。
【０１０８】本実施の形態では、前述の実施の第４の形
態と同様に減算カウンタＣＮＴｉおよび検出デコーダＤ
Ｅｉを用いてアナログスイッチＡＳＷｉの開閉を制御し
ている。本実施の形態の特徴は、カウンタ４４とＤＡＣ
５２ａ，５２ｂとインバータ５３とをソースドライバ３
７ｃに設けることによって、前述の実施の第３の形態と
同様にソースドライバ３７ｃ内部で基準電圧を作成して
いることである。
態と同様に減算カウンタＣＮＴｉおよび検出デコーダＤ
Ｅｉを用いてアナログスイッチＡＳＷｉの開閉を制御し
ている。本実施の形態の特徴は、カウンタ４４とＤＡＣ
５２ａ，５２ｂとインバータ５３とをソースドライバ３
７ｃに設けることによって、前述の実施の第３の形態と
同様にソースドライバ３７ｃ内部で基準電圧を作成して
いることである。
【０１０９】ソースドライバ３７ｃにおいて、カウンタ
４４はＤＡＣ５２ａ，ＤＡＣ５２ｂに出力を供給する。
ＤＡＣ５２の各出力は、それぞれ対応するアナログスイ
ッチＡＳＷｉに与えられる。
４４はＤＡＣ５２ａ，ＤＡＣ５２ｂに出力を供給する。
ＤＡＣ５２の各出力は、それぞれ対応するアナログスイ
ッチＡＳＷｉに与えられる。
【０１１０】以上のように本発明の実施の第５の形態に
よれば、階調表示を行うための基準電圧をソースドライ
バ３７ｃ内で作成しているので、たとえば図１に示す基
準電圧源４１からの基準電圧が入力される端子が必要な
く、入力端子数を低減して構成の簡略化を図ることがで
きる。他の構成については前述の各実施の形態と同様で
ある。
よれば、階調表示を行うための基準電圧をソースドライ
バ３７ｃ内で作成しているので、たとえば図１に示す基
準電圧源４１からの基準電圧が入力される端子が必要な
く、入力端子数を低減して構成の簡略化を図ることがで
きる。他の構成については前述の各実施の形態と同様で
ある。
【０１１１】上述の発明の実施の形態では、基準電圧源
４１およびデジタル／アナログコンバータ５２は、時間
経過に伴って上昇する基準電圧を発生するように構成さ
れたけれども、本発明の実施の他の形態として、この基
準電圧は時間経過に伴って下降する構成であってもよ
く、このときアナロクスイッチＡＳＷｉは、比較回路Ｃ
Ｍｉおよび検出デコーダＤＥｉの出力に応答して予め定
める時間だけ導通する構成とされる。この予め定める時
間と言うのは、絵素電極Ｐに電圧を印加して保持するこ
とができるに充分な時間に定められる。
４１およびデジタル／アナログコンバータ５２は、時間
経過に伴って上昇する基準電圧を発生するように構成さ
れたけれども、本発明の実施の他の形態として、この基
準電圧は時間経過に伴って下降する構成であってもよ
く、このときアナロクスイッチＡＳＷｉは、比較回路Ｃ
Ｍｉおよび検出デコーダＤＥｉの出力に応答して予め定
める時間だけ導通する構成とされる。この予め定める時
間と言うのは、絵素電極Ｐに電圧を印加して保持するこ
とができるに充分な時間に定められる。
【０１１２】なお、上述した各実施の形態では、階調表
示データとして３ビットのデータを用いて、８階調の表
示を行う場合について主に説明を行ったが、より多くの
ビット数のデータ、および当該データに対応する数の基
準電圧を用意することによってさらに多くの階調数の表
示を行うことができる。
示データとして３ビットのデータを用いて、８階調の表
示を行う場合について主に説明を行ったが、より多くの
ビット数のデータ、および当該データに対応する数の基
準電圧を用意することによってさらに多くの階調数の表
示を行うことができる。
【０１１３】
【発明の効果】以上のように本発明によれば、時間経過
に伴って上昇または下降する周期的な電圧を発生して、
その各周期毎に階調表示データに対応した時間が経過し
た時点、もしくは前記電圧が階調表示データに対応する
電圧値になった時点における前記電圧を表示パネルの絵
素電極などの電極に印加して保持させるようにしたの
で、駆動装置は複数の電圧入力用の端子を設ける必要が
なく、前記電圧が入力される端子１つで良く、またアナ
ログスイッチなどの電圧印加用スイッチング素子はソー
スラインなどのラインに対応してたとえば単一個設けら
れていればよく、多階調表示を行いながら接続端子数お
よびアナログスイッチ数などを低減することができる。
これによって、ソースドライバなどの半導体チップの小
形化、低消費電力化、低コスト化、高密度実装化などが
可能になるので、多階調の表示を行うソースドライバな
どの半導体集積回路の量産化が容易に可能になる。
に伴って上昇または下降する周期的な電圧を発生して、
その各周期毎に階調表示データに対応した時間が経過し
た時点、もしくは前記電圧が階調表示データに対応する
電圧値になった時点における前記電圧を表示パネルの絵
素電極などの電極に印加して保持させるようにしたの
で、駆動装置は複数の電圧入力用の端子を設ける必要が
なく、前記電圧が入力される端子１つで良く、またアナ
ログスイッチなどの電圧印加用スイッチング素子はソー
スラインなどのラインに対応してたとえば単一個設けら
れていればよく、多階調表示を行いながら接続端子数お
よびアナログスイッチ数などを低減することができる。
これによって、ソースドライバなどの半導体チップの小
形化、低消費電力化、低コスト化、高密度実装化などが
可能になるので、多階調の表示を行うソースドライバな
どの半導体集積回路の量産化が容易に可能になる。
【０１１４】また本発明によれば、液晶などの誘電体層
を介在する多数の絵素電極が設けられた一方の基板に対
向する他方の基板に前記多数の絵素電極に共通のたとえ
ば単一の共通電極が形成された在来の表示パネルをその
まま用いて、本発明を実施することができ、これによっ
て既存の表示パネルに関連して本発明を容易に実施する
ことができるという優れた効果もまた、達成される。
を介在する多数の絵素電極が設けられた一方の基板に対
向する他方の基板に前記多数の絵素電極に共通のたとえ
ば単一の共通電極が形成された在来の表示パネルをその
まま用いて、本発明を実施することができ、これによっ
て既存の表示パネルに関連して本発明を容易に実施する
ことができるという優れた効果もまた、達成される。
【０１１５】さらに本発明によれば、前述の図２０に関
連して述べたサンプルホールド用コンデンサを表示パネ
ルの外に設ける必要がなく、またオペアンプなどの複雑
な回路を必要とすることがなく、これによって構成の小
形化を図ることができ、このことは特に本発明を半導体
集積回路によって実現されるとき、本発明の重要な効果
の１つになる。
連して述べたサンプルホールド用コンデンサを表示パネ
ルの外に設ける必要がなく、またオペアンプなどの複雑
な回路を必要とすることがなく、これによって構成の小
形化を図ることができ、このことは特に本発明を半導体
集積回路によって実現されるとき、本発明の重要な効果
の１つになる。
【０１１６】さらに本発明によれば、上述のように構成
が単純化されることによって、回路素子の特性のばらつ
きが抑制され、これによって表示品位を向上することが
できるという優れた効果もまた、達成される。
が単純化されることによって、回路素子の特性のばらつ
きが抑制され、これによって表示品位を向上することが
できるという優れた効果もまた、達成される。
【０１１７】さらに本発明によれば、たとえば１水平走
査期間などの各周期毎に、階調表示すべき階調数以上の
数で、前記周期よりも短い周期である階調クロック信号
を階調クロック信号発生手段から発生してカウンタによ
って加算して計数し、その計数値が階調表示データに対
応する値になったときに電圧印加用スイッチング素子を
オンまたはオフ制御するので、階調表示データに対応す
る電圧を確実に表示パネルの電極に印加することがで
き、電圧入力用の端子の削減および電圧印加用スイッチ
ング素子数の削減などの構成の簡略化を図りつつ、従来
と同様の階調表示を行うことができる。
査期間などの各周期毎に、階調表示すべき階調数以上の
数で、前記周期よりも短い周期である階調クロック信号
を階調クロック信号発生手段から発生してカウンタによ
って加算して計数し、その計数値が階調表示データに対
応する値になったときに電圧印加用スイッチング素子を
オンまたはオフ制御するので、階調表示データに対応す
る電圧を確実に表示パネルの電極に印加することがで
き、電圧入力用の端子の削減および電圧印加用スイッチ
ング素子数の削減などの構成の簡略化を図りつつ、従来
と同様の階調表示を行うことができる。
【０１１８】さらに本発明によれば、１水平走査期間な
どの各周期毎に、階調表示データに対応した値を減算カ
ウンタに設定して階調クロック信号の受信のたび毎に減
算を行い、その減算した計数値が予め定める値、たとえ
ば零になったとき、電圧印加用スイッチング素子の導通
／遮断を制御するようにしているので、階調表示データ
に対応した電圧を確実に表示パネルの電極に印加するこ
とができ、このことによってもまた構成の簡略化を上述
と同様に図ることができる。
どの各周期毎に、階調表示データに対応した値を減算カ
ウンタに設定して階調クロック信号の受信のたび毎に減
算を行い、その減算した計数値が予め定める値、たとえ
ば零になったとき、電圧印加用スイッチング素子の導通
／遮断を制御するようにしているので、階調表示データ
に対応した電圧を確実に表示パネルの電極に印加するこ
とができ、このことによってもまた構成の簡略化を上述
と同様に図ることができる。
【０１１９】さらに本発明によれば、時間経過に伴って
上昇または下降する電圧を発生する電圧源は、階調クロ
ック信号発生手段からの階調クロック信号を計数して出
力するカウンタの計数値に基づいて電圧を発生する、た
とえばデジタル／アナログコンバータによって実現する
ことができるので、階調クロック信号に正確に同期して
段階的に変化する電圧を容易に得ることができ、階調表
示データに対応した電圧を正確なタイミングで表示パネ
ルの電極に印加することができる。
上昇または下降する電圧を発生する電圧源は、階調クロ
ック信号発生手段からの階調クロック信号を計数して出
力するカウンタの計数値に基づいて電圧を発生する、た
とえばデジタル／アナログコンバータによって実現する
ことができるので、階調クロック信号に正確に同期して
段階的に変化する電圧を容易に得ることができ、階調表
示データに対応した電圧を正確なタイミングで表示パネ
ルの電極に印加することができる。
【０１２０】さらに本発明によれば、液晶またはエレク
トロルミネッセンス材料などの誘電体層を用い、アクテ
ィブマトリクス表示パネルまたは単純マトリクス表示パ
ネルなどの電極の電荷の充電／放電を利用して階調表示
駆動を行うようにしたので、階調表示データに対応する
電圧の保持を、大形化しがちなコンデンサを別途に準備
することなく、実現することが可能である。
トロルミネッセンス材料などの誘電体層を用い、アクテ
ィブマトリクス表示パネルまたは単純マトリクス表示パ
ネルなどの電極の電荷の充電／放電を利用して階調表示
駆動を行うようにしたので、階調表示データに対応する
電圧の保持を、大形化しがちなコンデンサを別途に準備
することなく、実現することが可能である。
【図１】本発明の実施の第１の形態を含む全体の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施の第１の形態であるソースドライ
バ３７の具体的な構成を示すブロック図である。
バ３７の具体的な構成を示すブロック図である。
【図３】１水平走査期間ＷＨにおけるソースドライバ３
７の動作を説明するための波形図である。
７の動作を説明するための波形図である。
【図４】基準電圧源４１の構成を示すブロック図であ
る。
る。
【図５】基準電圧源４１から出力される電圧の波形図で
ある。
ある。
【図６】表示制御回路３９によるタイミング動作を説明
するための波形図である。
するための波形図である。
【図７】ソースドライバ３７の各ソースラインＯｉ毎の
構成を具体的に示すブロック図である。
構成を具体的に示すブロック図である。
【図８】ソースドライバ３７の動作を説明するための波
形図である。
形図である。
【図９】液晶表示パネル３６に電圧が保持される原理を
説明するための等価回路図である。
説明するための等価回路図である。
【図１０】本発明の実施の第２の形態であるソースドラ
イバ１３７の動作を説明するための波形図である。
イバ１３７の動作を説明するための波形図である。
【図１１】本発明の実施の第３の形態であるソースドラ
イバ３７ａの具体的な構成を示すブロック図である。
イバ３７ａの具体的な構成を示すブロック図である。
【図１２】デジタルアナログコンバータ５２ａ，５２ｂ
の回路図である。
の回路図である。
【図１３】ソースドライバ３７ａの動作を説明するため
の波形図である。
の波形図である。
【図１４】本発明の実施の第４の形態であるソースドラ
イバ３７ｂの具体的な構成を示すブロック図である。
イバ３７ｂの具体的な構成を示すブロック図である。
【図１５】図１４に示される実施の形態における減算カ
ウンタＣＮＴｉと検出デコーダＤＥｉの具体的な構成を
示すブロック図である。
ウンタＣＮＴｉと検出デコーダＤＥｉの具体的な構成を
示すブロック図である。
【図１６】本発明の実施の第５の形態であるソースドラ
イバ３７ｃの具体的な構成を示すブロック図である。
イバ３７ｃの具体的な構成を示すブロック図である。
【図１７】第１の先行技術の全体の構成を簡略化して示
すブロック図である。
すブロック図である。
【図１８】図１７に示されるソースドライバ１２の一部
の構成を具体的に示すブロック図である。
の構成を具体的に示すブロック図である。
【図１９】第２の先行技術の全体の構成を簡略化して示
すブロック図である。
すブロック図である。
【図２０】第３の先行技術の構成を簡略化して示すブロ
ック図である。
ック図である。
【図２１】第４の先行技術の構成を簡略化して示すブロ
ック図である。
ック図である。
【図２２】図２１に示されるＸドライバ１２０の動作を
説明するための波形図である。
説明するための波形図である。
３６ アクティブマトリクス形液晶表示パネル ３７，３７ａ，３７ｂ，３７ｃ，１３７ ソースドライ
バ ３８ ゲートドライバ ３９ 表示制御回路 ４１ 基準電圧源 ４４ カウンタ ４８ 階調クロック信号発生手段 ５２ デジタル／アナログコンバータ ５４ ＮＯＲゲート ＡＳＷ１〜ＡＳＷＮ アナログスイッチ ＣＫ クロック信号 ＣＬＫ 階調クロック信号 ＣＭ 比較回路 ＣＮＴｉ 減算カウンタ Ｄ０〜Ｄ２ 階調表示データ ＤＥｉ 検出デコーダ ＤＬ データラッチ回路 ＤＭ データメモリ Ｆ０〜Ｆ５ フリップフロップ Ｌ１〜ＬＭ ゲートライン ＬＳ ラッチ信号 Ｏ１〜ＯＮ ソースライン Ｐ 絵素電極 Ｓ１〜ＳＮ，Ｇ１〜ＧＭ 接続端子 ＳＲ シフトレジスタ Ｔ 薄膜トランジスタ ＷＨ １水平走査期間
バ ３８ ゲートドライバ ３９ 表示制御回路 ４１ 基準電圧源 ４４ カウンタ ４８ 階調クロック信号発生手段 ５２ デジタル／アナログコンバータ ５４ ＮＯＲゲート ＡＳＷ１〜ＡＳＷＮ アナログスイッチ ＣＫ クロック信号 ＣＬＫ 階調クロック信号 ＣＭ 比較回路 ＣＮＴｉ 減算カウンタ Ｄ０〜Ｄ２ 階調表示データ ＤＥｉ 検出デコーダ ＤＬ データラッチ回路 ＤＭ データメモリ Ｆ０〜Ｆ５ フリップフロップ Ｌ１〜ＬＭ ゲートライン ＬＳ ラッチ信号 Ｏ１〜ＯＮ ソースライン Ｐ 絵素電極 Ｓ１〜ＳＮ，Ｇ１〜ＧＭ 接続端子 ＳＲ シフトレジスタ Ｔ 薄膜トランジスタ ＷＨ １水平走査期間
Claims (17)
- 【請求項１】 誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、 時間経過に伴って段階的に変化する電圧を周期的に発生
し、 前記各周期毎に、階調表示データに対応した時間が経過
した時点における前記電圧を電極に印加して、電極間の
誘電体層で保持させることを特徴とする表示パネルの駆
動方法。 - 【請求項２】 誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、 時間経過に伴って段階的に変化する電圧を周期的に発生
し、 前記各周期毎に、前記電圧が階調表示データに対応した
値に到達したとき、その値の電圧を電極に印加して、電
極間の誘電体層で保持させることを特徴とする表示パネ
ルの駆動方法。 - 【請求項３】 誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、 予め定める周期で、時間経過に伴って第１の電位から第
２の電位まで段階的に上昇する第１の電圧と、第２の電
位から第１の電位まで下降する第２の電圧とを作成し、
前記周期毎に第１の電圧と第２の電圧とを切換えて出力
し、 一方の電極には、前記各周期毎に、階調表示データに対
応した時間が経過した時点における前記第１もしくは第
２の電圧を印加し、 他方の電極には、前記一方の電極に第１の電圧が印加さ
れるときには第１の電位を印加し、第２の電圧が印加さ
れるときには第２の電位を印加して、電極間の誘電体層
で保持させることを特徴とする表示パネルの駆動方法。 - 【請求項４】 誘電体層を介在する一対の電極間に電圧
を印加して階調表示を行う表示パネルの駆動方法におい
て、 予め定める周期で、予め定める基準電圧から時間経過に
伴って段階的に上昇する第１の電圧と、前記予め定める
基準電圧から時間経過に伴って段階的に下降する第２の
電圧とを作成し、予め定める数の周期毎に第１および第
２の電圧を切換て出力し、 一方の電極には、当該電極に電圧を印加するために設け
られる各信号線を介して、階調表示データに対応した時
間が経過した時点における第１および第２の電圧をそれ
ぞれ交互に印加し、 他方の電極には、前記予め定める基準電圧を印加して、
電極間の誘電体層で保持させることを特徴とする表示パ
ネルの駆動方法。 - 【請求項５】 前記各周期毎に、階調表示すべき階調数
以上の数の階調クロック信号を時間順次的に発生し、 この階調クロック信号を計数し、 計数値が階調表示データに対応した値になった時点にお
ける電圧を、電極に印加して保持させることを特徴とす
る請求項１〜４のいずれか１つに記載の表示パネルの駆
動方法。 - 【請求項６】 誘電体層を介在する一対の電極を備える
表示パネルに、電圧源から供給される電圧を印加して階
調表示を行う駆動装置において、 前記電極に印加される電圧を制御する電圧印加用スイッ
チング素子と、 予め定める周期毎に、階調表示データを発生する階調表
示データ発生手段と、 前記各周期毎に、時間を計時する計時手段と、 階調表示データ発生手段と計時手段との各出力に応答し
て、電圧印加用スイッチング素子をオンまたはオフ制御
するスイッチング制御手段とを含み、 前記電圧印加用スイッチング素子には、電圧源が前記各
周期毎に発生させる時間経過に伴って段階的に上昇また
は下降する電圧が与えられることを特徴とする表示パネ
ルの駆動装置。 - 【請求項７】 計時手段は、 前記各周期毎に、その周期中に階調表示すべき階調数以
上の数の階調クロック信号を時間順次的に発生する階調
クロック信号発生手段と、 階調クロック信号を加算して計数するカウンタとを含
み、 スイッチング制御手段は、カウンタの計数値が階調表示
データ発生手段からの階調表示データに対応する値にな
ったとき、電圧印加用スイッチング素子をオンまたはオ
フ制御することを特徴とする請求項６記載の表示パネル
の駆動装置。 - 【請求項８】 誘電体層を介在する一対の電極を備える
表示パネルに、電圧を印加して階調表示を行う駆動装置
において、 予め定める周期毎に、階調表示データを発生する階調表
示データ発生手段と、 前記各周期毎に、その周期中に階調表示すべき階調数以
上の数の階調クロック信号を時間順次的に発生する階調
クロック信号発生手段と、階調クロック信号を加算して
計数するカウンタとを含む計時手段と、 前記電極に印加される電圧を制御する電圧印加用スイッ
チング素子と、 前記カウンタの計数値に基づいて段階的に上昇または下
降する電圧を発生して前記電圧印加用スイッチング素子
に与え、階調表示データ発生手段と計時手段との出力に
応答して、電圧印加用スイッチング素子をオンまたはオ
フ制御するスイッチング制御手段とを含むことを特徴と
する表示パネルの駆動装置。 - 【請求項９】 スイッチング制御手段は、電圧印加用ス
イッチング素子を、カウンタの計数値が階調表示データ
に対応する値未満であるとき導通したままとし、カウン
タの計数値が階調表示データに対応する値以上になった
とき、遮断することを特徴とする請求項７，８のいずれ
か１つに記載の表示パネルの駆動装置。 - 【請求項１０】 スイッチング制御手段は、電圧印加用
スイッチング素子を、カウンタの計数値が階調表示デー
タに対応する値になったとき、予め定める時間だけ導通
してその導通時の電圧を電極に保持させることを特徴と
する請求項７，８のいずれか１つに記載の表示パネルの
駆動装置。 - 【請求項１１】 計時手段は、 前記各周期毎に、その周期中に階調表示すべき階調数以
上の数の階調クロック信号を時間順次的に発生する階調
クロック信号発生手段を含み、 スイッチング制御手段は、 前記各周期毎に、階調表示データに対応した値が設定さ
れ、階調クロック信号の受信のたびに減算する減算カウ
ンタを含み、減算カウンタの計数値が予め定める値にな
ったとき、電圧印加用スイッチング素子をオンまたはオ
フ制御することを特徴とする請求項６記載の表示パネル
の駆動装置。 - 【請求項１２】 スイッチング制御手段は、 前記各周期毎に、階調表示データに対応した値が設定さ
れ、階調クロック信号の受信のたびに減算する減算カウ
ンタを含み、減算カウンタの計数値が予め定める値にな
ったとき、電圧印加用スイッチング素子をオンまたはオ
フ制御することを特徴とする請求項８記載の表示パネル
の駆動装置。 - 【請求項１３】 スイッチング制御手段は、電圧印加用
スイッチング素子を、減算カウンタの計数値が前記予め
定める値を超えるときには導通したままとし、減算カウ
ンタの計数値が前記予め定める値以下になったときには
遮断することを特徴とする請求項１１，１２のいずれか
１つに記載の表示パネルの駆動装置。 - 【請求項１４】 スイッチング制御手段は、電圧印加用
スイッチング素子を、減算カウンタの計数値が前記予め
定める値になったとき、予め定める時間だけ導通してそ
の導通時の電圧を電極に保持させることを特徴とする請
求項１１，１２のいずれか１つに記載の表示パネルの駆
動装置。 - 【請求項１５】 スイッチング制御手段は、前記カウン
タの出力に基づいて、段階的に変化する電圧を発生する
デジタル／アナログコンバータを含むことを特徴とする
請求項８記載の表示パネルの駆動装置。 - 【請求項１６】 行列状に配列された第１および第２ラ
インの交差位置にそれぞれ配置された絵素電極に、第１
ラインを介して与えられる駆動電圧を、第２ラインを介
して与えられる絵素制御信号によって導通する絵素スイ
ッチング素子を介して与え、絵素電極に対向して設けら
れる共通電極に、基準となる定電圧を印加し、前記絵素
電極と共通電極とに電位差を設けて階調表示を行う表示
パネルと、 複数の予め定める水平走査期間で、各第２ラインに順次
的に絵素制御信号を与えて、絵素制御信号が与えられた
第２ラインに接続される絵素スイッチング素子を導通さ
せるゲートドライバと、 前記水平走査期間中に、各第１ライン毎の階調表示デー
タを直列ビットで順次的に導出する階調表示データ発生
手段と、 階調表示データ発生手段からの階調表示データを並列ビ
ットで１水平走査期間ずつラッチして導出するデータラ
ッチ回路と、 各水平走査期間毎に、時間経過に伴って段階的に上昇ま
たは下降する電圧を発生する電圧源と、 電圧源と絵素電極との間に介在される電圧印加用スイッ
チング素子と、 各水平走査期間毎にその水平走査期間中の時間を計時す
る計時手段と、 データラッチ回路と計時手段との各出力に応答し、階調
表示データに対応した時間が経過した時点で、電圧印加
用スイッチング素子をオンまたはオフ制御し、これによ
って電極に電圧を印加して保持させるスイッチング制御
手段とを含むことを特徴とする表示装置。 - 【請求項１７】 行列状に配列された第１および第２ラ
インの交差位置に配置された絵素電極に、第１ラインを
介して与えられる駆動電圧を、第２ラインを介して与え
られる絵素制御信号によって導通する絵素スイッチング
素子を介して与え、絵素電極に対向して設けられる共通
電極に、基準となる定電圧を印加し、前記絵素電極と共
通電極とに電位差を設けて階調表示を行う表示パネル
と、 複数の予め定める水平走査期間で、各第２ラインに順次
的に絵素制御信号を与えて、絵素制御信号が与えられた
第２ラインに接続される絵素スイッチング素子を導通さ
せるゲートドライバと、 前記水平走査期間中に、各第１ライン毎の階調表示デー
タを直列ビットで順次的に導出する階調表示データ発生
手段と、 階調表示データ発生手段からの階調表示データを並列ビ
ットで１水平走査期間ずつラッチして導出するデータラ
ッチ回路と、 絵素電極に供給する電圧を制御する電圧印加用スイッチ
ング素子と、 各水平走査期間毎に、その水平走査期間中に階調表示し
ようとする階調数以上の数の階調クロック信号を時間順
次的に発生する階調クロック信号発生手段と、 階調クロック信号を加算して計数するカウンタと、 前記カウンタの計数値に基づいて段階的に上昇または下
降する電圧を発生して前記第１ラインに与え、階調表示
データに対応した時間が経過した時点で、電圧印加用ス
イッチング素子をオンまたはオフ制御し、これによって
電極に電圧を印加して保持させるスイッチング制御手段
とを含むことを特徴とする表示装置。
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