JPH0969014A

JPH0969014A - 半導体装置

Info

Publication number: JPH0969014A
Application number: JP7224992A
Authority: JP
Inventors: Takayuki Kawahara; 尊之河原; Naoki Miyamoto; 直樹宮本; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1995-09-01
Filing date: 1995-09-01
Publication date: 1997-03-11
Anticipated expiration: 2015-09-01
Also published as: JP3550450B2

Abstract

(57)【要約】【目的】低電源電圧で動作する安定な基準電圧を実現
する。【構成】バンドギャップジェネレータの電源電圧をチ
ップ内部で昇圧したものを用い、バンドギャップジェネ
レータと電源との間にスイッチを設け、レベル記憶用の
容量を設けてこれとバンドギャップジェネレータの出力
との間もスイッチを設けてダイナミック動作を行う。【効果】バンドギャップジェネレータを用いたので温
度特性の優れた基準電圧を得ることができ、また、ダイ
ナミック動作としたので消費電力が小さく、このために
電流供給に限界のあるチャージポンプで発生した外部電
源電圧よりも高い電圧動作できるとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基準電圧発生回路の低
電源電圧動作及び低消費電力化に係わる。

【０００２】

【従来の技術】図１１に従来例を示す。これは、１９９
３シンポジウムオンヴイエルエスアイサーキッツ、ダイ
ジェストオブテクニカルペーパーズ第８７頁〜第８８頁
（１９９３ＳＹＭＰＯＳＩＵＭＯＮＶＬＳＩＣ
ＩＲＣＵＩＴＳ，ｐｐ．８８−８９）に記載されてい
る。この方式では、ＭＰ１とＭＰ２のしきい値電圧の差
を用いて基準電圧を発生するが、ｆ１とｆ２で制御する
スイッチによって、一定期間だけ回路を動作させ発生電
圧を容量ＣＨに蓄え、この電圧を基準電圧として用い
る。ダイナミック動作のため、常に電流を流していない
ので、低消費電力となる。

【０００３】また、ＩＥＥＥ，ジャーナルオブソリッド
ステートサーキッツ、第２４巻、１９８９年、第５９７
頁〜第６０２頁（ＩＥＥＥ，ＪｏｕｒｎａｌｏｆＳ
ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２
４，ｐｐ．５９７−６０２，１９８９）にはＢｉＣＭＯ
Ｓプロセスを用いたバンドギャップジェネレータが記載
されている。

【０００４】

【発明が解決しようとする課題】しきい値電圧の差を用
いた基準電圧発生回路の温度依存性はバンドギャップジ
ェネレータよりも劣り、またプロセスばらつきも大き
い。このため精度の良い基準電圧の発生にはバンドギャ
ップジェネレータが望ましい。しかしながら、微細化並
びに高集積化が進むと高信頼化及び低消費電電力化のた
めに、電源電圧が２．５Ｖ以下となってくる。このよう
な低電源電圧下では従来のバンドギャップジェネレータ
は動作が困難となってくる。この理由は、バイポーラト
ランジスタのベースとエミッタ間のオン電圧ＶＢＥは
０．８Ｖ程度でありこれはスケーリングできないためで
ある。また、バイポーラの特性を良く出すためには、コ
レクタ電圧もベース電圧よりも充分高くなければならな
い。

【０００５】また、上記第２の文献に記載の従来の方式
では、バイポーラトランジスタを作成するのにＣＭＯＳ
プロセスにいくつかのプロセスを付加していた。よっ
て、バンドギャップジェネレータの温度特性は優れてい
るものの、コスト高となるためＣＭＯＳとバイポーラト
ランジスタ両者共に優れた性能を実現するいわゆるＢｉ
ＣＭＯＳプロセスはキャッシュ用のＳＲＡＭなど特定の
分野でしか採用されていない。

【０００６】

【課題を解決するための手段】本発明では、バンドギャ
ップジェネレータの電源電圧をチップ内部で昇圧したも
のを用いる。さらに、バンドギャップジェネレータと電
源との間にスイッチを設け、レベル記憶用の容量を設け
てこれとバンドギャップジェネレータの出力との間もス
イッチを設けてダイナミック動作とした。また、バイポ
ーラトランジスタは、フラッシュメモリにおいて負電圧
を用いる時や、ＤＲＡＭにおいて周辺回路の動作でメモ
リセルに雑音が誘起されないように電気的に分離する時
に必須となる３重ウエルを利用して作成する。

【０００７】

【作用】ダイナミック動作としたことにより、一定時間
電流を流してレベル記憶用の容量に基準電圧を発生さ
せ、他の期間はスイッチを切って内部電源から電流が流
れないため、駆動能力に限りがあるチップ内部で昇圧し
た電源が使用できる。

【０００８】

【実施例】図１は、本発明の第１の実施例を示す図であ
る。ＢＧＲがバンドギャップジェネレータであり温度特
性に優れている。ＣＰは内部電源を発生するチャージポ
ンプ回路であり、ＣＲはＢＧＲの出力電圧を保持する容
量である。また、Ｓ１はＢＧＲとＣＰの出力である内部
電源端子ＶＰと接続するスイッチであり、Ｓ２はＢＧＲ
の出力とＣＲとを接続するスイッチである。ＶＰの電圧
は一般に外部電源電圧Ｖｃｃよりも高い。ＢＧＲとスイ
ッチ及びＣＲを含めて以下ＤＢＧと称する。ＤＢＧに
は、電源ＶＰが印加され、Ｓ１とＳ２の信号が入力し、
ＶＲＦが出力端子である。本実施例によれば、バンドギ
ャップジェネレータをチャージポンプで昇圧した高い電
圧下で動作させ、バンドギャップジェネレータへは一定
時間だけ電流ＩＲを流して発生した電圧を容量ＣＲに蓄
える（ダイナミック動作）。これによって、消費電力を
小さくできるので駆動能力に限界のあるチャージポンプ
で発生した電圧で動作できる。また、バンドギャップジ
ェネレータの出力電圧の電源依存性はちいさくできるの
で、ＣＰを厳密に制御する必要はない。動作条件によっ
ては、チャージポンプ回路でなくワンショットのブース
ト回路で作成した高電圧でもよい。以上、本実施例の特
長をまとめると、バンドギャップジェネレータを用いた
ので温度特性の優れた基準電圧を得ることができ、ま
た、ダイナミック動作としたので消費電力が小さく、こ
のために電流供給に限界のあるチャージポンプで発生し
た外部電源電圧よりも高い電圧で動作できるとなる。こ
のようにして電源電圧が低くなっても安定な基準電圧を
発生できるのである。

【０００９】図２を用いて、第１の実施例の動作を説明
する。ここでは、本発明の動作が繰り返されている途中
の状態とする。Ｓ１とＳ２の信号では、高レベルのとき
にスイッチがオンするとする。まず、Ｓ１が高レベルと
なると、バンドギャップジェネレータに電源電圧が印加
される。これによって、バンドギャップジェネレータが
動作し、電流が流れ、出力に電圧が発生する。ここで、
Ｓ２を高レベルとしてこのスイッチをオンさせ、バンド
ギャップジェネレータの出力電圧ＶＢＧを容量ＣＲに取
り込む（サンプル）。Ｓ２を低レベルとしスイッチをオ
フした後に、Ｓ１も低レベルとしスイッチをオフする。
しかしながら、ＣＲにはバンドギャップの出力電圧が保
たれている。この電圧は様々なリーク電流によって低下
していく（ホールド）。そこで、下限の電圧ＶＢＬを決
めておき、もしも、ＣＲの保持電圧がＶＢＬよりも低く
なったら、再びＳ１とＳ２と切り替えて、電圧をＶＢＧ
に戻してやる。このようにすれば、バンドギャップに電
流を流すのは、ＣＲの電圧が一定値ＶＢＬよりも低くな
ってから、ＶＢＧに戻るまでの時間だけである。これに
よって、低電力化を図ることが出来る。

【００１０】なお、図１には記載されていないが、実際
にはＣＲに取り込まれた電圧ＶＲＦを入力とした比較回
路が存在し、上記ＶＢＬと比較することによりスイッチ
Ｓ１及びＳ２のタイミングを決めている。

【００１１】図３は、本発明の断面構造例を示す図であ
る。ｐ型基板を用い、ｐウエルと、ｎウエルの中のｐウ
エルと、ｎウエルを作成している。第１のｎＭＯＳは、
ｐ型基板中のｐウエルの中にｎ型高濃度層をソース及び
ドレインとして作成する。ｐウエルに電圧を与えるため
にｐ型高濃度層も作成する。第２のｎＭＯＳは、ｐ基板
中にｎ型ウエルの領域をまず作成し、その中にさらにｐ
型ウエルを作成して、このｐ型ウエルの領域のなかに作
成することが出来る。この中にｎ型高濃度層をソース及
びドレインとして作成する。このようにすると、ｐ型基
板の電位とほぼ独立にｐ型ウエルの電位を設定できる。
間にあるｎ型領域に、ｐ型基板に対してもｐ型ウエルに
対しても逆バイアスとなるような電圧を印加すれば良
い。これによって、第１のｎＭＯＳとは独立に第２のｎ
ＭＯＳで負電圧を扱うことが出来る。ｐＭＯＳは、ｐ基
板中のｎウエル内に作成する。ｎウエルの中にｐ型高濃
度層をソース及びドレインとして作成し、ｎウエルに電
圧を与えるためにｎ型高濃度層を作成すればよい。この
構造では、第２のｎＭＯＳの構造を利用してバイポーラ
トランジスタも作成することが出来る。すなわち、ｐ基
板中にｎ型ウエルの領域をコレクタとし、この中のｐ型
ウエルをベースとし、ＭＯＳのｎ型高濃度層をエミッタ
とすればＮＰＮのバイポーラトランジスタを作成でき
る。さて、このように、第２のｎＭＯＳの構造を実現す
るためには、ｐ基板中にｎ型ウエルの領域を作成しその
中にさらにｐ型ウエルを作成するというプロセスが必要
となる。しかしながら、フラッシュメモリでは既に負電
圧を使用するためこの構造を使用しており、また、ＤＲ
ＡＭでも周辺回路の動作でメモリセルに雑音が誘起され
ないように電気的に分離するため等に３重ウエルを使用
している。本発明の実現はこの構造を利用するのみであ
りプロセスの増加はない。

【００１２】図４を用いて、フラッシュメモリの場合に
ついて電圧印加例を説明し、本発明にプロセス増加は無
いことを示す。フラッシュメモリのメモリセルは図４に
示したような構造をしており、フローティングゲートと
コントロールゲートを持つ。このフローティングゲート
に電荷を注入もしくは放出してこれによるしきい値電圧
の差で情報を読みだす。ここで、しきい値電圧を低くす
る、すなわち、フローティングゲートの電子を引く抜く
動作を書込みと称し、フローティングゲートに電子を注
入する動作を消去と称する。これを実現するために、書
込み時には、コントロールゲートに負電圧である−９Ｖ
を印加し、ドレインに４Ｖを印加する。これによって、
コントロールゲートとドレイン間にドレイン側を正とし
て１３Ｖの電圧が印加されることになる。このために、
フロティングゲート中の電子がドレインに放出される。
この動作は電圧差で決まるのであるから、ドレインに１
３Ｖを印加し、コントロールゲートに０Ｖを印加しても
良い。しかしながら、このようにすると、この電圧の信
号を発生する回路の耐圧を大きく取らなければならず設
計困難となる。また、非選択状態のメモリセルを実現す
るのに、コントロールゲートにたとえば９Ｖの電圧を加
えなければならず全体として消費電力も増大する。よっ
て、ゲートに負電圧を用いる。消去の場合は、ゲートに
１２Ｖを印加し、基板（ウエル）に−４Ｖを印加する。
これによって、コントロールゲートと基板間にコントロ
ールゲート側を正として１６Ｖの電圧が印加されること
になる。このために、基板からフロティングゲートへ電
子が注入される。やはり、負電圧を用いずにコントロー
ルゲートにのみ１６Ｖを印加しても良いが、これを発生
する周辺回路の耐圧設計が困難となる。よって、負電圧
を用いる。このように、フラッシュメモリでは負電圧を
用いるので図３に示したような断面構造が必須となるの
である。

【００１３】図５は本発明の第２の実施例を示す図であ
る。第１の実施例中のＤＢＧの部分を具体化した例であ
る。この図において、Ｑ１とＱ２及びＲ１とＲ２構成し
た回路と、Ｑ１とＱ２のコレクタ電圧の差で共通のベー
スに帰還をかけるＭＰ４とＭＰ５及びＭＮ３とでバンド
ギャップジェネレータを構成している。バンドギャップ
ジェネレータの出力Ｎ２の電圧は、Ｒ２の電圧差にＱ２
のＶＢＥを加えたものである。ここで、Ｒ１の両端にＱ
１とＱ２のＶＢＥの差が現われ、これは正の温度係数を
持っている。Ｒ２には、ＭＰ４とＭＰ５及びＭＮ３で帰
還がかかった平衡状態ではＲ１に流れる電流の２倍の電
流が流れるので、この時の電圧差は上のＶＢＥの差の電
圧のＲ１とＲ２の比だけ大きな値の２倍であり、やはり
正の温度係数である。Ｑ２のＶＢＥは負の温度係数を持
っているので、正の温度係数であるＲ２の電圧差によっ
て出力電圧の温度係数をほぼ０にすることができる。他
の部品を説明すると、ＭＰ３はこのバンドギャップジェ
ネレータと電源端子ＶＰとの間のスイッチ用ＭＯＳであ
り、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２及びインバータＩ
１はＶｃｃレベルのスイッチング信号Ｓ１によって、Ｍ
Ｐ３をオンオフする信号をＮ１に発生するレベル変換回
路である。ここで、ＶＰはチップ内部のチャージポンプ
で発生された電圧である。この電圧の制御は厳密である
必要はない。なぜなら、上述の説明の様にバンドギャッ
プジェネレータの出力はＶｓｓから決まるからである。
ＶＰの電圧によって、Ｑ１とＱ２のコレクタ電圧及び、
ＭＰ４とＭＰ５及びＭＮ３の動作点が変わるが、この影
響が小さくなるようにＶＰの大まかな電圧及びトランジ
スタ定数を選ぶことができる。ＭＮ４，ＭＰ６及びイン
バータＩ２はバンドギャップジェネレータの出力Ｎ２と
容量ＣＲを持った出力端子ＶＲＦとを接続するスイッチ
であり、Ｓ２で駆動される。

【００１４】図６を用いて第２の実施例の動作を説明す
る。この図も、動作の始まりは含んでおらず、動作が進
んだときの状態である。この図の始まりではＳ１が０Ｖ
であり、ＭＰ３のゲートであるＮ１はＶＰであるためＭ
Ｐ３はオフしている。また、Ｓ２も０Ｖであり、Ｎ２と
ＶＲＦの間のＭＮ４とＭＰ６はオフしている。この時、
ＶＲＦの電圧この図には示していない前回の動作によっ
て、ＶＢＧに充電されたＣＲの電荷が様々な要因のリー
ク電流によって抜けていき、下がりつつある。この電位
がＶＢＬ近くまで下がると、まず、Ｓ１が切り替わる。
これによって、バンドギャップジェネレータに電圧が印
加され、上述の説明の様に温度依存性の小さな電圧ＶＢ
Ｇが発生する。ＶＢＧの電圧が安定したところで、今度
はＳ２を切り替える。これによって、Ｎ２とＶＲＦとが
接続され、ＶＢＬまで下がっていたＶＲＦの電圧は再び
ＶＢＧの電圧となる。この後、Ｓ２を切り替えてＮ２と
ＶＲＦとを切り離し、また、Ｓ１を切り替えてバンドギ
ャップジェネレータをオフする。このＶＲＦの電圧を基
準電圧として用いる。ＶＲＦの電圧は再び様々な要因の
リーク電流によって低下していく。この電圧がＶＢＬよ
りも低くならないように、Ｓ１とＳ２を図に示したよう
に制御する。このように本実施例によれば、バンドギャ
ップジェネレータを用いたので温度特性の優れた基準電
圧を得ることができ、また、ダイナミック動作としたの
で消費電力が小さく、このために電流供給に限界のある
チャージポンプで発生した外部電源電圧よりも高い電圧
で動作できる。これによって、電源電圧が低くなっても
安定な基準電圧を発生できる。図７は本発明の第３の実
施例を示す図である。これは、ＶＲＦに現われる１．２
Ｖ程度の基準電圧から所望の基準電圧を発生する方式で
ある。ここではＶＲＦをまずＯＰアンプＯＰ１に入力し
て、出力インピーダンスを下げ、ＶＲＦと同じ電圧をＶ
ＲＦ１に発生する。このＶＲＦ１の電圧を基準として、
ＶＲＦ２に発生する所望の基準電圧を分圧した電圧を入
力とするＯＰアンプＯＰ２でＶＲＦ２の電圧を制御す
る。Ｖ１とＶ２は各ＯＰアンプの電源端子であり、外部
電源を用いても良いし、チップ内部電源を用いても良
い。なお、この図では、Ｒ１とＲ２とでＶＲＦ２の電圧
を降圧して用いる場合、すなわちＶＲＦ２の電圧がＶＲ
Ｆよりも高い場合を示したが、低い場合も同様なＯＰア
ンプを２ヶ用いた方式で実現できる。本実施例によれ
ば、ＶＲＦの出力から所望の電圧の基準電圧を発生でき
る。

【００１５】図８は本発明の電圧関係を示す図である。
Ｖｃｃを横軸に、ＶＰとＶＲＦの例を示している。も
し、ＶＰを用いずＶｃｃを用いてバンドギャップジェネ
レータを動作させようとすると、点線で示したように、
Ｖｃｃ＝２Ｖ程度では発生電圧ＶＲＦとの電圧差が０．
８Ｖと小さい。このため、所望の特性の電圧が発生でき
なくなる。一方、ＶＰを用いると、この図の例ではＶｃ
ｃ＝２ＶでＶＰは３Ｖ以上あるのでバンドギャップジェ
ネレータを正常に動作させることができる。このＶＰの
電圧はチャージポンプで発生させなければならないが、
本発明ではバンドギャップジェネレータをダイナミック
動作としたのでチャージポンプで供給する電流は小さ
い。動作条件によっては、チャージポンプ回路でなくワ
ンショットのブースト回路で作成した高電圧でもよい。
Ｖｃｃ＝２Ｖにおいて、電源電圧がプラスマイナス１０
％ばらつくと、本発明ではＣＰを厳密に制御しないため
に、図に示したようにプラスマイナス２０％程度ばらつ
くが、この電圧範囲ではＶＲＦの変動は図に示したよう
に小さい。

【００１６】図９は本発明の第４の実施例を示す図であ
る。この実施例の特徴的なことは、チップ内部の絶対値
で大きな電圧ＶＨ（正電圧又は負電圧）を発生するチャ
ージポンプを本実施例の基準電圧を用いて制御すること
である。ＶＨは、例えば、フラッシュメモリにおいて書
込み時にワード線に印加する電圧であり、電圧条件で書
込み速度は大きく異なるので精度の良い制御が必要であ
る。この実施例では、ＶＨを発生するチャージポンプＣ
ＰＨを制御するクロック発生回路ＰＧを、ＶＨからレベ
ルシフト回路ＬＳでレベルシフトした電圧ＶＨ１とＲＥ
Ｆで発生した基準電圧ＶＲＦ２との差をＯＰアンプＯＰ
１で検知して制御している。ＯＰ１の出力ＡＮの電位に
よって、ＰＧの出力ＣＫの例えば周波数を変えるように
する。ＶＲＦ２の変わりに第１又は第２の実施例のＶＲ
Ｆを用いても良い。ＲＥＦで発生した基準電圧は、温度
特性に優れた安定した電圧であるので、本実施例によっ
て安定にチップ内部で絶対値で大きな電圧（正電圧又は
負電圧）を発生できる。

【００１７】図１０は本発明の第５の実施例である。こ
の実施例の特徴的なことは、チップの出力回路の電流を
本実施例の基準電圧を用いて一定に保っている点であ
る。Ｄｏｕｔがチップ出力端子であり、ＭＰ１，ＭＰ
２，ＭＮ１，ＭＮ２がそのドライバであり、例えば、フ
ラッシュメモリではメモリセルの読出し信号を増幅した
信号がＲＯＴ，ＲＯＢに現われ、これを出力バッファＤ
ＯＢＦで増幅する。この実施例では、ＤＯＢＦの差動出
力によって、インバータＩ１でＭＰ２を駆動し、インバ
ータＩ２でＭＮ２を駆動している。ここで、もし、ＭＰ
２とＭＮ２とが直接電源Ｖ０，Ｖｓｓに接続されていた
とすると、出力端子が例えば低レベルから高レベルに切
り替わる時に大電流が流れてしまい、また、プロセスば
らつきによってチップ毎に駆動速度が異なってしまう。
本実施例では、本発明の基準電圧発生回路ＲＥＦによっ
て、ＭＮ３及びＭＮ４に定電流を発生させる。このＭＮ
３及びＭＮ４のゲータ長はプロセスばらつきを考慮して
大きく設定する。また、ＭＮ３，ＭＮ４の温度特性を含
めてＲＥＦの温度特性を設計できる。ＭＮ３の定電流
は、カレントミラー回路ＭＰ３とＭＰ１によって、出力
ドライバの高電位側の電流の上限を一定値に抑えること
ができる。ＭＮ４の定電流は、カレントミラー回路ＭＰ
４とＭＰ５及びＭＮ５とＭＮ１によって、出力ドライバ
の低高電位側の電流の上限を一定値に抑えることができ
る。これによって、本実施例を用いれば過剰な電流を流
すことなくチップの出力を制御できる。

【００１８】

【発明の効果】バンドギャップジェネレータを用いたの
で温度特性の優れた基準電圧を得ることができ、また、
ダイナミック動作としたので消費電力が小さく、このた
めに電流供給に限界のあるチャージポンプで発生した外
部電源電圧よりも高い電圧動作できる。これによって電
源電圧が低くなっても安定な基準電圧を発生できる。

【００１９】

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図である。

【図２】第１の実施例の動作例を示す図である。

【図３】本発明の断面構造例を示す図である。

【図４】フラッシュメモリの電圧印加例を示す図であ
る。

【図５】本発明の第２の実施例を示す図である。

【図６】第２の実施例の動作例を示す図である。

【図７】本発明の第３の実施例を示す図である。

【図８】本発明の電圧関係を示す図である。

【図９】本発明の第４の実施例を示す図である。

【図１０】本発明の第５の実施例を示す図である。

【図１１】従来例を示す図である。

【符号の説明】

ＤＢＧ…ダイナミックバンドギャップジェネレータ回
路、ＣＰ…チャージポンプ回路、ＶＰ…チャージポンプ
出力端子，出力電圧、ＢＧＲ…バンドギャップジェネレ
ータ、ＣＲ…基準電圧記憶容量、ＶＲＦ…基準電圧出力
端子，基準電圧、Ｓ１，Ｓ２…ＤＢＧ起動信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０２Ｍ 3/07 (72)発明者木村勝高東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第１の電位と第２の電位との間の動作電圧
が入力され該動作電圧を昇圧する昇圧回路と、上記昇圧回路によって昇圧された昇圧電圧と上記第１の
電位との間に設けられたバンドギャップ基準電圧発生回
路と、上記第１の電位と上記昇圧電圧との間に上記バンドギャ
ップ基準電圧発生回路に直列に設けられた第１のスイッ
チと、上記バンドギャップ基準電圧発生回路の出力端子にその
一端が接続された第２のスイッチと、上記第２のスイッチの他端と上記第１の電位との間に接
続されたコンデンサとを具備し、上記第１のスイッチがオン状態の間に上記第２のスイッ
チをオン状態とし、上記第２のスイッチをオフ状態とし
た後に上記第１のスイッチをオフ状態とすることを特徴
とする半導体装置。
【請求項２】ｐ型基板の上に第１のｎ型領域を作成しそ
の中に第２のｐ型領域を作成したｎＭＯＳトランジスタ
のウエル構造を有する半導体装置中に、第１のｎ型領域
をコレクタとし、第２のｐ型領域をベースとし、ｎＭＯ
Ｓトランジスタのソース又はドレインの構造をエミッタ
とするバイポーラトランジスタを作成し、これを用いた
ことを特徴とする請求項１に記載のバンドギャップ基準
電圧発生装置。
【請求項３】書込み又は消去動作に負電圧を用いるフロ
ーティングゲートとコントロールゲートを備えたメモリ
セルを有し、負電圧を用い、ｐ型基板の上に第１のｎ型
領域を作成しその中に第２のｐ型領域を作成したｎＭＯ
Ｓトランジスタのウエル構造を有する不揮発性半導体装
置中に、第１のｎ型領域をコレクタとし、第２のｐ型領
域をベースとし、ｎＭＯＳトランジスタのソース又はド
レインの構造をエミッタとするバイポーラトランジスタ
を作成し、これを用いたことを特徴とする請求項１２に
記載のバンドギャップ基準電圧発生装置。
【請求項４】１トランジスタ１キャパシタのメモリセル
を有し、ｐ型基板の上に第１のｎ型領域を作成しその中
に第２のｐ型領域を作成したｎＭＯＳトランジスタのウ
エル構造を有する揮発性半導体装置又は不揮発性半導体
装置中に、第１のｎ型領域をコレクタとし、第２のｐ型
領域をベースとし、ｎＭＯＳトランジスタのソース又は
ドレインの構造をエミッタとするバイポーラトランジス
タを作成し、これを用いたことを特徴とする請求項１に
記載のバンドギャップ基準電圧発生装置。