JPH1011989A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1011989A JPH1011989A JP16477296A JP16477296A JPH1011989A JP H1011989 A JPH1011989 A JP H1011989A JP 16477296 A JP16477296 A JP 16477296A JP 16477296 A JP16477296 A JP 16477296A JP H1011989 A JPH1011989 A JP H1011989A
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Abstract
(57)【要約】
【課題】低電圧下における高速動作を実現でき、高電圧
下の動作モードにおけるリーク電流の発生を防止できる
半導体装置を提供する。 【解決手段】ＰＭＯＳトランジスタＰＴ１，ＰＴ２とＮ
ＭＯＳトランジスタＮＴ１，ＮＴ２、およびインバータ
ＩＮＶ１により構成されたレベル変換回路１１と、ＰＭ
ＯＳトランジスタＰＴ３およびＮＭＯＳトランジスタＮ
Ｔ３により構成された出力バッファ１２と、読み出し、
書き込み、および消去動作を示す動作モード信号ＳMOD
を受けて、動作モードに応じた電圧値に設定した動作電
圧ＶPP、バックバイアス用電圧ＶＢｐ，ＶＢｎを対応す
る供給端子ＴVPP 、ＴVBp 、ＴVBnに供給する動作電圧
供給回路１３とを設け、高電圧がかかる書き込みおよび
消去モード時に、それに応じて読み出し時と異なる動作
電圧より絶対値が大きいバックバイアス用電圧ＶＢｐ，
ＶＢｎをトランジスタの基板に供給する。
下の動作モードにおけるリーク電流の発生を防止できる
半導体装置を提供する。 【解決手段】ＰＭＯＳトランジスタＰＴ１，ＰＴ２とＮ
ＭＯＳトランジスタＮＴ１，ＮＴ２、およびインバータ
ＩＮＶ１により構成されたレベル変換回路１１と、ＰＭ
ＯＳトランジスタＰＴ３およびＮＭＯＳトランジスタＮ
Ｔ３により構成された出力バッファ１２と、読み出し、
書き込み、および消去動作を示す動作モード信号ＳMOD
を受けて、動作モードに応じた電圧値に設定した動作電
圧ＶPP、バックバイアス用電圧ＶＢｐ，ＶＢｎを対応す
る供給端子ＴVPP 、ＴVBp 、ＴVBnに供給する動作電圧
供給回路１３とを設け、高電圧がかかる書き込みおよび
消去モード時に、それに応じて読み出し時と異なる動作
電圧より絶対値が大きいバックバイアス用電圧ＶＢｐ，
ＶＢｎをトランジスタの基板に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、動作モードに応じ
て動作電圧が異なる半導体装置に関するものである。
て動作電圧が異なる半導体装置に関するものである。
【０００２】
【従来の技術】近年、電気的に書き換え可能なフラッシ
ュＥＥＰＲＯＭの開発が盛んに行われ、実用に供されて
いる。このフラッシュＥＥＰＲＯＭにおいては、書き込
み動作はチャネルホットエレクトロン（ＣＨＥ）を発生
させて行い、消去動作はＦＮ(Fowlwer-Nordheim)トンネ
リング現象を誘起させて行うタイプのものと、書き込み
動作および消去動作ともにＦＮトンネリング現象を利用
して行うタイプのものがある。これらのフラッシュＥＥ
ＰＲＯＭでは、書き込み動作および消去動作には、たと
えば５Ｖの電源電圧ＶCCと異なる、１２Ｖ〜２０Ｖの高
電圧ＶPPまたはそれに加えて−６Ｖ〜−２０Ｖの負の高
電圧ＶBBを用いて行われる。
ュＥＥＰＲＯＭの開発が盛んに行われ、実用に供されて
いる。このフラッシュＥＥＰＲＯＭにおいては、書き込
み動作はチャネルホットエレクトロン（ＣＨＥ）を発生
させて行い、消去動作はＦＮ(Fowlwer-Nordheim)トンネ
リング現象を誘起させて行うタイプのものと、書き込み
動作および消去動作ともにＦＮトンネリング現象を利用
して行うタイプのものがある。これらのフラッシュＥＥ
ＰＲＯＭでは、書き込み動作および消去動作には、たと
えば５Ｖの電源電圧ＶCCと異なる、１２Ｖ〜２０Ｖの高
電圧ＶPPまたはそれに加えて−６Ｖ〜−２０Ｖの負の高
電圧ＶBBを用いて行われる。
【０００３】ＣＨＥを利用したタイプのフラッシュＥＥ
ＰＲＯＭでは、電圧ＶCC用電源と高電圧ＶPP用電源との
２電源が用いられる。これに対して、ＦＮトンネリング
現象を利用したタイプのフラッシュＥＥＰＲＯＭでは、
電源としては電圧ＶCC用の単一電源のみ用いられ、高電
圧ＶPP、ＶBBには内部の昇圧電源が用いられる。
ＰＲＯＭでは、電圧ＶCC用電源と高電圧ＶPP用電源との
２電源が用いられる。これに対して、ＦＮトンネリング
現象を利用したタイプのフラッシュＥＥＰＲＯＭでは、
電源としては電圧ＶCC用の単一電源のみ用いられ、高電
圧ＶPP、ＶBBには内部の昇圧電源が用いられる。
【０００４】ところで、上述したフラッシュＥＥＰＲＯ
Ｍにあっては、他の半導体メモリと同様に低電圧動作化
の要望が強く、電源電圧ＶCCが５Ｖから３Ｖ、さらには
１．５Ｖと低電圧化した場合にも安定に動作することが
要求される。そして、電源電圧ＶCCおよび高電圧ＶPP、
ＶBBのメモリ部への供給回路は、たとえばＣＭＯＳイン
バータ等を含むＭＯＳ系回路で構成されるが、低電源電
圧下に伴いＭＯＳトランジスタのしきい値電圧Ｖｔｈを
下げる必要がある。たとえば、電源電圧ＶCCが３Ｖ以上
では、通常のＭＯＳトランジスタと同様の０．７Ｖ程度
でよいが、電源電圧ＶCCが１．５Ｖのときの動作を考え
た場合、しきい値電圧Ｖｔｈとしては、０．５Ｖ以下に
設定する必要がある。
Ｍにあっては、他の半導体メモリと同様に低電圧動作化
の要望が強く、電源電圧ＶCCが５Ｖから３Ｖ、さらには
１．５Ｖと低電圧化した場合にも安定に動作することが
要求される。そして、電源電圧ＶCCおよび高電圧ＶPP、
ＶBBのメモリ部への供給回路は、たとえばＣＭＯＳイン
バータ等を含むＭＯＳ系回路で構成されるが、低電源電
圧下に伴いＭＯＳトランジスタのしきい値電圧Ｖｔｈを
下げる必要がある。たとえば、電源電圧ＶCCが３Ｖ以上
では、通常のＭＯＳトランジスタと同様の０．７Ｖ程度
でよいが、電源電圧ＶCCが１．５Ｖのときの動作を考え
た場合、しきい値電圧Ｖｔｈとしては、０．５Ｖ以下に
設定する必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たように、フラッシュＥＥＰＲＯＭでは、書き込み動作
時および消去動作時には、たとえば１２Ｖや−１０Ｖの
ような高電圧ＶPP，ＶBBが印加されるため、このような
電圧を扱うトランジスタのしきい値電圧Ｖｔｈを単純に
下げると、いわゆるサブスレッショルドおよびパンチス
ルーによるリーク電流が流れるという不都合がある。
たように、フラッシュＥＥＰＲＯＭでは、書き込み動作
時および消去動作時には、たとえば１２Ｖや−１０Ｖの
ような高電圧ＶPP，ＶBBが印加されるため、このような
電圧を扱うトランジスタのしきい値電圧Ｖｔｈを単純に
下げると、いわゆるサブスレッショルドおよびパンチス
ルーによるリーク電流が流れるという不都合がある。
【０００６】図７および図８に、リーク電流のもとにな
るサブスレッショルド電流とパンチスルー電流を示す。
図７がサブスレッショルド電流ＩSUB を説明するための
図であり、図８がパンチスルー電流ＩPTH を説明するた
めの図である。なお、これらの図においては、各図の
（ａ）に示すように、ｎチャネルＭＯＳ（ＮＭＯＳ）ト
ランジスタＮＴを例としている。
るサブスレッショルド電流とパンチスルー電流を示す。
図７がサブスレッショルド電流ＩSUB を説明するための
図であり、図８がパンチスルー電流ＩPTH を説明するた
めの図である。なお、これらの図においては、各図の
（ａ）に示すように、ｎチャネルＭＯＳ（ＮＭＯＳ）ト
ランジスタＮＴを例としている。
【０００７】図７（ｂ）に示すように、サブスレッショ
ルド電流ＩSUB のためしきい値電圧Ｖｔｈを下げると、
ゲート電圧ＶＧが０Ｖであってもわずかに電流を流して
しまう。そして、このサブスレッショルド電流Ｉ
SUB は、ドレイン電圧ＶＤを上げると増大するので、高
電圧ＶPP，ＶBBが印加される書き込み動作時および消去
動作時には一層問題になることとなる。
ルド電流ＩSUB のためしきい値電圧Ｖｔｈを下げると、
ゲート電圧ＶＧが０Ｖであってもわずかに電流を流して
しまう。そして、このサブスレッショルド電流Ｉ
SUB は、ドレイン電圧ＶＤを上げると増大するので、高
電圧ＶPP，ＶBBが印加される書き込み動作時および消去
動作時には一層問題になることとなる。
【０００８】また、図８に示すように、パンチスルー耐
圧も一般に低下するためしきい値電圧Ｖｔｈが高い場合
に比べてリーク電流が大きくなる。ただし、パンチスル
ーについては基板の深い所に不純物をイオン注入するこ
とによって対策ができるのでさほど問題とならない。
圧も一般に低下するためしきい値電圧Ｖｔｈが高い場合
に比べてリーク電流が大きくなる。ただし、パンチスル
ーについては基板の深い所に不純物をイオン注入するこ
とによって対策ができるのでさほど問題とならない。
【０００９】また、図９に、ＣＭＯＳインバータを例に
とって、供給電圧に応じたリーク電流Ｉlkを示す。図９
（ａ）は、ＣＭＯＳインバータを構成するｐチャネルＭ
ＯＳ（ＰＭＯＳ）トランジスタＰＴ１およびＮＭＯＳト
ランジスタＮＴ１のゲートに０Ｖが供給され、ＰＭＯＳ
トランジスタＰＴ１のソースに１２Ｖが供給され、ＮＭ
ＯＳトランジスタＮＴ１のソースが接地されている場合
である。この場合、ＮＭＯＳトランジスタＮＴ１にリー
ク電流Ｉlkが流れる。
とって、供給電圧に応じたリーク電流Ｉlkを示す。図９
（ａ）は、ＣＭＯＳインバータを構成するｐチャネルＭ
ＯＳ（ＰＭＯＳ）トランジスタＰＴ１およびＮＭＯＳト
ランジスタＮＴ１のゲートに０Ｖが供給され、ＰＭＯＳ
トランジスタＰＴ１のソースに１２Ｖが供給され、ＮＭ
ＯＳトランジスタＮＴ１のソースが接地されている場合
である。この場合、ＮＭＯＳトランジスタＮＴ１にリー
ク電流Ｉlkが流れる。
【００１０】図９（ｂ）は、ＰＭＯＳトランジスタＰＴ
１およびＮＭＯＳトランジスタＮＴ１のゲートに１２Ｖ
が供給され、ＰＭＯＳトランジスタＰＴ１のソースに１
２Ｖが供給され、ＮＭＯＳトランジスタＮＴ１のソース
が接地されている場合である。この場合、ＰＭＯＳトラ
ンジスタＰＴ１にリーク電流Ｉlkが流れる。
１およびＮＭＯＳトランジスタＮＴ１のゲートに１２Ｖ
が供給され、ＰＭＯＳトランジスタＰＴ１のソースに１
２Ｖが供給され、ＮＭＯＳトランジスタＮＴ１のソース
が接地されている場合である。この場合、ＰＭＯＳトラ
ンジスタＰＴ１にリーク電流Ｉlkが流れる。
【００１１】図９（ｃ）は、ＰＭＯＳトランジスタＰＴ
１およびＮＭＯＳトランジスタＮＴ１のゲートに−１０
Ｖが供給され、ＰＭＯＳトランジスタＰＴ１のソースに
１．５Ｖが供給され、ＮＭＯＳトランジスタＮＴ１のソ
ースに−１０Ｖが供給されている場合である。この場
合、ＮＭＯＳトランジスタＮＴ１にリーク電流Ｉlkが流
れる。
１およびＮＭＯＳトランジスタＮＴ１のゲートに−１０
Ｖが供給され、ＰＭＯＳトランジスタＰＴ１のソースに
１．５Ｖが供給され、ＮＭＯＳトランジスタＮＴ１のソ
ースに−１０Ｖが供給されている場合である。この場
合、ＮＭＯＳトランジスタＮＴ１にリーク電流Ｉlkが流
れる。
【００１２】図９（ｄ）は、ＰＭＯＳトランジスタＰＴ
１およびＮＭＯＳトランジスタＮＴ１のゲートに１．５
Ｖが供給され、ＰＭＯＳトランジスタＰＴ１のソースに
１．５Ｖが供給され、ＮＭＯＳトランジスタＮＴ１のソ
ースに−１０Ｖが供給されている場合である。この場
合、ＰＭＯＳトランジスタＰＴ１にリーク電流Ｉlkが流
れる。
１およびＮＭＯＳトランジスタＮＴ１のゲートに１．５
Ｖが供給され、ＰＭＯＳトランジスタＰＴ１のソースに
１．５Ｖが供給され、ＮＭＯＳトランジスタＮＴ１のソ
ースに−１０Ｖが供給されている場合である。この場
合、ＰＭＯＳトランジスタＰＴ１にリーク電流Ｉlkが流
れる。
【００１３】そしてこのリーク電流は、ＣＨＥを利用し
た２電源タイプのフラッシュＥＥＰＲＯＭでは、１２Ｖ
の外部電源を使うことと読み出しのみの低電圧化に限ら
れることがありさほどに問題はないが、書き込み、消去
共にＦＮトンネリング現象を利用した単一電源タイプの
フラッシュＥＥＰＲＯＭでは、内部昇圧電源を使用して
書き込み動作および消去動作時も低電圧で行うため大き
な問題となる。すなわち、リーク電流を昇圧回路で補償
する必要があり、昇圧回路の大面積化と大消費電力を招
くという問題がある。以下に、この問題についてさらに
具体的に考察する。
た２電源タイプのフラッシュＥＥＰＲＯＭでは、１２Ｖ
の外部電源を使うことと読み出しのみの低電圧化に限ら
れることがありさほどに問題はないが、書き込み、消去
共にＦＮトンネリング現象を利用した単一電源タイプの
フラッシュＥＥＰＲＯＭでは、内部昇圧電源を使用して
書き込み動作および消去動作時も低電圧で行うため大き
な問題となる。すなわち、リーク電流を昇圧回路で補償
する必要があり、昇圧回路の大面積化と大消費電力を招
くという問題がある。以下に、この問題についてさらに
具体的に考察する。
【００１４】低電源電圧化に伴い、電源電圧ＶCCが１．
５Ｖとなった場合、トランジスタのしきい値電圧Ｖｔｈ
は、上述したように、通常のトランジスタの０．７Ｖよ
り低い０．５Ｖ以下としなければならない。たとえば、
Ｖｔｈ＝０．４Ｖ±０．１Ｖとして高電圧１２Ｖが印加
されたときに、トランジスタの幅（Ｗ）１μｍ当り最悪
１ｎＡのリーク電流が流れるとすると、ロウ（ROW ）デ
コーダおよびＹゲートにおいてはワード線 1024 本/1本
当りＷ＝６０μｍ、ビット線1024本/1本当りＷ＝４０μ
ｍのトランジスタを使っているとして、ページ書き込み
を行うと、約１００μＡものリーク電流が流れることに
なる。これを昇圧回路で賄うのは大変なことである。
５Ｖとなった場合、トランジスタのしきい値電圧Ｖｔｈ
は、上述したように、通常のトランジスタの０．７Ｖよ
り低い０．５Ｖ以下としなければならない。たとえば、
Ｖｔｈ＝０．４Ｖ±０．１Ｖとして高電圧１２Ｖが印加
されたときに、トランジスタの幅（Ｗ）１μｍ当り最悪
１ｎＡのリーク電流が流れるとすると、ロウ（ROW ）デ
コーダおよびＹゲートにおいてはワード線 1024 本/1本
当りＷ＝６０μｍ、ビット線1024本/1本当りＷ＝４０μ
ｍのトランジスタを使っているとして、ページ書き込み
を行うと、約１００μＡものリーク電流が流れることに
なる。これを昇圧回路で賄うのは大変なことである。
【００１５】さらに、昇圧回路を駆動するクロック周波
数を１０ＭＨｚ、高圧トランジスタ系のゲート酸化膜厚
を３０ｎｍとしたとき、少なくとも１００μｍ角（１０
ｐＦ）のキャパシタを持つチャージポンプ２０段が必要
となる。書き込み、消去共にＦＮトンネリング現象を利
用した単一電源タイプのフラッシュＥＥＰＲＯＭの低電
圧動作化を考える。なお、ここでは、ＶCC≦２Ｖで高速
読み出し（ｔAA≦１５０ｎｓ）とする。この場合、まず
読み出し動作を考えるとしきい値電圧Ｖｔｈはなるべく
低くしたい。しかし、書き込みおよび消去のときはROW
デコーダ、Ｙゲートなどを構成する高電圧系トランジス
タには１２Ｖや−１０Ｖなどの高電圧が印加されるた
め、しきい値電圧Ｖｔｈを下げられないことは前述の通
りである。
数を１０ＭＨｚ、高圧トランジスタ系のゲート酸化膜厚
を３０ｎｍとしたとき、少なくとも１００μｍ角（１０
ｐＦ）のキャパシタを持つチャージポンプ２０段が必要
となる。書き込み、消去共にＦＮトンネリング現象を利
用した単一電源タイプのフラッシュＥＥＰＲＯＭの低電
圧動作化を考える。なお、ここでは、ＶCC≦２Ｖで高速
読み出し（ｔAA≦１５０ｎｓ）とする。この場合、まず
読み出し動作を考えるとしきい値電圧Ｖｔｈはなるべく
低くしたい。しかし、書き込みおよび消去のときはROW
デコーダ、Ｙゲートなどを構成する高電圧系トランジス
タには１２Ｖや−１０Ｖなどの高電圧が印加されるた
め、しきい値電圧Ｖｔｈを下げられないことは前述の通
りである。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧下の高速動作を実現で
き、高電圧下の動作モードにおけるリーク電流の発生を
防止できる半導体装置を提供することにある。
のであり、その目的は、低電圧下の高速動作を実現で
き、高電圧下の動作モードにおけるリーク電流の発生を
防止できる半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも２つの動作モードを有し、第
１のモード時は第１の動作電圧が供給され、第２のモー
ド時は第２の動作電圧が供給される半導体装置であっ
て、ゲート端子への印加電圧に応じて、動作電圧供給端
子と出力端子とを導通状態または非導通状態に保持する
少なくとも一つの絶縁ゲート型電界効果トランジスタ
と、上記第２のモード時に、上記第２の動作電圧の絶対
値が上記第１の動作電圧の絶対値より大きい場合、上記
絶縁ゲート型電界効果トランジスタの基板に、上記第１
のモード時より絶対値が大きいバックバイアス電圧を供
給する電圧供給手段とを有する。
め、本発明は、少なくとも２つの動作モードを有し、第
１のモード時は第１の動作電圧が供給され、第２のモー
ド時は第２の動作電圧が供給される半導体装置であっ
て、ゲート端子への印加電圧に応じて、動作電圧供給端
子と出力端子とを導通状態または非導通状態に保持する
少なくとも一つの絶縁ゲート型電界効果トランジスタ
と、上記第２のモード時に、上記第２の動作電圧の絶対
値が上記第１の動作電圧の絶対値より大きい場合、上記
絶縁ゲート型電界効果トランジスタの基板に、上記第１
のモード時より絶対値が大きいバックバイアス電圧を供
給する電圧供給手段とを有する。
【００１８】本発明によれば、第１の動作モード時には
トランジスタのしきい値電圧はそのままに保持され、動
作電圧の高い第２の動作モード時には、電圧供給手段に
よりトランジスタの基板に対して、たとえば第２の動作
電圧より絶対値が大きいバックバイアス電圧が印加され
る。これにより、トランジスタのしきい値電圧が第１の
動作モード時より高く設定される。その結果、低電圧で
の動作を高速にでき、あるいは動作低電圧限界をより下
げることができる。また一方、第２の動作モードにおい
てはリーク電流を減少でき、昇圧回路面積の減少と消費
電力の削減を実現できる。
トランジスタのしきい値電圧はそのままに保持され、動
作電圧の高い第２の動作モード時には、電圧供給手段に
よりトランジスタの基板に対して、たとえば第２の動作
電圧より絶対値が大きいバックバイアス電圧が印加され
る。これにより、トランジスタのしきい値電圧が第１の
動作モード時より高く設定される。その結果、低電圧で
の動作を高速にでき、あるいは動作低電圧限界をより下
げることができる。また一方、第２の動作モードにおい
てはリーク電流を減少でき、昇圧回路面積の減少と消費
電力の削減を実現できる。
【００１９】
【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体装置の第１の実施形態を示
す回路図である。この半導体装置１０は、図１に示すよ
うに、縦続接続されたレベル変換回路１１および出力バ
ッファ１２、並びに動作電圧供給回路１３により構成さ
れている。
す回路図である。この半導体装置１０は、図１に示すよ
うに、縦続接続されたレベル変換回路１１および出力バ
ッファ１２、並びに動作電圧供給回路１３により構成さ
れている。
【００２０】レベル変換回路１１は、ｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタＰＴ１，ＰＴ２とｎチャネル
ＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２、およ
びインバータＩＮＶ１により構成されている。これらの
ＰＭＯＳトランジスタＰＴ１，ＰＴ２およびＮＭＯＳト
ランジスタＮＴ１，ＮＴ２のしきい値電圧Ｖｔｈは、電
源電圧ＶCCが通常の５Ｖより低い場合、たとえば１．５
Ｖの場合に対応して、０．３Ｖ〜０．５Ｖ、たとえば
０．４Ｖに設定される。そして、これらＰＭＯＳトラン
ジスタＰＴ１，ＰＴ２、ＮＭＯＳトランジスタＮＴ１，
ＮＴ２は、たとえばＰＭＯＳまたはＮＭＯＳのいずれか
のチャネルタイプのトランジスタがいわゆるトリプルウ
ェル中のトランジスタとして形成される高耐圧系で構成
される。これに対して、インバータＩＮＶ１は、ＶCC系
で構成される。
（ＰＭＯＳ）トランジスタＰＴ１，ＰＴ２とｎチャネル
ＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２、およ
びインバータＩＮＶ１により構成されている。これらの
ＰＭＯＳトランジスタＰＴ１，ＰＴ２およびＮＭＯＳト
ランジスタＮＴ１，ＮＴ２のしきい値電圧Ｖｔｈは、電
源電圧ＶCCが通常の５Ｖより低い場合、たとえば１．５
Ｖの場合に対応して、０．３Ｖ〜０．５Ｖ、たとえば
０．４Ｖに設定される。そして、これらＰＭＯＳトラン
ジスタＰＴ１，ＰＴ２、ＮＭＯＳトランジスタＮＴ１，
ＮＴ２は、たとえばＰＭＯＳまたはＮＭＯＳのいずれか
のチャネルタイプのトランジスタがいわゆるトリプルウ
ェル中のトランジスタとして形成される高耐圧系で構成
される。これに対して、インバータＩＮＶ１は、ＶCC系
で構成される。
【００２１】ＰＭＯＳトランジスタＰＴ１およびＰＴ２
のソースは動作電圧ＶPPの供給端子ＴVPP に接続され、
ＮＭＯＳトランジスタＮＴ１およびＮＴ２のソースは接
地されている。ＰＭＯＳトランジスタＰＴ１とＮＭＯＳ
トランジスタＮＴ１のドレイン同士が接続され、その接
続点Ｎ１はＰＭＯＳトランジスタＰＴ２のゲートに接続
されている。ＰＭＯＳトランジスタＰＴ２とＮＭＯＳト
ランジスタＮＴ２のドレイン同士が接続され、その接続
点Ｎ２はＰＭＯＳトランジスタＰＴ１のゲートに接続さ
れているとともに、出力バッファ１２に接続されてい
る。ＮＭＯＳトランジスタＮＴ１のゲートが起動信号Ｖ
ｉの入力端子ＴViに接続され、その接続点がインバータ
ＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の
出力端子がＮＭＯＳトランジスタＮＴ２のゲートに接続
されている。そして、ＰＭＯＳトランジスタＰＴ１，Ｐ
Ｔ２の基板がバックバイアス用電圧ＶＢｐの供給端子Ｔ
VBp に接続され、ＮＭＯＳトランジスタＮＴ１，ＮＴ２
の基板がバックバイアス用電圧ＶＢｎの供給端子ＴVBn
に接続されている。
のソースは動作電圧ＶPPの供給端子ＴVPP に接続され、
ＮＭＯＳトランジスタＮＴ１およびＮＴ２のソースは接
地されている。ＰＭＯＳトランジスタＰＴ１とＮＭＯＳ
トランジスタＮＴ１のドレイン同士が接続され、その接
続点Ｎ１はＰＭＯＳトランジスタＰＴ２のゲートに接続
されている。ＰＭＯＳトランジスタＰＴ２とＮＭＯＳト
ランジスタＮＴ２のドレイン同士が接続され、その接続
点Ｎ２はＰＭＯＳトランジスタＰＴ１のゲートに接続さ
れているとともに、出力バッファ１２に接続されてい
る。ＮＭＯＳトランジスタＮＴ１のゲートが起動信号Ｖ
ｉの入力端子ＴViに接続され、その接続点がインバータ
ＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の
出力端子がＮＭＯＳトランジスタＮＴ２のゲートに接続
されている。そして、ＰＭＯＳトランジスタＰＴ１，Ｐ
Ｔ２の基板がバックバイアス用電圧ＶＢｐの供給端子Ｔ
VBp に接続され、ＮＭＯＳトランジスタＮＴ１，ＮＴ２
の基板がバックバイアス用電圧ＶＢｎの供給端子ＴVBn
に接続されている。
【００２２】出力バッファ１２は、ＰＭＯＳトランジス
タＰＴ３およびＮＭＯＳトランジスタＮＴ３により構成
されている。これらのＰＭＯＳトランジスタＰＴ３およ
びＮＭＯＳトランジスタＮＴ３のしきい値電圧Ｖｔｈ
は、電源電圧ＶCCが通常の５Ｖより低い場合、たとえば
１．５Ｖの場合に対応して、０．３Ｖ〜０．５Ｖ、たと
えば０．４Ｖに設定される。そして、これらＰＭＯＳト
ランジスタＰＴ３およびＮＭＯＳトランジスタＮＴ３
は、いずれかのチャネルタイプのトランジスタがいわゆ
るトリプルウェル中のトランジスタとして形成される高
耐圧系で構成される。
タＰＴ３およびＮＭＯＳトランジスタＮＴ３により構成
されている。これらのＰＭＯＳトランジスタＰＴ３およ
びＮＭＯＳトランジスタＮＴ３のしきい値電圧Ｖｔｈ
は、電源電圧ＶCCが通常の５Ｖより低い場合、たとえば
１．５Ｖの場合に対応して、０．３Ｖ〜０．５Ｖ、たと
えば０．４Ｖに設定される。そして、これらＰＭＯＳト
ランジスタＰＴ３およびＮＭＯＳトランジスタＮＴ３
は、いずれかのチャネルタイプのトランジスタがいわゆ
るトリプルウェル中のトランジスタとして形成される高
耐圧系で構成される。
【００２３】ＰＭＯＳトランジスタＰＴ３およびＮＭＯ
ＳトランジスタＮＴ３のゲートがレベル変換回路１１の
出力ノードＮ２に接続され、ＰＭＯＳトランジスタＰＴ
３のソースが動作電圧ＶPP用供給端子ＴVPP に接続さ
れ、ＮＭＯＳトランジスタＮＴ３のソースが接地されて
いる。そして、ＰＭＯＳトランジスタＰＴ３およびＮＭ
ＯＳトランジスタＮＴ３のドレイン同士が接続され、そ
の接続点Ｎ３が出力端子ＴOUT に接続されている。
ＳトランジスタＮＴ３のゲートがレベル変換回路１１の
出力ノードＮ２に接続され、ＰＭＯＳトランジスタＰＴ
３のソースが動作電圧ＶPP用供給端子ＴVPP に接続さ
れ、ＮＭＯＳトランジスタＮＴ３のソースが接地されて
いる。そして、ＰＭＯＳトランジスタＰＴ３およびＮＭ
ＯＳトランジスタＮＴ３のドレイン同士が接続され、そ
の接続点Ｎ３が出力端子ＴOUT に接続されている。
【００２４】動作電圧供給回路１３は、たとえばチャー
ジポンプ等からなる昇圧回路を有し、読み出し、書き込
み、および消去動作を示すたとえば２ビットからなる動
作モード信号ＳMOD を受けて、動作モードに応じた電圧
値に設定した動作電圧ＶPP、バックバイアス用電圧ＶＢ
ｐ，ＶＢｎを対応する供給端子ＴVPP 、ＴVBp 、ＴVB n
に供給する。具体的には、読み出しモード時は、動作電
圧ＶPPを電源電圧ＶCCである１．５Ｖ、バックバイアス
用電圧ＶＢｐを同じく電源電圧ＶCCである１．５Ｖ、バ
ックバイアス用電圧ＶＢｎを０Ｖに設定して供給する。
書き込みモードおよび消去モード時は、動作電圧ＶPPを
電源電圧ＶCCを順次に昇圧した１２Ｖ、バックバイアス
用電圧ＶＢｐを動作電圧ＶPPより１Ｖ〜４Ｖ高いたとえ
ば１３Ｖ、バックバイアス用電圧ＶＢｎを０Ｖより１Ｖ
〜４Ｖ低い、たとえば−１Ｖに設定して供給する。
ジポンプ等からなる昇圧回路を有し、読み出し、書き込
み、および消去動作を示すたとえば２ビットからなる動
作モード信号ＳMOD を受けて、動作モードに応じた電圧
値に設定した動作電圧ＶPP、バックバイアス用電圧ＶＢ
ｐ，ＶＢｎを対応する供給端子ＴVPP 、ＴVBp 、ＴVB n
に供給する。具体的には、読み出しモード時は、動作電
圧ＶPPを電源電圧ＶCCである１．５Ｖ、バックバイアス
用電圧ＶＢｐを同じく電源電圧ＶCCである１．５Ｖ、バ
ックバイアス用電圧ＶＢｎを０Ｖに設定して供給する。
書き込みモードおよび消去モード時は、動作電圧ＶPPを
電源電圧ＶCCを順次に昇圧した１２Ｖ、バックバイアス
用電圧ＶＢｐを動作電圧ＶPPより１Ｖ〜４Ｖ高いたとえ
ば１３Ｖ、バックバイアス用電圧ＶＢｎを０Ｖより１Ｖ
〜４Ｖ低い、たとえば−１Ｖに設定して供給する。
【００２５】次に、上記構成による動作を、図２のタイ
ミングチャートを参照しつつ説明する。まず、読み出し
時には、起動信号Ｖｉが接地レベル（０Ｖ）に設定され
て入力端子ＴViに入力され、読み出しモードであること
を示すモード信号ＳMOD が動作電圧供給回路１３に入力
される。
ミングチャートを参照しつつ説明する。まず、読み出し
時には、起動信号Ｖｉが接地レベル（０Ｖ）に設定され
て入力端子ＴViに入力され、読み出しモードであること
を示すモード信号ＳMOD が動作電圧供給回路１３に入力
される。
【００２６】起動信号Ｖｉが入力されたレベル変換回路
１１では、起動信号ＶｉがＮＭＯＳトランジスタＮＴ１
のゲートに供給され、起動信号ＶｉがインバータＩＮＶ
１で反転されたＶCCレベル（１．５Ｖ）の信号がＮＭＯ
ＳトランジスタＮＴ２のゲートに供給される。これによ
り、ＮＭＯＳトランジスタＮＴ１が非導通状態に保持さ
れ、ＮＭＯＳトランジスタＮＴ２が導通状態に保持され
る。その結果、ノードＮ２は接地レベルに引き込まれ、
ゲートがノードＮ２に接続されたＰＭＯＳトランジスタ
ＰＴ１が導通状態に遷移する。このとき、ＮＭＯＳトラ
ンジスタＮＴ１は非導通状態に保持されていることか
ら、ノードＮ１のレベルは、供給端子ＴVPP への動作電
圧ＶPPのレベルに保持されることになる。
１１では、起動信号ＶｉがＮＭＯＳトランジスタＮＴ１
のゲートに供給され、起動信号ＶｉがインバータＩＮＶ
１で反転されたＶCCレベル（１．５Ｖ）の信号がＮＭＯ
ＳトランジスタＮＴ２のゲートに供給される。これによ
り、ＮＭＯＳトランジスタＮＴ１が非導通状態に保持さ
れ、ＮＭＯＳトランジスタＮＴ２が導通状態に保持され
る。その結果、ノードＮ２は接地レベルに引き込まれ、
ゲートがノードＮ２に接続されたＰＭＯＳトランジスタ
ＰＴ１が導通状態に遷移する。このとき、ＮＭＯＳトラ
ンジスタＮＴ１は非導通状態に保持されていることか
ら、ノードＮ１のレベルは、供給端子ＴVPP への動作電
圧ＶPPのレベルに保持されることになる。
【００２７】動作電圧供給回路１３では、動作電圧ＶPP
およびバックバイアス用電圧ＶＢｐが電源電圧ＶCCレベ
ルの１．５Ｖに設定されて供給端子ＴVPP およびＴVBp
に供給され、バックバイアス用電圧ＶＢｎが接地レベル
（０Ｖ）に設定されて供給端子ＴVBn に供給される。し
たがって、ノードＮ１のレベルは電源電圧ＶCCレベル、
ノードＮ２のレベルは接地レベルに保持される。ノード
Ｎ２の接地レベルは、出力バッファ１２のＰＭＯＳトラ
ンジスタＰＴ３およびＮＭＯＳトランジスタＮＴ３のゲ
ートに供給される。これにより、ＰＭＯＳトランジスタ
ＰＴ３は導通状態に保持され、ＮＭＯＳトランジスタＮ
Ｔ３が非導通状態に保持される。その結果、ノードＮ３
がＶCCレベルに引き込まれ、出力端子ＴOUT からＶCCレ
ベルの電圧Ｖｏが出力される。
およびバックバイアス用電圧ＶＢｐが電源電圧ＶCCレベ
ルの１．５Ｖに設定されて供給端子ＴVPP およびＴVBp
に供給され、バックバイアス用電圧ＶＢｎが接地レベル
（０Ｖ）に設定されて供給端子ＴVBn に供給される。し
たがって、ノードＮ１のレベルは電源電圧ＶCCレベル、
ノードＮ２のレベルは接地レベルに保持される。ノード
Ｎ２の接地レベルは、出力バッファ１２のＰＭＯＳトラ
ンジスタＰＴ３およびＮＭＯＳトランジスタＮＴ３のゲ
ートに供給される。これにより、ＰＭＯＳトランジスタ
ＰＴ３は導通状態に保持され、ＮＭＯＳトランジスタＮ
Ｔ３が非導通状態に保持される。その結果、ノードＮ３
がＶCCレベルに引き込まれ、出力端子ＴOUT からＶCCレ
ベルの電圧Ｖｏが出力される。
【００２８】書き込み時または消去時には、起動信号Ｖ
ｉがＶCCレベル（１．５Ｖ）に設定されて入力端子ＴVi
に入力され、書き込みモードまたは消去モードであるこ
とを示すモード信号ＳMOD が動作電圧供給回路１３に入
力される。
ｉがＶCCレベル（１．５Ｖ）に設定されて入力端子ＴVi
に入力され、書き込みモードまたは消去モードであるこ
とを示すモード信号ＳMOD が動作電圧供給回路１３に入
力される。
【００２９】起動信号Ｖｉが入力されたレベル変換回路
１１では、上述した読み出し時と同様に、図２（ａ）に
示すように、起動信号ＶｉがＮＭＯＳトランジスタＮＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＮＭＯＳ
トランジスタＮＴ２のゲートに供給される。これによ
り、ＮＭＯＳトランジスタＮＴ１が導通状態に保持さ
れ、ＮＭＯＳトランジスタＮＴ２が非導通状態に保持さ
れる。その結果、ノードＮ１のレベルＶＮ１は接地レベ
ルに引き込まれ、ゲートがノードＮ１に接続されたＰＭ
ＯＳトランジスタＰＴ２が導通状態に遷移する。このと
き、ＮＭＯＳトランジスタＮＴ２は非導通状態に保持さ
れていることから、ノードＮ２のレベルＶＮ２は、供給
端子ＴVPP への動作電圧ＶPPのレベルに保持されること
になる。
１１では、上述した読み出し時と同様に、図２（ａ）に
示すように、起動信号ＶｉがＮＭＯＳトランジスタＮＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＮＭＯＳ
トランジスタＮＴ２のゲートに供給される。これによ
り、ＮＭＯＳトランジスタＮＴ１が導通状態に保持さ
れ、ＮＭＯＳトランジスタＮＴ２が非導通状態に保持さ
れる。その結果、ノードＮ１のレベルＶＮ１は接地レベ
ルに引き込まれ、ゲートがノードＮ１に接続されたＰＭ
ＯＳトランジスタＰＴ２が導通状態に遷移する。このと
き、ＮＭＯＳトランジスタＮＴ２は非導通状態に保持さ
れていることから、ノードＮ２のレベルＶＮ２は、供給
端子ＴVPP への動作電圧ＶPPのレベルに保持されること
になる。
【００３０】動作電圧供給回路１３では、その後、図示
しない昇圧回路が起動され（実際は昇圧する時間に比べ
ロジック回路が動く時間は非常に速いので同時で良
い）、動作電圧ＶPP、バックバイアス用電圧ＶＢｐおよ
びＶＢｎが所定のレベルに上げられ、または下げられ
る。具体的には、図２（ｂ）に示すように、動作電圧Ｖ
PPが１２Ｖ、バックバイアス用電圧ＶＢｐが１３Ｖに設
定され、バックバイアス用電圧ＶＢｎが−１Ｖに設定さ
れ、それぞれ供給端子ＴVPP 、ＴVBp 、ＴVBn に供給さ
れる。したがって、ＰＭＯＳトランジスタＰＴ１〜ＰＴ
３の基板にはソース電圧ＶPP（１２Ｖ）より高い電圧Ｖ
Ｂｐ（１３Ｖ）が印加され、ＮＭＯＳトランジスタＮＴ
１〜ＮＴ３の基板にはソース電圧ＧＮＤ（０Ｖ）より低
い電圧ＶＢｎ（−１Ｖ）が印加される。このとき、レベ
ル変換回路１１では、ＤＣ（直流）電流を流すことな
く、ノードＮ２のレベルＶＮ２が、図２（ｃ）に示すよ
うに、動作電圧ＶPPレベルに上昇する。
しない昇圧回路が起動され（実際は昇圧する時間に比べ
ロジック回路が動く時間は非常に速いので同時で良
い）、動作電圧ＶPP、バックバイアス用電圧ＶＢｐおよ
びＶＢｎが所定のレベルに上げられ、または下げられ
る。具体的には、図２（ｂ）に示すように、動作電圧Ｖ
PPが１２Ｖ、バックバイアス用電圧ＶＢｐが１３Ｖに設
定され、バックバイアス用電圧ＶＢｎが−１Ｖに設定さ
れ、それぞれ供給端子ＴVPP 、ＴVBp 、ＴVBn に供給さ
れる。したがって、ＰＭＯＳトランジスタＰＴ１〜ＰＴ
３の基板にはソース電圧ＶPP（１２Ｖ）より高い電圧Ｖ
Ｂｐ（１３Ｖ）が印加され、ＮＭＯＳトランジスタＮＴ
１〜ＮＴ３の基板にはソース電圧ＧＮＤ（０Ｖ）より低
い電圧ＶＢｎ（−１Ｖ）が印加される。このとき、レベ
ル変換回路１１では、ＤＣ（直流）電流を流すことな
く、ノードＮ２のレベルＶＮ２が、図２（ｃ）に示すよ
うに、動作電圧ＶPPレベルに上昇する。
【００３１】そして、ノードＮ２のＶCCレベルは、出力
バッファ１２のＰＭＯＳトランジスタＰＴ３およびＮＭ
ＯＳトランジスタＮＴ３のゲートに供給される。これに
より、ＰＭＯＳトランジスタＰＴ３は非導通状態に保持
され、ＮＭＯＳトランジスタＮＴ３が導通状態に保持さ
れる。その結果、ノードＮ３が接地レベルに引き込ま
れ、出力端子ＴOUT から接地レベルの電圧Ｖｏが出力さ
れる。
バッファ１２のＰＭＯＳトランジスタＰＴ３およびＮＭ
ＯＳトランジスタＮＴ３のゲートに供給される。これに
より、ＰＭＯＳトランジスタＰＴ３は非導通状態に保持
され、ＮＭＯＳトランジスタＮＴ３が導通状態に保持さ
れる。その結果、ノードＮ３が接地レベルに引き込ま
れ、出力端子ＴOUT から接地レベルの電圧Ｖｏが出力さ
れる。
【００３２】この場合、リーク電流が心配されるのは、
非導通状態に保持されるべきトランジスタＰＴ１，ＮＴ
２，ＰＴ３となるが、これらのトランジスタにはバック
バイアス用電圧ＶＢｐ、ＶＢｎによりＶＢＢ（ｐチャネ
ル）およびＶＢＢ（ｎチャネル）のバックバイアスがか
かって、０．３Ｖ〜０．５Ｖに設定されているしきい値
電圧Ｖｔｈが０．６Ｖ〜０．８Ｖに上昇しているため、
リーク電流は流れない。
非導通状態に保持されるべきトランジスタＰＴ１，ＮＴ
２，ＰＴ３となるが、これらのトランジスタにはバック
バイアス用電圧ＶＢｐ、ＶＢｎによりＶＢＢ（ｐチャネ
ル）およびＶＢＢ（ｎチャネル）のバックバイアスがか
かって、０．３Ｖ〜０．５Ｖに設定されているしきい値
電圧Ｖｔｈが０．６Ｖ〜０．８Ｖに上昇しているため、
リーク電流は流れない。
【００３３】以上説明したように、本実施形態によれ
ば、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ
１，ＰＴ２とｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タＮＴ１，ＮＴ２、およびインバータＩＮＶ１により構
成されたレベル変換回路１１と、ＰＭＯＳトランジスタ
ＰＴ３およびＮＭＯＳトランジスタＮＴ３により構成さ
れた出力バッファ１２と、読み出し、書き込み、および
消去動作を示す動作モード信号ＳMOD を受けて、動作モ
ードに応じた電圧値に設定した動作電圧ＶPP、バックバ
イアス用電圧ＶＢｐ，ＶＢｎを対応する供給端子
ＴVPP 、ＴVBp 、ＴVBn に供給する動作電圧供給回路１
３とを設けたので、高電圧がかかる書き込みおよび消去
モード時に、それに応じて読み出し時と異なるバックバ
イアス用電圧ＶＢｐ，ＶＢｎをトランジスタの基板に供
給することができることから、書き込みおよび消去モー
ド時のトランジスタのしきい値電圧Ｖｔｈを高めに設定
でき、たとえば３Ｖ以下の低電圧での読み出しを高速に
でき、あるいは動作低電圧限界をより下げることができ
る。また、一方、書き込みおよび消去時においては、昇
圧電源からのリーク電流を減少できるので、昇圧回路面
積の減少と消費電力の削減を実現できる利点がある。
ば、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ
１，ＰＴ２とｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タＮＴ１，ＮＴ２、およびインバータＩＮＶ１により構
成されたレベル変換回路１１と、ＰＭＯＳトランジスタ
ＰＴ３およびＮＭＯＳトランジスタＮＴ３により構成さ
れた出力バッファ１２と、読み出し、書き込み、および
消去動作を示す動作モード信号ＳMOD を受けて、動作モ
ードに応じた電圧値に設定した動作電圧ＶPP、バックバ
イアス用電圧ＶＢｐ，ＶＢｎを対応する供給端子
ＴVPP 、ＴVBp 、ＴVBn に供給する動作電圧供給回路１
３とを設けたので、高電圧がかかる書き込みおよび消去
モード時に、それに応じて読み出し時と異なるバックバ
イアス用電圧ＶＢｐ，ＶＢｎをトランジスタの基板に供
給することができることから、書き込みおよび消去モー
ド時のトランジスタのしきい値電圧Ｖｔｈを高めに設定
でき、たとえば３Ｖ以下の低電圧での読み出しを高速に
でき、あるいは動作低電圧限界をより下げることができ
る。また、一方、書き込みおよび消去時においては、昇
圧電源からのリーク電流を減少できるので、昇圧回路面
積の減少と消費電力の削減を実現できる利点がある。
【００３４】第２実施形態 図３は、本発明に係る半導体装置の第２の実施形態を示
す回路図である。本第２の実施形態が前述した第１の実
施形態と異なる点は、第１の実施形態の半導体装置１０
が正の高電圧を供給可能であるのに対し、本半導体装置
１０Ａは負の高電圧を供給可能な回路に構成した点にあ
る。
す回路図である。本第２の実施形態が前述した第１の実
施形態と異なる点は、第１の実施形態の半導体装置１０
が正の高電圧を供給可能であるのに対し、本半導体装置
１０Ａは負の高電圧を供給可能な回路に構成した点にあ
る。
【００３５】具体的には、レベル変換回路１１Ａにおい
て、ＰＭＯＳトランジスタＰＴ１のゲートが入力端子Ｔ
Viに接続され、ＰＭＯＳトランジスタＰＴ２のゲートが
インバータＩＮＶ１の出力に接続されている。また、Ｎ
ＭＯＳトランジスタＮＴ１のゲートがノードＮ２に接続
され、ＮＭＯＳトランジスタＮＴ２のゲートがノードＮ
１に接続されている。そして、ＰＭＯＳトランジスタＰ
Ｔ１，ＰＴ２およびＰＴ３のソースが電源電圧ＶCCの供
給端子ＴVCC に接続され、ＮＭＯＳトランジスタＮＴ
１，ＮＴ２およびＮＴ３のソースが負の動作電圧ＶEWの
供給端子ＴVEW に接続されている。
て、ＰＭＯＳトランジスタＰＴ１のゲートが入力端子Ｔ
Viに接続され、ＰＭＯＳトランジスタＰＴ２のゲートが
インバータＩＮＶ１の出力に接続されている。また、Ｎ
ＭＯＳトランジスタＮＴ１のゲートがノードＮ２に接続
され、ＮＭＯＳトランジスタＮＴ２のゲートがノードＮ
１に接続されている。そして、ＰＭＯＳトランジスタＰ
Ｔ１，ＰＴ２およびＰＴ３のソースが電源電圧ＶCCの供
給端子ＴVCC に接続され、ＮＭＯＳトランジスタＮＴ
１，ＮＴ２およびＮＴ３のソースが負の動作電圧ＶEWの
供給端子ＴVEW に接続されている。
【００３６】また、動作電圧供給回路１３Ａは、読み出
しモード時は、動作電圧ＶEWを接地レベルである０Ｖ、
バックバイアス用電圧ＶＢｎを同じく０Ｖに、バックバ
イアス用電圧ＶＢｐを電源電圧ＶCCである１．５Ｖに設
定して供給する。書き込みモードおよび消去モード時
は、動作電圧ＶEWを−１０Ｖ、バックバイアス用電圧Ｖ
Ｂｎを動作電圧ＶEWより１Ｖ〜４Ｖ低い、たとえば−１
１Ｖ、バックバイアス用電圧ＶＢｐを電源電圧ＶCCより
１Ｖ〜４Ｖ高い、たとえば２．５Ｖに設定して供給す
る。
しモード時は、動作電圧ＶEWを接地レベルである０Ｖ、
バックバイアス用電圧ＶＢｎを同じく０Ｖに、バックバ
イアス用電圧ＶＢｐを電源電圧ＶCCである１．５Ｖに設
定して供給する。書き込みモードおよび消去モード時
は、動作電圧ＶEWを−１０Ｖ、バックバイアス用電圧Ｖ
Ｂｎを動作電圧ＶEWより１Ｖ〜４Ｖ低い、たとえば−１
１Ｖ、バックバイアス用電圧ＶＢｐを電源電圧ＶCCより
１Ｖ〜４Ｖ高い、たとえば２．５Ｖに設定して供給す
る。
【００３７】次に、上記構成による動作を、図６のタイ
ミングチャートを参照しつつ説明する。第１実施形態で
は、起動信号Ｖｉが接地レベルのときは読み出し、ＶCC
レベルのときは書き込み／消去のモードである場合につ
いて説明したが、本第２実施形態においては起動信号Ｖ
ｉがＶCCレべルのときは選択、接地レベルのときは非選
択という、たとえばデコーダ回路について示す。したが
って、読み出し、書き込み／消去双方とも起動信号Ｖｉ
がＶCCレベルの場合を説明する。まず、読み出し時に
は、起動信号ＶｉがＶCCレベル（１．５Ｖ）に設定され
て入力端子ＴViに入力され、読み出しモードであること
を示すモード信号ＳMOD が動作電圧供給回路１３Ａに入
力される。
ミングチャートを参照しつつ説明する。第１実施形態で
は、起動信号Ｖｉが接地レベルのときは読み出し、ＶCC
レベルのときは書き込み／消去のモードである場合につ
いて説明したが、本第２実施形態においては起動信号Ｖ
ｉがＶCCレべルのときは選択、接地レベルのときは非選
択という、たとえばデコーダ回路について示す。したが
って、読み出し、書き込み／消去双方とも起動信号Ｖｉ
がＶCCレベルの場合を説明する。まず、読み出し時に
は、起動信号ＶｉがＶCCレベル（１．５Ｖ）に設定され
て入力端子ＴViに入力され、読み出しモードであること
を示すモード信号ＳMOD が動作電圧供給回路１３Ａに入
力される。
【００３８】起動信号Ｖｉが入力されたレベル変換回路
１１Ａでは、起動信号ＶｉがＰＭＯＳトランジスタＰＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＰＭＯＳ
トランジスタＰＴ２のゲートに供給される。これによ
り、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持さ
れ、ＰＭＯＳトランジスタＰＴ２が導通状態に保持され
る。その結果、ノードＮ２が電源電圧ＶCCレベルに保持
されることになり、ＮＭＯＳトランジスタＮＴ１が導通
状態に遷移する。
１１Ａでは、起動信号ＶｉがＰＭＯＳトランジスタＰＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＰＭＯＳ
トランジスタＰＴ２のゲートに供給される。これによ
り、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持さ
れ、ＰＭＯＳトランジスタＰＴ２が導通状態に保持され
る。その結果、ノードＮ２が電源電圧ＶCCレベルに保持
されることになり、ＮＭＯＳトランジスタＮＴ１が導通
状態に遷移する。
【００３９】動作電圧供給回路１３Ａでは、動作電圧Ｖ
EWおよびバックバイアス用電圧ＶＢｎが０Ｖに設定され
て供給端子ＴVEW およびＴVBn に供給され、バックバイ
アス用電圧ＶＢｐが電源電圧ＶCCレベル（１．５Ｖ）に
設定されて供給端子ＴVBp に供給される。したがって、
ノードＮ１のレベルは接地レベルに保持され、ＮＭＯＳ
トランジスタＮＴ２は非導通状態に安定に保持される。
ノードＮ２のＶCCレベルは、出力バッファ１２ＡのＰＭ
ＯＳトランジスタＰＴ３およびＮＭＯＳトランジスタＮ
Ｔ３のゲートに供給される。これにより、ＰＭＯＳトラ
ンジスタＰＴ３は非導通状態に保持され、ＮＭＯＳトラ
ンジスタＮＴ３が導通状態に保持される。その結果、ノ
ードＮ３が接地レベルに引き込まれ、出力端子ＴOUT か
ら接地レベルの電圧Ｖｏが出力される。
EWおよびバックバイアス用電圧ＶＢｎが０Ｖに設定され
て供給端子ＴVEW およびＴVBn に供給され、バックバイ
アス用電圧ＶＢｐが電源電圧ＶCCレベル（１．５Ｖ）に
設定されて供給端子ＴVBp に供給される。したがって、
ノードＮ１のレベルは接地レベルに保持され、ＮＭＯＳ
トランジスタＮＴ２は非導通状態に安定に保持される。
ノードＮ２のＶCCレベルは、出力バッファ１２ＡのＰＭ
ＯＳトランジスタＰＴ３およびＮＭＯＳトランジスタＮ
Ｔ３のゲートに供給される。これにより、ＰＭＯＳトラ
ンジスタＰＴ３は非導通状態に保持され、ＮＭＯＳトラ
ンジスタＮＴ３が導通状態に保持される。その結果、ノ
ードＮ３が接地レベルに引き込まれ、出力端子ＴOUT か
ら接地レベルの電圧Ｖｏが出力される。
【００４０】書き込み時または消去時には、起動信号Ｖ
ｉがＶCCレベル（１．５Ｖ）に設定されて入力端子ＴVi
に入力され、書き込みモードまたは消去モードであるこ
とを示すモード信号ＳMOD が動作電圧供給回路１３Ａに
入力される。
ｉがＶCCレベル（１．５Ｖ）に設定されて入力端子ＴVi
に入力され、書き込みモードまたは消去モードであるこ
とを示すモード信号ＳMOD が動作電圧供給回路１３Ａに
入力される。
【００４１】起動信号Ｖｉが入力されたレベル変換回路
１１では、上述した読み出し時と同様に、図４（ａ）に
示すように、起動信号ＶｉがＰＭＯＳトランジスタＰＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＰＭＯＳ
トランジスタＰＴ２のゲートに供給される。これによ
り、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持さ
れ、ＰＭＯＳトランジスタＰＴ２が導通状態に保持され
る。その結果、ノードＮ２のレベルＶＮ２は電源電圧Ｖ
CCに引き上げられ、ゲートがノードＮ２に接続されたＮ
ＭＯＳトランジスタＮＴ１が導通状態に遷移する。
１１では、上述した読み出し時と同様に、図４（ａ）に
示すように、起動信号ＶｉがＰＭＯＳトランジスタＰＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＰＭＯＳ
トランジスタＰＴ２のゲートに供給される。これによ
り、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持さ
れ、ＰＭＯＳトランジスタＰＴ２が導通状態に保持され
る。その結果、ノードＮ２のレベルＶＮ２は電源電圧Ｖ
CCに引き上げられ、ゲートがノードＮ２に接続されたＮ
ＭＯＳトランジスタＮＴ１が導通状態に遷移する。
【００４２】動作電圧供給回路１３Ａでは、図４（ｂ）
に示すように、動作電圧ＶEWが−１０Ｖ、バックバイア
ス用電圧ＶＢｎが−１１Ｖに設定され、バックバイアス
用電圧ＶＢｎが２．５Ｖに設定され、それぞれ供給端子
ＴVPEW、ＴVBn 、ＴVBp に供給される。したがって、Ｐ
ＭＯＳトランジスタＰＴ１〜ＰＴ３の基板にはソース電
圧ＶPP（１．５Ｖ）より高い電圧ＶＢｐ（２．５Ｖ）が
印加され、ＮＭＯＳトランジスタＮＴ１〜ＮＴ３の基板
にはソース電圧ＶEW（−１０Ｖ）より低い電圧ＶＢｎ
（−１１Ｖ）が印加される。このとき、レベル変換回路
１１では、ＤＣ（直流）電流を流すことなく、ノードＮ
２のレベルＶＮ２が、図４（ｃ）に示すように、電源電
圧ＶCCレベルに上昇する。そして、上述したように、ノ
ードＮ２のレベルＶＮ２がＶCCレベルになったことに伴
い、ＮＭＯＳトランジスタＮＴ１が導通状態に遷移し、
ノードＮ１のレベルＶＮ１は−１０Ｖまで降下する。こ
れにより、ＮＭＯＳトランジスタＮＴ２が非導通状態に
安定に保持される。
に示すように、動作電圧ＶEWが−１０Ｖ、バックバイア
ス用電圧ＶＢｎが−１１Ｖに設定され、バックバイアス
用電圧ＶＢｎが２．５Ｖに設定され、それぞれ供給端子
ＴVPEW、ＴVBn 、ＴVBp に供給される。したがって、Ｐ
ＭＯＳトランジスタＰＴ１〜ＰＴ３の基板にはソース電
圧ＶPP（１．５Ｖ）より高い電圧ＶＢｐ（２．５Ｖ）が
印加され、ＮＭＯＳトランジスタＮＴ１〜ＮＴ３の基板
にはソース電圧ＶEW（−１０Ｖ）より低い電圧ＶＢｎ
（−１１Ｖ）が印加される。このとき、レベル変換回路
１１では、ＤＣ（直流）電流を流すことなく、ノードＮ
２のレベルＶＮ２が、図４（ｃ）に示すように、電源電
圧ＶCCレベルに上昇する。そして、上述したように、ノ
ードＮ２のレベルＶＮ２がＶCCレベルになったことに伴
い、ＮＭＯＳトランジスタＮＴ１が導通状態に遷移し、
ノードＮ１のレベルＶＮ１は−１０Ｖまで降下する。こ
れにより、ＮＭＯＳトランジスタＮＴ２が非導通状態に
安定に保持される。
【００４３】そして、ノードＮ２のＶCCレベルは、出力
バッファ１２ＡのＰＭＯＳトランジスタＰＴ３およびＮ
ＭＯＳトランジスタＮＴ３のゲートに供給される。これ
により、ＰＭＯＳトランジスタＰＴ３は非導通状態に保
持され、ＮＭＯＳトランジスタＮＴ３が導通状態に保持
される。その結果、ノードＮ３が−１０Ｖまで降下し、
出力端子ＴOUT から負の高電圧レベル（−１０Ｖ）の電
圧Ｖｏが出力される。
バッファ１２ＡのＰＭＯＳトランジスタＰＴ３およびＮ
ＭＯＳトランジスタＮＴ３のゲートに供給される。これ
により、ＰＭＯＳトランジスタＰＴ３は非導通状態に保
持され、ＮＭＯＳトランジスタＮＴ３が導通状態に保持
される。その結果、ノードＮ３が−１０Ｖまで降下し、
出力端子ＴOUT から負の高電圧レベル（−１０Ｖ）の電
圧Ｖｏが出力される。
【００４４】この場合も、リーク電流が心配されるの
は、非導通状態に保持されるべきトランジスタＰＴ１，
ＮＴ２，ＰＴ３となるが、これらのトランジスタにはバ
ックバイアス用電圧ＶＢｐ、ＶＢｎによりＶＢＢ（ｐチ
ャネル）およびＶＢＢ（ｎチャネル）のバックバイアス
がかかって、０．３Ｖ〜０．５Ｖに設定されているしき
い値電圧Ｖｔｈが０．６Ｖ〜０．８Ｖに上昇しているた
め、リーク電流は流れない。
は、非導通状態に保持されるべきトランジスタＰＴ１，
ＮＴ２，ＰＴ３となるが、これらのトランジスタにはバ
ックバイアス用電圧ＶＢｐ、ＶＢｎによりＶＢＢ（ｐチ
ャネル）およびＶＢＢ（ｎチャネル）のバックバイアス
がかかって、０．３Ｖ〜０．５Ｖに設定されているしき
い値電圧Ｖｔｈが０．６Ｖ〜０．８Ｖに上昇しているた
め、リーク電流は流れない。
【００４５】本第２の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００４６】第３実施形態 図５は、本発明に係る半導体装置の第３の実施形態を示
す回路図である。本第３の実施形態が前述した第１の実
施形態と異なる点は、第１の実施形態が正の高電圧Ｖpp
のみが供給可能な回路であるのに対し、負の高電圧ＶEW
も供給可能な回路としたことにある。本半導体装置１０
Ｂでは、レベル変換回路１１と出力バッファ１２との間
に、ＰＭＯＳトランジスタＰＴ１Ｂ，ＰＴ２ＢおよびＮ
ＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂからなるレベル
変換回路１１Ｂを縦続接続したことにある。
す回路図である。本第３の実施形態が前述した第１の実
施形態と異なる点は、第１の実施形態が正の高電圧Ｖpp
のみが供給可能な回路であるのに対し、負の高電圧ＶEW
も供給可能な回路としたことにある。本半導体装置１０
Ｂでは、レベル変換回路１１と出力バッファ１２との間
に、ＰＭＯＳトランジスタＰＴ１Ｂ，ＰＴ２ＢおよびＮ
ＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂからなるレベル
変換回路１１Ｂを縦続接続したことにある。
【００４７】レベル変換回路１１Ｂにおいては、ＰＭＯ
ＳトランジスタＰＴ１Ｂ，ＰＴ２Ｂのソースが動作電圧
ＶPPの供給端子ＴVPP に接続され、ＮＭＯＳトランジス
タＮＴ１Ｂ，ＮＴ２Ｂのソースが動作電圧ＶEWの供給端
子ＴVEW に接続されている。ＰＭＯＳトランジスタＰＴ
１Ｂのゲートがレベル変換回路１１のノードＮ１に接続
され、ＰＭＯＳトランジスタＰＴ２Ｂのゲートがノード
Ｎ２に接続され、これらトランジスタＰＴ１Ｂ，ＰＴ２
Ｂの基板はバックバイアス用電圧ＶＢｐの供給端子Ｔ
VBp に接続されている。ＰＭＯＳトランジスタＰＴ１Ｂ
とＮＭＯＳトランジスタＮＴ１Ｂのドレイン動作の接続
点によりノードＮ１Ｂが構成され、ノードＮ１ＢはＮＭ
ＯＳトランジスタＮＴ２Ｂのゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２ＢとＮＭＯＳトランジスタ
ＮＴ２Ｂのドレイン動作の接続点によりノードＮ２Ｂが
構成され、ノードＮ１ＢはＮＭＯＳトランジスタＮＴ１
Ｂのゲートに接続されているとともに、出力バッファ１
２の入力端子としてのＰＭＯＳトランジスタＰＴ３およ
びＮＭＯＳトランジスタＮＴ３のゲートに接続されてい
る。そして、レベル変換回路１１ＢのＮＭＯＳトランジ
スタＮＴ１Ｂ，ＮＴ２Ｂの基板および出力バッファ１２
のＮＭＯＳトランジスタＮＴ３の基板がバックバイアス
用電圧ＶＢｎＢの供給端子ＴVBnBに接続されている。
ＳトランジスタＰＴ１Ｂ，ＰＴ２Ｂのソースが動作電圧
ＶPPの供給端子ＴVPP に接続され、ＮＭＯＳトランジス
タＮＴ１Ｂ，ＮＴ２Ｂのソースが動作電圧ＶEWの供給端
子ＴVEW に接続されている。ＰＭＯＳトランジスタＰＴ
１Ｂのゲートがレベル変換回路１１のノードＮ１に接続
され、ＰＭＯＳトランジスタＰＴ２Ｂのゲートがノード
Ｎ２に接続され、これらトランジスタＰＴ１Ｂ，ＰＴ２
Ｂの基板はバックバイアス用電圧ＶＢｐの供給端子Ｔ
VBp に接続されている。ＰＭＯＳトランジスタＰＴ１Ｂ
とＮＭＯＳトランジスタＮＴ１Ｂのドレイン動作の接続
点によりノードＮ１Ｂが構成され、ノードＮ１ＢはＮＭ
ＯＳトランジスタＮＴ２Ｂのゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２ＢとＮＭＯＳトランジスタ
ＮＴ２Ｂのドレイン動作の接続点によりノードＮ２Ｂが
構成され、ノードＮ１ＢはＮＭＯＳトランジスタＮＴ１
Ｂのゲートに接続されているとともに、出力バッファ１
２の入力端子としてのＰＭＯＳトランジスタＰＴ３およ
びＮＭＯＳトランジスタＮＴ３のゲートに接続されてい
る。そして、レベル変換回路１１ＢのＮＭＯＳトランジ
スタＮＴ１Ｂ，ＮＴ２Ｂの基板および出力バッファ１２
のＮＭＯＳトランジスタＮＴ３の基板がバックバイアス
用電圧ＶＢｎＢの供給端子ＴVBnBに接続されている。
【００４８】また、動作電圧供給回路１３Ｂは、読み出
しモード時は、動作電圧ＶPPを電源電圧ＶCCである１．
５Ｖ、動作電圧ＶEWを接地レベルである０Ｖ、バックバ
イアス用電圧ＶＢｐを電源電圧ＶCCである１．５Ｖ、バ
ックバイアス用電圧ＶＢｎを０Ｖに、バックバイアス用
電圧ＶＢｎＢを同じく０Ｖに設定して供給する。書き込
みモードおよび消去モード時は、動作電圧ＶPPを電源電
圧ＶCCを順次に昇圧した１２Ｖ、動作電圧ＶEWを−１０
Ｖ、バックバイアス用電圧ＶＢｐを動作電圧ＶPPより１
Ｖ〜４Ｖ高いたとえば１３Ｖ、バックバイアス用電圧Ｖ
Ｂｎを０Ｖより１Ｖ〜４Ｖ低いたとえば−１Ｖ、バック
バイアス用電圧ＶＢｎＢを動作電圧ＶEWより１Ｖ〜４Ｖ
低い、たとえば−１１Ｖに設定して供給する。
しモード時は、動作電圧ＶPPを電源電圧ＶCCである１．
５Ｖ、動作電圧ＶEWを接地レベルである０Ｖ、バックバ
イアス用電圧ＶＢｐを電源電圧ＶCCである１．５Ｖ、バ
ックバイアス用電圧ＶＢｎを０Ｖに、バックバイアス用
電圧ＶＢｎＢを同じく０Ｖに設定して供給する。書き込
みモードおよび消去モード時は、動作電圧ＶPPを電源電
圧ＶCCを順次に昇圧した１２Ｖ、動作電圧ＶEWを−１０
Ｖ、バックバイアス用電圧ＶＢｐを動作電圧ＶPPより１
Ｖ〜４Ｖ高いたとえば１３Ｖ、バックバイアス用電圧Ｖ
Ｂｎを０Ｖより１Ｖ〜４Ｖ低いたとえば−１Ｖ、バック
バイアス用電圧ＶＢｎＢを動作電圧ＶEWより１Ｖ〜４Ｖ
低い、たとえば−１１Ｖに設定して供給する。
【００４９】次に、上記構成による動作を、図２のタイ
ミングチャートを参照しつつ説明する。まず、読み出し
時には、起動信号ＶｉがＶCCレベル（１．５Ｖ）に設定
されて入力端子ＴViに入力され、読み出しモードである
ことを示すモード信号ＳMOD が動作電圧供給回路１３に
入力される。
ミングチャートを参照しつつ説明する。まず、読み出し
時には、起動信号ＶｉがＶCCレベル（１．５Ｖ）に設定
されて入力端子ＴViに入力され、読み出しモードである
ことを示すモード信号ＳMOD が動作電圧供給回路１３に
入力される。
【００５０】起動信号Ｖｉが入力されたレベル変換回路
１１では、起動信号ＶｉがＮＭＯＳトランジスタＮＴ１
のゲートに供給され、起動信号ＶｉがインバータＩＮＶ
１で反転された接地レベル（０Ｖ）の信号がＮＭＯＳト
ランジスタＮＴ２のゲートに供給される。これにより、
ＮＭＯＳトランジスタＮＴ１が導通状態に保持され、Ｎ
ＭＯＳトランジスタＮＴ２が非導通状態に保持される。
その結果、ノードＮ１は接地レベルに引き込まれ、ゲー
トがノードＮ１に接続されらＰＭＯＳトランジスタＰＴ
１が導通状態に遷移する。このとき、ＮＭＯＳトランジ
スタＮＴ２は非導通状態に保持されていることから、ノ
ードＮ２のレベルは、供給端子ＴVPP への動作電圧ＶPP
のレベルに保持されることになる。
１１では、起動信号ＶｉがＮＭＯＳトランジスタＮＴ１
のゲートに供給され、起動信号ＶｉがインバータＩＮＶ
１で反転された接地レベル（０Ｖ）の信号がＮＭＯＳト
ランジスタＮＴ２のゲートに供給される。これにより、
ＮＭＯＳトランジスタＮＴ１が導通状態に保持され、Ｎ
ＭＯＳトランジスタＮＴ２が非導通状態に保持される。
その結果、ノードＮ１は接地レベルに引き込まれ、ゲー
トがノードＮ１に接続されらＰＭＯＳトランジスタＰＴ
１が導通状態に遷移する。このとき、ＮＭＯＳトランジ
スタＮＴ２は非導通状態に保持されていることから、ノ
ードＮ２のレベルは、供給端子ＴVPP への動作電圧ＶPP
のレベルに保持されることになる。
【００５１】動作電圧供給回路１３では、動作電圧ＶPP
およびバックバイアス用電圧ＶＢｐが電源電圧ＶCCレベ
ルの１．５Ｖに設定されて供給端子ＴVPP およびＴVBp
に供給され、バックバイアス用電圧ＶＢｎが接地レベル
（０Ｖ）に設定されて供給端子ＴVBn に供給され、ま
た、動作電圧ＶEWおよびバックバイアス用電圧ＶＢｎＢ
が接地レベル（０Ｖ）に設定されて供給端子ＴVEW およ
びＴVBnBに供給される。したがって、ノードＮ２のレベ
ルは電源電圧ＶCCレベルに保持される。接地レベルにあ
るノードＮ１のレベルは次段のレベル変換回路１１Ｂの
ＰＭＯＳトランジスタＰＴ１Ｂのゲートに供給され、電
源電圧ＶCCレベルにあるノードＮ２のレベルはＰＭＯＳ
トランジスタＰＴ２Ｂのゲートに供給される。その結
果、レベル変換回路１１Ｂにおいては、ＰＭＯＳトラン
ジスタＰＴ１Ｂが導通状態に保持され、ＰＭＯＳトラン
ジスタＰＴ２Ｂが非導通状態に保持される。これによ
り、ノードＮ１ＢがＶCCレベルに上昇し、ＮＭＯＳトラ
ンジスタＮＴ２Ｂが導通状態に遷移し、ノードＮ２Ｂが
接地レベルに引き込まれ、ＮＭＯＳトランジスタＮＴ１
Ｂは非導通状態に安定に保持される。
およびバックバイアス用電圧ＶＢｐが電源電圧ＶCCレベ
ルの１．５Ｖに設定されて供給端子ＴVPP およびＴVBp
に供給され、バックバイアス用電圧ＶＢｎが接地レベル
（０Ｖ）に設定されて供給端子ＴVBn に供給され、ま
た、動作電圧ＶEWおよびバックバイアス用電圧ＶＢｎＢ
が接地レベル（０Ｖ）に設定されて供給端子ＴVEW およ
びＴVBnBに供給される。したがって、ノードＮ２のレベ
ルは電源電圧ＶCCレベルに保持される。接地レベルにあ
るノードＮ１のレベルは次段のレベル変換回路１１Ｂの
ＰＭＯＳトランジスタＰＴ１Ｂのゲートに供給され、電
源電圧ＶCCレベルにあるノードＮ２のレベルはＰＭＯＳ
トランジスタＰＴ２Ｂのゲートに供給される。その結
果、レベル変換回路１１Ｂにおいては、ＰＭＯＳトラン
ジスタＰＴ１Ｂが導通状態に保持され、ＰＭＯＳトラン
ジスタＰＴ２Ｂが非導通状態に保持される。これによ
り、ノードＮ１ＢがＶCCレベルに上昇し、ＮＭＯＳトラ
ンジスタＮＴ２Ｂが導通状態に遷移し、ノードＮ２Ｂが
接地レベルに引き込まれ、ＮＭＯＳトランジスタＮＴ１
Ｂは非導通状態に安定に保持される。
【００５２】ノードＮ２Ｂの接地レベルは、出力バッフ
ァ１２のＰＭＯＳトランジスタＰＴ３およびＮＭＯＳト
ランジスタＮＴ３のゲートに供給される。これにより、
ＰＭＯＳトランジスタＰＴ３は導通状態に保持され、Ｎ
ＭＯＳトランジスタＮＴ３が非導通状態に保持される。
その結果、ノードＮ３のレベルはＶCCレベルに上昇し、
出力端子ＴOUT からＶCCレベルの電圧Ｖｏが出力され
る。
ァ１２のＰＭＯＳトランジスタＰＴ３およびＮＭＯＳト
ランジスタＮＴ３のゲートに供給される。これにより、
ＰＭＯＳトランジスタＰＴ３は導通状態に保持され、Ｎ
ＭＯＳトランジスタＮＴ３が非導通状態に保持される。
その結果、ノードＮ３のレベルはＶCCレベルに上昇し、
出力端子ＴOUT からＶCCレベルの電圧Ｖｏが出力され
る。
【００５３】書き込み時または消去時には、起動信号Ｖ
ｉがＶCCレベル（１．５Ｖ）に設定されて入力端子ＴVi
に入力され、書き込みモードまたは消去モードであるこ
とを示すモード信号ＳMOD が動作電圧供給回路１３に入
力される。
ｉがＶCCレベル（１．５Ｖ）に設定されて入力端子ＴVi
に入力され、書き込みモードまたは消去モードであるこ
とを示すモード信号ＳMOD が動作電圧供給回路１３に入
力される。
【００５４】起動信号Ｖｉが入力されたレベル変換回路
１１では、上述した読み出し時と同様に、図６（ａ）に
示すように、起動信号ＶｉがＮＭＯＳトランジスタＮＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＮＭＯＳ
トランジスタＮＴ２のゲートに供給される。これによ
り、ＮＭＯＳトランジスタＮＴ１が導通状態の保持さ
れ、ＮＭＯＳトランジスタＮＴ２が非導通状態に保持さ
れる。その結果、ノードＮ１のレベルＶＮ１は接地レベ
ルに引き込まれ、ゲートがノードＮ１に接続されらＰＭ
ＯＳトランジスタＰＴ１が導通状態に遷移する。このと
き、ＮＭＯＳトランジスタＮＴ２は非導通状態に保持さ
れていることから、ノードＮ２のレベルＶＮ２は、供給
端子ＴVPP への動作電圧ＶPPのレベルに保持されること
になる。
１１では、上述した読み出し時と同様に、図６（ａ）に
示すように、起動信号ＶｉがＮＭＯＳトランジスタＮＴ
１のゲートに供給され、起動信号ＶｉがインバータＩＮ
Ｖ１で反転された接地レベル（０Ｖ）の信号がＮＭＯＳ
トランジスタＮＴ２のゲートに供給される。これによ
り、ＮＭＯＳトランジスタＮＴ１が導通状態の保持さ
れ、ＮＭＯＳトランジスタＮＴ２が非導通状態に保持さ
れる。その結果、ノードＮ１のレベルＶＮ１は接地レベ
ルに引き込まれ、ゲートがノードＮ１に接続されらＰＭ
ＯＳトランジスタＰＴ１が導通状態に遷移する。このと
き、ＮＭＯＳトランジスタＮＴ２は非導通状態に保持さ
れていることから、ノードＮ２のレベルＶＮ２は、供給
端子ＴVPP への動作電圧ＶPPのレベルに保持されること
になる。
【００５５】動作電圧供給回路１３では、その後、図示
しない昇圧回路が起動され（実際は昇圧する時間に比べ
ロジック回路が動く時間は非常に速いので同時で良
い）、動作電圧ＶPP、ＶEWバックバイアス用電圧ＶＢ
ｐ、ＶＢｎおよびＶＢｎＢが所定のレベルに上げられ、
または下げられる。具体的には、図６（ｂ）に示すよう
に、動作電圧ＶPPが１２Ｖ、動作電圧ＶEWが−１０Ｖ、
バックバイアス用電圧ＶＢｐが１３Ｖに設定され、バッ
クバイアス用電圧ＶＢｎが−１Ｖに設定され、バックバ
イアス用電圧ＶＢｎＢが−１１Ｖに設定され、それぞれ
供給端子ＴVPP 、ＴVEW 、ＴVBp 、ＴVBn 、ＴVBnBに供
給される。したがって、ＰＭＯＳトランジスタＰ１〜Ｐ
Ｔ３、ＰＴ１Ｂ，ＰＴ２Ｂの基板にはソース電圧Ｖ
PP（１２Ｖ）より高い電圧ＶＢｐ（１３Ｖ）が印加さ
れ、ＮＭＯＳトランジスタＮＴ１，ＮＴ２の基板にはソ
ース電圧ＧＮＤ（０Ｖ）より低い電圧ＶＢｎ（−１Ｖ）
が印加され、ＮＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２
Ｂ，ＮＴ３の基板にはソース電圧ＶEW（−１０Ｖ）より
低い電圧ＶＢｎＢ（−１１Ｖ）が印加される。このと
き、レベル変換回路１１では、ＤＣ（直流）電流を流す
ことなく、ノードＮ２のレベルＶＮ２が、図６（ｃ）に
示すように、動作電圧ＶPPレベルに上昇する。
しない昇圧回路が起動され（実際は昇圧する時間に比べ
ロジック回路が動く時間は非常に速いので同時で良
い）、動作電圧ＶPP、ＶEWバックバイアス用電圧ＶＢ
ｐ、ＶＢｎおよびＶＢｎＢが所定のレベルに上げられ、
または下げられる。具体的には、図６（ｂ）に示すよう
に、動作電圧ＶPPが１２Ｖ、動作電圧ＶEWが−１０Ｖ、
バックバイアス用電圧ＶＢｐが１３Ｖに設定され、バッ
クバイアス用電圧ＶＢｎが−１Ｖに設定され、バックバ
イアス用電圧ＶＢｎＢが−１１Ｖに設定され、それぞれ
供給端子ＴVPP 、ＴVEW 、ＴVBp 、ＴVBn 、ＴVBnBに供
給される。したがって、ＰＭＯＳトランジスタＰ１〜Ｐ
Ｔ３、ＰＴ１Ｂ，ＰＴ２Ｂの基板にはソース電圧Ｖ
PP（１２Ｖ）より高い電圧ＶＢｐ（１３Ｖ）が印加さ
れ、ＮＭＯＳトランジスタＮＴ１，ＮＴ２の基板にはソ
ース電圧ＧＮＤ（０Ｖ）より低い電圧ＶＢｎ（−１Ｖ）
が印加され、ＮＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２
Ｂ，ＮＴ３の基板にはソース電圧ＶEW（−１０Ｖ）より
低い電圧ＶＢｎＢ（−１１Ｖ）が印加される。このと
き、レベル変換回路１１では、ＤＣ（直流）電流を流す
ことなく、ノードＮ２のレベルＶＮ２が、図６（ｃ）に
示すように、動作電圧ＶPPレベルに上昇する。
【００５６】接地レベルにあるノードＮ１のレベルは次
段のレベル変換回路１１ＢのＰＭＯＳトランジスタＰＴ
１Ｂのゲートに供給され、電源電圧ＶCCレベルにあるノ
ードＮ２のレベルはＰＭＯＳトランジスタＰＴ２Ｂのゲ
ートに供給される。その結果、レベル変換回路１１Ｂに
おいては、ＰＭＯＳトランジスタＰＴ１Ｂが導通状態に
保持され、ＰＭＯＳトランジスタＰＴ２Ｂが非導通状態
に保持される。これにより、ノードＮ１ＢがＶPPレベル
に上昇し、ＮＭＯＳトランジスタＮＴ２Ｂが導通状態に
遷移し、ノードＮ２ＢがＶEWレベルに引き込まれ、ＮＭ
ＯＳトランジスタＮＴ１Ｂは非導通状態に安定に保持さ
れる。このとき、レベル変換回路１１Ｂでは、ＤＣ（直
流）電流を流すことなく、ノードＮ１ＢのレベルＶＮ１
Ｂが、図６（ｃ）に示すように、動作電圧ＶPPレベルに
上昇する。
段のレベル変換回路１１ＢのＰＭＯＳトランジスタＰＴ
１Ｂのゲートに供給され、電源電圧ＶCCレベルにあるノ
ードＮ２のレベルはＰＭＯＳトランジスタＰＴ２Ｂのゲ
ートに供給される。その結果、レベル変換回路１１Ｂに
おいては、ＰＭＯＳトランジスタＰＴ１Ｂが導通状態に
保持され、ＰＭＯＳトランジスタＰＴ２Ｂが非導通状態
に保持される。これにより、ノードＮ１ＢがＶPPレベル
に上昇し、ＮＭＯＳトランジスタＮＴ２Ｂが導通状態に
遷移し、ノードＮ２ＢがＶEWレベルに引き込まれ、ＮＭ
ＯＳトランジスタＮＴ１Ｂは非導通状態に安定に保持さ
れる。このとき、レベル変換回路１１Ｂでは、ＤＣ（直
流）電流を流すことなく、ノードＮ１ＢのレベルＶＮ１
Ｂが、図６（ｃ）に示すように、動作電圧ＶPPレベルに
上昇する。
【００５７】そして、ノードＮ２Ｂの接地レベルは、出
力バッファ１２のＰＭＯＳトランジスタＰＴ３およびＮ
ＭＯＳトランジスタＮＴ３のゲートに供給される。これ
により、ＰＭＯＳトランジスタＰＴ３は導通状態に保持
され、ＮＭＯＳトランジスタＮＴ３が非導通状態に保持
される。その結果、ノードＮ３のレベルはＶPPレベルに
上昇し、出力端子ＴOUT からＶPPレベルの電圧Ｖｏが出
力される。
力バッファ１２のＰＭＯＳトランジスタＰＴ３およびＮ
ＭＯＳトランジスタＮＴ３のゲートに供給される。これ
により、ＰＭＯＳトランジスタＰＴ３は導通状態に保持
され、ＮＭＯＳトランジスタＮＴ３が非導通状態に保持
される。その結果、ノードＮ３のレベルはＶPPレベルに
上昇し、出力端子ＴOUT からＶPPレベルの電圧Ｖｏが出
力される。
【００５８】この場合、リーク電流が心配されるのは、
非導通状態に保持されるべきトランジスタＰＴ１，ＮＴ
２，ＰＴ２Ｂ，ＮＴ２Ｂ、およびＮＴ３となるが、これ
らのトランジスタにはバックバイアス用電圧ＶＢｐ、Ｖ
Ｂｎ，ＶＢｎＢによりＶＢＢ（ｐチャネル）およびＶＢ
Ｂ（ｎチャネル）のバックバイアスがかかって、０．３
Ｖ〜０．５Ｖに設定されているしきい値電圧Ｖｔｈが
０．６Ｖ〜０．８Ｖに上昇しているため、リーク電流は
流れない。
非導通状態に保持されるべきトランジスタＰＴ１，ＮＴ
２，ＰＴ２Ｂ，ＮＴ２Ｂ、およびＮＴ３となるが、これ
らのトランジスタにはバックバイアス用電圧ＶＢｐ、Ｖ
Ｂｎ，ＶＢｎＢによりＶＢＢ（ｐチャネル）およびＶＢ
Ｂ（ｎチャネル）のバックバイアスがかかって、０．３
Ｖ〜０．５Ｖに設定されているしきい値電圧Ｖｔｈが
０．６Ｖ〜０．８Ｖに上昇しているため、リーク電流は
流れない。
【００５９】以上説明したように、本実施形態によれ
ば、上述した第１の実施形態の効果と同様の効果を得る
ことができる。
ば、上述した第１の実施形態の効果と同様の効果を得る
ことができる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
読み出しである第１の動作モード時にはトランジスタの
しきい値電圧を低いままに保持し、動作電圧の高い書き
込みあるいは消去である第２の動作モード時にはしきい
値電圧を高く設定できることから、低電圧(3V 以下) で
の読み出しを高速にでき、あるいは動作低電圧限界をよ
り下げることができる。また一方、第２の動作モードに
おいては昇圧電源からのリーク電流を減少できるので昇
圧回路面積の減少と消費電力の削減を実現できる利点が
ある。
読み出しである第１の動作モード時にはトランジスタの
しきい値電圧を低いままに保持し、動作電圧の高い書き
込みあるいは消去である第２の動作モード時にはしきい
値電圧を高く設定できることから、低電圧(3V 以下) で
の読み出しを高速にでき、あるいは動作低電圧限界をよ
り下げることができる。また一方、第２の動作モードに
おいては昇圧電源からのリーク電流を減少できるので昇
圧回路面積の減少と消費電力の削減を実現できる利点が
ある。
【図１】本発明に係る半導体装置の第１の実施形態を示
す回路図である。
す回路図である。
【図２】図１の回路の書き込みおよび消去時のタイミン
グチャートである。
グチャートである。
【図３】本発明に係る半導体装置の第２の実施形態を示
す回路図である。
す回路図である。
【図４】図３の回路の書き込みおよび消去時のタイミン
グチャートである。
グチャートである。
【図５】本発明に係る半導体装置の第３の実施形態を示
す回路図である。
す回路図である。
【図６】図５の回路の書き込みおよび消去時のタイミン
グチャートである。
グチャートである。
【図７】リーク電流のもとになるサブスレッショルド電
流を説明するための図である。
流を説明するための図である。
【図８】リーク電流のもとになるとパンチスルー電流を
説明するための図である。
説明するための図である。
【図９】ＣＭＯＳインバータを例にとった供給電圧に応
じたリーク電流Ｉlkを示す図である。
じたリーク電流Ｉlkを示す図である。
１０，１０Ａ，１０Ｂ…半導体装置、１１，１１Ａ，１
１Ｂ…レベル変換回路、１２，１２Ａ…出力バッファ、
１３，１３Ａ，１３Ｂ…動電圧供給回路，ＰＴ１〜ＰＴ
３，ＰＴ１Ｂ，ＰＴ２Ｂ…ＰＭＯＳトランジスタ、ＮＴ
１〜ＮＴ３，ＮＴ１Ｂ，ＮＴ２Ｂ…ＮＭＯＳトランジス
タ、ＴVPP ，ＴVEW …動作電圧供給端子、ＴVBp ，Ｔ
VBn ，ＴVBnB…バックバイアス電圧供給端子。
１Ｂ…レベル変換回路、１２，１２Ａ…出力バッファ、
１３，１３Ａ，１３Ｂ…動電圧供給回路，ＰＴ１〜ＰＴ
３，ＰＴ１Ｂ，ＰＴ２Ｂ…ＰＭＯＳトランジスタ、ＮＴ
１〜ＮＴ３，ＮＴ１Ｂ，ＮＴ２Ｂ…ＮＭＯＳトランジス
タ、ＴVPP ，ＴVEW …動作電圧供給端子、ＴVBp ，Ｔ
VBn ，ＴVBnB…バックバイアス電圧供給端子。
Claims (8)
- 【請求項１】 少なくとも２つの動作モードを有し、第
１のモード時は第１の動作電圧が供給され、第２のモー
ド時は第２の動作電圧が供給される半導体装置であっ
て、 ゲート端子への印加電圧に応じて、動作電圧供給端子と
出力端子とを導通状態または非導通状態に保持する少な
くとも一つの絶縁ゲート型電界効果トランジスタと、 上記第２のモード時に、上記第２の動作電圧の絶対値が
上記第１の動作電圧の絶対値より大きい場合、上記絶縁
ゲート型電界効果トランジスタの基板に、上記第１のモ
ード時より絶対値が大きいバックバイアス電圧を供給す
る電圧供給手段とを有する半導体装置。 - 【請求項２】 上記電圧供給手段が第２のモード時に供
給するバックバイアス電圧は、第２の動作電圧より絶対
値が大きいバックバイアス電圧である請求項１記載の半
導体装置。 - 【請求項３】 上記第１の動作電圧は電源電圧であり、
第２の動作電圧は昇圧回路で発生させた電源電圧より高
い電圧である請求項１記載の半導体装置。 - 【請求項４】 上記第１の動作電圧および上記第２の動
作電圧は昇圧回路で発生した、電源電圧より高い電圧で
ある請求項１記載の半導体装置。 - 【請求項５】 上記第１の動作電圧は接地電圧であり、
第２の動作電圧は昇圧回路で発生した負の電圧である請
求項１記載の半導体装置。 - 【請求項６】 上記第１の動作電圧は電源電圧および接
地電圧であり、上記第２の動作電圧は昇圧回路で発生し
た電源電圧より高い電圧および昇圧回路で発生した負の
電圧である請求項１記載の半導体装置。 - 【請求項７】 上記電圧供給手段は、第１のモード時
に、上記絶縁ゲート型電界効果トランジスタの基板に第
１の動作電圧と略等しい電圧を供給する請求項１記載の
半導体装置。 - 【請求項８】 上記絶縁ゲート型電界効果トランジスタ
のしきい値電圧は標準のしきい値電圧より低く設定され
ている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477296A JPH1011989A (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477296A JPH1011989A (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011989A true JPH1011989A (ja) | 1998-01-16 |
Family
ID=15799651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16477296A Abandoned JPH1011989A (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011989A (ja) |
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- 1996-06-25 JP JP16477296A patent/JPH1011989A/ja not_active Abandoned
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