JPH0969737A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH0969737A JPH0969737A JP7225641A JP22564195A JPH0969737A JP H0969737 A JPH0969737 A JP H0969737A JP 7225641 A JP7225641 A JP 7225641A JP 22564195 A JP22564195 A JP 22564195A JP H0969737 A JPH0969737 A JP H0969737A
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- Japan
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- transistors
- current
- transistor
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Abstract
(57)【要約】
【課題】従来のようにＰＳＲＲ改善のための外部からの
ノイズの少ない電圧源を必要とすることなく、また、素
子数の増加を招くことなく良いＰＳＲＲ特性を有する増
幅回路を提供することにある。 【解決手段】差動入力信号を入力する第１及び第２のト
ランジスタ（Ｔ１、Ｔ２）で構成される差動対と、差動
対に動作電流を供給するための電流源（Ｉ１）と、差動
対の差動出力電流を入力するカスケ−ドに接続された第
３及び第４のトランジスタ（Ｔ３、Ｔ４）と、第３及び
第４のトランジスタの出力電流を電圧に変換する負荷
（Ｔ５、Ｔ６）と、変換された電圧を反転増幅する増幅
手段（−Ａ）と、第４のトランジスタの電流入力端子と
増幅手段の出力端子との間に設けられた位相補償手段
（ＣF ）とにより構成される。
ノイズの少ない電圧源を必要とすることなく、また、素
子数の増加を招くことなく良いＰＳＲＲ特性を有する増
幅回路を提供することにある。 【解決手段】差動入力信号を入力する第１及び第２のト
ランジスタ（Ｔ１、Ｔ２）で構成される差動対と、差動
対に動作電流を供給するための電流源（Ｉ１）と、差動
対の差動出力電流を入力するカスケ−ドに接続された第
３及び第４のトランジスタ（Ｔ３、Ｔ４）と、第３及び
第４のトランジスタの出力電流を電圧に変換する負荷
（Ｔ５、Ｔ６）と、変換された電圧を反転増幅する増幅
手段（−Ａ）と、第４のトランジスタの電流入力端子と
増幅手段の出力端子との間に設けられた位相補償手段
（ＣF ）とにより構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、高いＰＳＲＲ(Pow
er Supply Rejection Ratio)を有する増幅回路に関す
る。
er Supply Rejection Ratio)を有する増幅回路に関す
る。
【０００２】
【従来の技術】増幅段が２段以上ある高利得の増幅回路
は帰還回路を付加して用いる場合が多い。この時、発振
を防ぐために位相補償容量を付加して位相余裕をとるよ
うにしている。位相補償容量は、２段増幅回路の場合、
出力端子と２段目の増幅段の入力端子との間に接続され
る。これは、通常ミラ−補償と呼ばれる。この補償法で
は、図４に示すように、２段目の増幅段を構成するトラ
ンジスタが周波数が高くなると位相補償容量によりベー
スとコレクタ間がショートしたダイオード接続となって
しまい、エミッタに接続されている電源ラインより電源
のノイズが出力に伝達してしまう。このためミラー補償
では、電源電圧の変動が出力端子でどれだけ抑圧されて
いるかを示すＰＳＲＲ(Power Supply Rejection Ratio)
が高周波で劣化するという欠点があった。
は帰還回路を付加して用いる場合が多い。この時、発振
を防ぐために位相補償容量を付加して位相余裕をとるよ
うにしている。位相補償容量は、２段増幅回路の場合、
出力端子と２段目の増幅段の入力端子との間に接続され
る。これは、通常ミラ−補償と呼ばれる。この補償法で
は、図４に示すように、２段目の増幅段を構成するトラ
ンジスタが周波数が高くなると位相補償容量によりベー
スとコレクタ間がショートしたダイオード接続となって
しまい、エミッタに接続されている電源ラインより電源
のノイズが出力に伝達してしまう。このためミラー補償
では、電源電圧の変動が出力端子でどれだけ抑圧されて
いるかを示すＰＳＲＲ(Power Supply Rejection Ratio)
が高周波で劣化するという欠点があった。
【０００３】これを改善するための位相補償法がRibner
("Design Techniques for CascodedCMOS Op Amps with
Improved PSRR and Common-Mode Input Range," IEEE
JSSC vol.sc-19, No.6, pp.919-925 Dec. 1984)により
提案されている。これは、位相補償経路にゲ−ト接地回
路を含むもので、周波数が高くなってもダイオード接続
とならないようにしてＰＳＲＲの劣化を防ぐものであ
る。
("Design Techniques for CascodedCMOS Op Amps with
Improved PSRR and Common-Mode Input Range," IEEE
JSSC vol.sc-19, No.6, pp.919-925 Dec. 1984)により
提案されている。これは、位相補償経路にゲ−ト接地回
路を含むもので、周波数が高くなってもダイオード接続
とならないようにしてＰＳＲＲの劣化を防ぐものであ
る。
【０００４】しかしこのゲート接地用トランジスタのゲ
ートは、固定バイアス電圧でバイアスされており、例え
ば図５に示すように電源電圧を基準にバイアス電圧を発
生させると、電源のノイズがバイアス電圧にのり、ゲー
ト接地回路のトランジスタと位相補償容量を介して出力
に伝わり、結局ＰＳＲＲを改善することはできなくなる
という問題があった。
ートは、固定バイアス電圧でバイアスされており、例え
ば図５に示すように電源電圧を基準にバイアス電圧を発
生させると、電源のノイズがバイアス電圧にのり、ゲー
ト接地回路のトランジスタと位相補償容量を介して出力
に伝わり、結局ＰＳＲＲを改善することはできなくなる
という問題があった。
【０００５】
【発明が解決しようとする課題】このように、ＰＳＲＲ
を改善するためには、ゲート接地用トランジスタのゲー
トバイアス電圧は増幅回路の電源とは異なるノイズの少
ない電源で駆動せざるを得ず、増幅回路をＩＣ化する際
には外部よりノイズの少ないバイアス電圧源及び接続の
ためのピンが必要となるという問題がある。
を改善するためには、ゲート接地用トランジスタのゲー
トバイアス電圧は増幅回路の電源とは異なるノイズの少
ない電源で駆動せざるを得ず、増幅回路をＩＣ化する際
には外部よりノイズの少ないバイアス電圧源及び接続の
ためのピンが必要となるという問題がある。
【０００６】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、従来
のようにＰＳＲＲ改善のための外部からのノイズの少な
い電圧源を必要とすることなく、また、素子数の増加を
招くことなく良いＰＳＲＲ特性を有する増幅回路を提供
することにある。
鑑みてなされたもので、その目的とするところは、従来
のようにＰＳＲＲ改善のための外部からのノイズの少な
い電圧源を必要とすることなく、また、素子数の増加を
招くことなく良いＰＳＲＲ特性を有する増幅回路を提供
することにある。
【０００７】
【課題を解決するための手段】本発明においては、差動
入力信号を入力する第１及び第２のトランジスタで構成
される差動対と、前記差動対に動作電流を供給するため
の電流源と、前記差動対の差動出力電流を入力するカス
ケ−ドに接続された第３及び第４のトランジスタと、前
記第３及び第４のトランジスタの出力電流を電圧に変換
する負荷と、前記変換された電圧を反転増幅する増幅手
段と、前記第４のトランジスタの電流入力端子と前記増
幅手段の出力端子との間に設けられた位相補償手段とを
具備することを特徴とする。
入力信号を入力する第１及び第２のトランジスタで構成
される差動対と、前記差動対に動作電流を供給するため
の電流源と、前記差動対の差動出力電流を入力するカス
ケ−ドに接続された第３及び第４のトランジスタと、前
記第３及び第４のトランジスタの出力電流を電圧に変換
する負荷と、前記変換された電圧を反転増幅する増幅手
段と、前記第４のトランジスタの電流入力端子と前記増
幅手段の出力端子との間に設けられた位相補償手段とを
具備することを特徴とする。
【０００８】また本発明において、前記第３及び第４の
トランジスタが差動入力信号の同相電圧に応じた電圧で
バイアスされていることを特徴とする。また本発明にお
いて、前記差動入力信号の同相電圧に応じた電圧として
前記差動対の共通エミッタまたは共通ソースの電圧を用
いることを特徴とする。
トランジスタが差動入力信号の同相電圧に応じた電圧で
バイアスされていることを特徴とする。また本発明にお
いて、前記差動入力信号の同相電圧に応じた電圧として
前記差動対の共通エミッタまたは共通ソースの電圧を用
いることを特徴とする。
【０００９】
【発明の実施の形態】本発明の増幅回路によれば、ミラ
ー補償容量により高周波で２段目の増幅段を構成するト
ランジスタがダイオード接続となりＰＳＲＲが劣化する
のを防ぐために位相補償経路に挿入するトランジスタの
ゲートバイアス電圧を固定とはせず、差動入力信号の同
相電圧に応じた電圧とすることにより、外部からのノイ
ズの少ない電圧源を不要とすることができる。
ー補償容量により高周波で２段目の増幅段を構成するト
ランジスタがダイオード接続となりＰＳＲＲが劣化する
のを防ぐために位相補償経路に挿入するトランジスタの
ゲートバイアス電圧を固定とはせず、差動入力信号の同
相電圧に応じた電圧とすることにより、外部からのノイ
ズの少ない電圧源を不要とすることができる。
【００１０】また、差動入力信号の同相電圧に応じた電
圧として、差動対の共通エミッタまたは共通ソースの電
圧を用いることにより、素子数の増加を招かない。以
下、本発明の実施例を図面を用いて説明する。図１は、
本発明の増幅回路を示す図である。差動入力信号をゲー
トに入力するトランジスタＴ１及びＴ２で構成される差
動対と、この差動対の共通ソースにバイアス電流を供給
するための電流源Ｉ１と、差動対のドレインに各々バイ
アス電流を供給するための電流源Ｉ２及びＩ３と、差動
対の出力電流を各々ソースに入力するカスケ−ドに接続
されたトランジスタＴ３及びＴ４と、トランジスタＴ３
及びＴ４のドレインからの出力電流を電圧に変換するト
ランジスタＴ５及びＴ６により構成される能動負荷と、
変換された電圧を反転増幅する増幅手段と、トランジス
タＴ４のソースと増幅手段の出力端子との間に設けられ
た位相補償容量ＣＦとにより構成され、トランジスタＴ
３及びＴ４が差動対の共通ソースの電圧によりバイアス
されている。
圧として、差動対の共通エミッタまたは共通ソースの電
圧を用いることにより、素子数の増加を招かない。以
下、本発明の実施例を図面を用いて説明する。図１は、
本発明の増幅回路を示す図である。差動入力信号をゲー
トに入力するトランジスタＴ１及びＴ２で構成される差
動対と、この差動対の共通ソースにバイアス電流を供給
するための電流源Ｉ１と、差動対のドレインに各々バイ
アス電流を供給するための電流源Ｉ２及びＩ３と、差動
対の出力電流を各々ソースに入力するカスケ−ドに接続
されたトランジスタＴ３及びＴ４と、トランジスタＴ３
及びＴ４のドレインからの出力電流を電圧に変換するト
ランジスタＴ５及びＴ６により構成される能動負荷と、
変換された電圧を反転増幅する増幅手段と、トランジス
タＴ４のソースと増幅手段の出力端子との間に設けられ
た位相補償容量ＣＦとにより構成され、トランジスタＴ
３及びＴ４が差動対の共通ソースの電圧によりバイアス
されている。
【００１１】図１においてカスケードに接続されたトラ
ンジスタＴ３及びＴ４のゲートは各々差動対の共通ソー
スの電圧、つまりは入力の同相電圧によりバイアスされ
ており、図５に示す従来例のように電源電圧を基準とし
た一定電圧でバイアスされていないので、トランジスタ
Ｔ４のゲートには電源電圧のノイズが加わることが無
く、位相補償用容量を介して電源のノイズが出力に伝達
されることは無いのでＰＳＲＲを高めることができる。
また、この構成によると、トランジスタＴ３及びＴ４の
バイアス回路が不要なので、図５の従来例に比べ回路規
模を小さくできる。
ンジスタＴ３及びＴ４のゲートは各々差動対の共通ソー
スの電圧、つまりは入力の同相電圧によりバイアスされ
ており、図５に示す従来例のように電源電圧を基準とし
た一定電圧でバイアスされていないので、トランジスタ
Ｔ４のゲートには電源電圧のノイズが加わることが無
く、位相補償用容量を介して電源のノイズが出力に伝達
されることは無いのでＰＳＲＲを高めることができる。
また、この構成によると、トランジスタＴ３及びＴ４の
バイアス回路が不要なので、図５の従来例に比べ回路規
模を小さくできる。
【００１２】反転増幅手段は例えば図２に示すようにト
ランジスタＴ７と電流源Ｉ４で構成できる。 以上、Ｍ
ＯＳトランジスタを用いて説明してきたが、図３に示す
ようにバイポーラ・トランジスタを用いても同様に構成
することができる。
ランジスタＴ７と電流源Ｉ４で構成できる。 以上、Ｍ
ＯＳトランジスタを用いて説明してきたが、図３に示す
ようにバイポーラ・トランジスタを用いても同様に構成
することができる。
【００１３】
【発明の効果】本発明の増幅回路によれば、従来必要だ
った外部からのノイズの少ない電圧源を用いずＰＳＲＲ
を高めることができる。また、差動入力信号の同相電圧
に応じた電圧として、差動対の共通エミッタまたは共通
ソースの電圧を用いることにより、素子数の増加を招か
ないため、回路規模を増大することなくＰＳＲＲを改善
することができる。
った外部からのノイズの少ない電圧源を用いずＰＳＲＲ
を高めることができる。また、差動入力信号の同相電圧
に応じた電圧として、差動対の共通エミッタまたは共通
ソースの電圧を用いることにより、素子数の増加を招か
ないため、回路規模を増大することなくＰＳＲＲを改善
することができる。
【図１】 本発明の増幅回路の基本構成を示す図
【図２】 本発明の増幅回路の具体的構成を示す図
【図３】 本発明の増幅回路をバイポーラトランジスタ
を用いて構成した図
を用いて構成した図
【図４】 第１の従来例を示す図
【図５】 第２の従来例を示す図
Ｔ１〜Ｔ７：トランジスタ ＣＦ ：位相補償容量 Ｉ１〜Ｉ４：電流源 Ｖ１ ：バイアス手段
Claims (3)
- 【請求項１】差動入力信号を入力する第１及び第２のト
ランジスタで構成される差動対と、前記差動対に動作電
流を供給するための電流源と、前記差動対の差動出力電
流を入力する第３及び第４のトランジスタと、前記第３
及び第４のトランジスタの出力電流を電圧に変換する負
荷と、前記変換された電圧を反転増幅する増幅手段と、
前記第４のトランジスタの電流入力端子と前記増幅手段
の出力端子との間に設けられた位相補償手段とを具備す
ることを特徴とする増幅回路。 - 【請求項２】前記第３及び第４のトランジスタは差動入
力信号の同相電圧に応じた電圧でバイアスされているこ
とを特徴とする請求項１記載の増幅回路。 - 【請求項３】前記差動入力信号の同相電圧に応じた電圧
として前記差動対の共通エミッタまたは共通ソースの電
圧を用いることを特徴とする請求項１記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225641A JPH0969737A (ja) | 1995-09-04 | 1995-09-04 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225641A JPH0969737A (ja) | 1995-09-04 | 1995-09-04 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969737A true JPH0969737A (ja) | 1997-03-11 |
Family
ID=16832491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7225641A Pending JPH0969737A (ja) | 1995-09-04 | 1995-09-04 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014082535A (ja) * | 2012-10-12 | 2014-05-08 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
-
1995
- 1995-09-04 JP JP7225641A patent/JPH0969737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014082535A (ja) * | 2012-10-12 | 2014-05-08 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
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