JPH0969742A - LC filter - Google Patents
LC filterInfo
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- JPH0969742A JPH0969742A JP7248854A JP24885495A JPH0969742A JP H0969742 A JPH0969742 A JP H0969742A JP 7248854 A JP7248854 A JP 7248854A JP 24885495 A JP24885495 A JP 24885495A JP H0969742 A JPH0969742 A JP H0969742A
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- film layer
- dielectric thin
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Abstract
(57)【要約】
【課題】 容量部の薄厚化が可能となり、耐熱性に優れ
るＬＣフィルタを提供する。
【解決手段】 絶縁基板の表面に、直接又は下地層を介
してＮｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ層
を形成してこれを下部電極４ａ，４ｂとし、該下部電極
上にＳｉＯ2 等の誘電体薄膜層７を形成し、さらに該誘
電体薄膜層７の表面に上部電極８ａ，８ｂを形成するこ
とにより、絶縁基板上に並列共振用コンデンサＣ0 ，Ｃ
0 を配設したことを特徴とするものであるから、ＳｉＯ
2 等の誘電体薄膜層を適用していることにより、容量部
の薄厚化が可能となると共に、Ｎｉを３０％以上含有す
るＦｅ−Ｎｉ合金メッキ層により耐熱性に優れ、これに
より、製造工程や実装工程での熱処理による薄膜コンデ
ンサの劣化が可及的に減少でき、小型で、特性の良いＬ
Ｃフィルタを提供することができる。
(57) [Summary] [PROBLEMS] To provide an LC filter having excellent heat resistance, which enables thinning of a capacitance portion. An Fe-Ni alloy plating layer containing 30% or more of Ni is formed on the surface of an insulating substrate directly or through an underlayer to form lower electrodes 4a and 4b, and SiO 2 is formed on the lower electrodes. And the like, and upper electrodes 8a and 8b are formed on the surface of the dielectric thin film layer 7 to form parallel resonance capacitors C 0 and C on the insulating substrate.
Since it is characterized by the provision of 0 , SiO
By applying a dielectric thin film layer such as 2 and the like, it is possible to reduce the thickness of the capacitor portion, and the Fe-Ni alloy plating layer containing 30% or more of Ni has excellent heat resistance. Degradation of the thin film capacitor due to heat treatment in the mounting process and mounting process can be reduced as much as possible.
A C filter can be provided.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、携帯電話や自動車
電話等の各種無線通信機器に使用されるＬＣフィルタに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LC filter used for various wireless communication devices such as a portable telephone and a car telephone.
【０００２】[0002]
【従来の技術】ＬＣフィルタとしては、アルミナ等の薄
い、複数又は単数の絶縁基板からなる基体板により共振
用コンデンサとインダクタとを並列接続した並列共振回
路を担持してなるものが一般的に用いられている。この
ＬＣフィルタは、誘電体ブロック内に複数の貫通孔状の
共振導体を形成した一体型誘電体フィルタや二枚の誘電
基板の間に箔状の共振導体を挟持した三導体型ストリッ
プラインフィルタに比して薄肉化、小型化が容易である
等の利点からカードサイズの携帯電話に好適に採用され
つつある。2. Description of the Related Art As an LC filter, generally used is one in which a parallel resonance circuit in which a resonance capacitor and an inductor are connected in parallel is carried by a base plate made of a thin or plural insulating substrate such as alumina. Has been. This LC filter can be used as an integrated dielectric filter in which a plurality of through-hole-shaped resonance conductors are formed in a dielectric block or a three-conductor stripline filter in which a foil-shaped resonance conductor is sandwiched between two dielectric substrates. In comparison, it is being favorably adopted for card-sized mobile phones because of its advantages such as thinness and easy miniaturization.
【０００３】一方、近年は、電子機器等の小型化、高性
能化、高密度実装化に対する要望が高まっており、この
ため、ＬＣフィルタのいっそうの小型化が強く求められ
るようになっている。そしてこの要求に対応するために
は、フィルタ部品の集積化、小型化を図る必要があり、
フィルタの大部分を占める容量部の小型化が求められて
いる。この小型化を図る方法としては、スパッタリング
法やＣＶＤ法等の薄膜形成技術により容量部を薄膜化す
ることが考えられる。On the other hand, in recent years, there has been an increasing demand for miniaturization, high performance, and high-density mounting of electronic devices and the like. Therefore, further miniaturization of LC filters has been strongly demanded. In order to meet this demand, it is necessary to integrate and reduce the size of filter parts.
There is a demand for miniaturization of the capacitance part that occupies most of the filter. As a method for achieving this miniaturization, it is conceivable to thin the capacitor portion by a thin film forming technique such as a sputtering method or a CVD method.
【０００４】[0004]
【発明が解決しようとする課題】前記容量部（コンデン
サ）を薄膜形成するのに、良く知られた方法としては、
特開昭５２−５３２５７号公報や特公昭６０−５５９５
７号公報等に開示されているように、絶縁基板上にＴａ
等の陽極酸化可能な金属をスパッタリング等により薄膜
形成し、その後、例えば０．１％濃度のクエン酸溶液等
を用いて陽極酸化することにより、Ｔａからなる下部電
極とＴａ2 Ｏ5 からなる誘電体層を形成する。その上に
スパッタリング等によりＴａ，Ａｌ等の金属からなる上
部電極を形成し、薄膜コンデンサとする手法が挙げられ
る。A well-known method for forming a thin film of the capacitor section (capacitor) is as follows.
JP-A-52-53257 and JP-B-60-5595.
As disclosed in Japanese Patent Publication No. 7 and the like, Ta is formed on an insulating substrate.
A thin film of Ta 2 O 5 and a lower electrode made of Ta are formed by forming a thin film of anodizable metal such as by sputtering and then anodizing using a 0.1% concentration citric acid solution or the like. Form body layers. There is a method in which an upper electrode made of a metal such as Ta or Al is formed thereon by sputtering or the like to form a thin film capacitor.
【０００５】ところで、ＬＣフィルタは、製造工程や回
路基板上への実装時に、３５０℃程度の熱処理を受ける
ため、上述のように薄膜化すると、熱処理時に下部電極
の再結晶によって、例えば、誘電体層のＴａ2 Ｏ5 と下
部電極のＴａが熱により拡散しあって導電性を示した
り、熱膨張率の差等により耐電圧性が低下するという問
題が生じる。本発明は、容量部の薄厚化が可能となり、
耐熱性に優れるＬＣフィルタの提供を目的とするもので
ある。By the way, the LC filter is subjected to a heat treatment at about 350 ° C. during the manufacturing process and mounting on a circuit board. Therefore, if the LC filter is thinned as described above, the lower electrode is recrystallized during the heat treatment to cause, for example, a dielectric substance. There arises a problem that Ta 2 O 5 of the layer and Ta of the lower electrode are diffused by heat to show conductivity, and the withstand voltage is lowered due to a difference in coefficient of thermal expansion. The present invention enables the thickness of the capacitance portion to be reduced,
It is intended to provide an LC filter having excellent heat resistance.
【０００６】[0006]
【課題を解決するための手段】本発明は、複数の絶縁基
板を積層してなるか、または単数の絶縁基板からなる基
体板により共振用コンデンサとインダクタとが並列され
た並列共振回路を担持してなるＬＣフィルタにおいて、
絶縁基板の表面に、直接又は下地層を介してＮｉを３０
％以上含有するＦｅ−Ｎｉ合金メッキ層を形成してこれ
を下部電極とし、該下部電極上に誘電体薄膜層を形成
し、さらに該誘電体薄膜層の表面に上部電極を形成する
ことにより、絶縁基板上に並列共振用コンデンサを配設
したことを特徴とするＬＣフィルタである。According to the present invention, a plurality of insulating substrates are laminated, or a parallel resonant circuit in which a resonant capacitor and an inductor are arranged in parallel is carried by a base plate made of a single insulating substrate. In the LC filter
Ni is deposited on the surface of the insulating substrate either directly or through an underlayer.
% Of Fe-Ni alloy plating layer is formed to form a lower electrode, a dielectric thin film layer is formed on the lower electrode, and an upper electrode is formed on the surface of the dielectric thin film layer. The LC filter is characterized in that a parallel resonance capacitor is arranged on an insulating substrate.
【０００７】ここで前記並列共振用コンデンサ上に、さ
らに薄膜コンデンサを形成し、該薄膜コンデンサを入出
力結合用コンデンサとしても良い。Here, a thin film capacitor may be further formed on the parallel resonance capacitor, and the thin film capacitor may be used as an input / output coupling capacitor.
【０００８】高温雰囲気による上述した耐電圧性の劣化
は、主には上下の電極層に起因するから、この電極層と
してＮｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ層
を適用すると、熱処理時の再結晶や、熱膨張の差を吸収
でき、熱処理後に、耐電圧性や容量の変化が小さい薄膜
コンデンサが提供可能となる。The above-mentioned deterioration of withstand voltage due to the high temperature atmosphere is mainly caused by the upper and lower electrode layers. Therefore, if a Fe--Ni alloy plating layer containing 30% or more of Ni is applied as this electrode layer, the heat treatment is not performed. It is possible to provide a thin film capacitor that can recrystallize and absorb a difference in thermal expansion and that has a small change in withstand voltage and capacity after heat treatment.
【０００９】また絶縁基板の表面に直接又は下地層を介
してＮｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ層
を形成してこれをアース電極を兼用する下部電極とし、
かつ該電極を含む絶縁基板のほぼ全面を誘電体薄膜層で
覆って、該誘電体薄膜層上に、下部電極と対向する面に
上部電極を形成して、前記誘電体薄膜層を介して上下電
極により並列共振用コンデンサを構成し、さらに、上部
電極を含む誘電体薄膜層のほぼ全面を絶縁薄膜層で覆っ
て、その表面に、並列共振用インダクタを形成しても良
い。この構成にあっては、インダクタ形成領域に、イン
ダクタを後付することができ、このため、共振用コンデ
ンサの容量と、インダクタのインダクタンスの値によっ
て、共振周波数ｆ0 が決定されるから、コンデンサの容
量にバラツキがあったとしても、その容量にあわせて、
最適なインダクタンス値のインダクタを、インダクタ形
成領域に形成することにより、所要の共振周波数ｆ0 を
得ることが可能となる。Further, a Fe-Ni alloy plating layer containing 30% or more of Ni is formed on the surface of the insulating substrate directly or through an underlayer, and this is used as a lower electrode which also serves as a ground electrode.
In addition, almost the entire surface of the insulating substrate including the electrodes is covered with a dielectric thin film layer, and an upper electrode is formed on the dielectric thin film layer on a surface facing the lower electrode, and the dielectric thin film layer is interposed between the upper and lower electrodes. A parallel resonance capacitor may be formed by the electrodes, and the dielectric thin film layer including the upper electrode may be covered with an insulating thin film layer over substantially the entire surface thereof, and the parallel resonance inductor may be formed on the surface. In this configuration, the inductor can be added later to the inductor formation region. Therefore, the resonance frequency f 0 is determined by the capacitance of the resonance capacitor and the value of the inductance of the inductor. Even if there are variations in capacity, according to the capacity,
By forming the inductor having the optimum inductance value in the inductor formation region, it becomes possible to obtain the required resonance frequency f 0 .
【００１０】前記誘電体薄膜層としては、ＳｉＯ2 を適
用することができる。この誘電体薄膜層にあっては、容
量温度係数が小さく、温度変化に対して、安定した容量
値を示す。As the dielectric thin film layer, SiO 2 can be applied. This dielectric thin film layer has a small capacitance temperature coefficient and exhibits a stable capacitance value with respect to temperature changes.
【００１１】[0011]
【発明の実施の形態】添付図面について本発明の一実施
例を説明する。図１は本発明に係るＬＣフィルタを示す
ものであり、寸法例が厚0.635mm ，縦2mm ，横2mm 等の
矩形状に成形されたアルミナ等の絶縁基板２ａ，２ｂ，
２ｃを積層して、これを共振用コンデンサＣ0 とインダ
クタＬとからなる並列共振回路を担持する基体板１とし
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1 shows an LC filter according to the present invention. An example of dimensions is an insulating substrate 2a, 2b made of alumina or the like formed in a rectangular shape having a thickness of 0.635 mm, a length of 2 mm, and a width of 2 mm.
2c are laminated to form a base plate 1 carrying a parallel resonance circuit composed of a resonance capacitor C 0 and an inductor L.
【００１２】ここで、絶縁基板２ａの表面には図１中
で、左右に長い矩形状のアース電極３ａ，３ｂがあらか
じめ並成される。また、絶縁基板２ｂ上には、並列共振
用インダクタＬ1 ，Ｌ2 を相互に並列関係となるように
形成している。このインダクタＬ1 ，Ｌ2 は絶縁基板２
ｂ上で隣接することにより磁界結合させている。前記イ
ンダクタＬ1 ，Ｌ2 の一側端部にはスルホールｈが形成
されている。さらにまた絶縁基板２ｃの表面には、左右
に長い矩形状の並列共振用コンデンサＣ0 ，Ｃ0の下部
電極４ａ，４ｂを並べて形成し、その図中右端部にスル
ホールｈを夫々形成して、前記絶縁基板２ｂのスルホー
ルｈと一致させている。そして、積層状態で、各スルホ
ールｈを介して、アース電極３ａ，並列共振用インダク
タＬ1 ，下部電極４ａを電気的に接続し、アース電極３
ｂ，並列共振用インダクタＬ2 ，下部電極４ｂを電気的
に接続している。Here, rectangular ground electrodes 3a and 3b, which are long in the left and right directions in FIG. 1, are formed in parallel on the surface of the insulating substrate 2a in advance. Further, the parallel resonance inductors L 1 and L 2 are formed on the insulating substrate 2b so as to be in parallel relationship with each other. The inductors L 1 and L 2 are the insulating substrate 2
Magnetic fields are coupled by being adjacent to each other on b. A through hole h is formed at one end of the inductors L 1 and L 2 . Furthermore, on the surface of the insulating substrate 2c, the lower electrodes 4a and 4b of the rectangular parallel resonance capacitors C 0 and C 0 that are long in the left and right are formed side by side, and the through holes h are formed at the right end portions in the figure, respectively. It is matched with the through hole h of the insulating substrate 2b. Then, in the laminated state, the ground electrode 3a, the parallel resonance inductor L 1 , and the lower electrode 4a are electrically connected to each other through each through hole h, and the ground electrode 3
b, the parallel resonance inductor L 2 , and the lower electrode 4b are electrically connected.
【００１３】また、図中絶縁基板２ｃの左端の上部に
は、接続端部６ａ，６ｂが形成されている。この接続端
部６ａ，６ｂにも、スルホールｈが形成され、該スルホ
ールｈを介して接続端部６ａを並列共振用インダクタＬ
1 に、接続端部６ｂを並列共振用インダクタＬ2 に接続
するようにしている。Connection ends 6a and 6b are formed on the left end of the insulating substrate 2c in the figure. Through holes h are also formed in the connection ends 6a and 6b, and the connection end 6a is connected to the parallel resonance inductor L via the through holes h.
1 , the connection end 6b is connected to the parallel resonance inductor L 2 .
【００１４】各絶縁基板２ａ，２ｂ上のアース電極３
ａ，３ｂ及びインダクタＬ1 ，Ｌ2 は、スパッタリング
のほかにスクリーン印刷等の公知手段によっても形成す
ることができる。一方、前記下部電極４ａ，４ｂは、直
接又は下地層を介してＮｉを３０％以上含有するＦｅ−
Ｎｉ合金メッキ層を形成してなるものであり、並列共振
用コンデンサＣ0 ，Ｃ0 の下部電極となるとともに、ア
−ス電極を兼用する。この下部電極４ａ，４ｂの構成
は、本発明の要部に係り、後に詳細に説明する。Ground electrode 3 on each insulating substrate 2a, 2b
The a and 3b and the inductors L 1 and L 2 can be formed by a known means such as screen printing in addition to sputtering. On the other hand, the lower electrodes 4a and 4b are made of Fe- containing 30% or more of Ni, either directly or through an underlayer.
It is formed by forming a Ni alloy plating layer and serves as the lower electrode of the parallel resonance capacitors C 0 and C 0 and also as the ground electrode. The structure of the lower electrodes 4a and 4b relates to the main part of the present invention and will be described later in detail.
【００１５】このように形成した各絶縁基板２ａ，２
ｂ，２ｃを積層した後に、絶縁基板２ｃ上で、前記下部
電極４ａ，４ｂを含むほぼ全面に、ＳｉＯ2 からなる誘
電体薄膜層７が、ＣＶＤ法やスパッタ法により被覆され
る。そして、この誘電体薄膜層７上で、下部電極４ａと
対向する面領域上に、上部電極８ａと、アース電極１０
ａとが左右に分離して形成され、同じく、下部電極４ｂ
と対向する面領域上に上部電極８ｂと、アース電極１０
ｂとが左右に分離して形成される。さらには、上部電極
８ａ，８ｂは、図中左側に延出して、接続端部９ａ，９
ｂを形成し、該接続端部９ａ，９ｂを前記接続端部６
ａ，６ｂに接続するようにしている。また、アース電極
１０ａ，１０ｂは下部電極４ａ，４ｂと接続するように
している。この上部電極８ａ，８ｂ及びアース電極１０
ａ，１０ｂはスパッタリングで形成される。The insulating substrates 2a, 2 thus formed
After laminating b and 2c, a dielectric thin film layer 7 made of SiO 2 is coated on the insulating substrate 2c on almost the entire surface including the lower electrodes 4a and 4b by a CVD method or a sputtering method. Then, on this dielectric thin film layer 7, on the surface region facing the lower electrode 4a, the upper electrode 8a and the ground electrode 10 are formed.
and a are separately formed on the left and right, and similarly, the lower electrode 4b is formed.
The upper electrode 8b and the ground electrode 10 on the surface area facing the
and b are formed separately on the left and right. Further, the upper electrodes 8a, 8b extend to the left side in the drawing and are connected to the connection end portions 9a, 9b.
b, the connecting ends 9a and 9b are connected to the connecting end 6
It connects to a and 6b. The ground electrodes 10a and 10b are connected to the lower electrodes 4a and 4b. The upper electrodes 8a and 8b and the ground electrode 10
a and 10b are formed by sputtering.
【００１６】この接続端部９ａ，９ｂと接続端部６ａ，
６ｂ及びアース電極１０ａ，１０ｂと下部電極４ａ，４
ｂとの接続は、誘電体薄膜層７に、上部電極８ａ，８ｂ
及びアース電極１０ａ，１０ｂを形成する前に、各スル
ホールｈに一致する箇所を部分的に除去しておき、接続
端部９ａ，９ｂ及びアース電極１０ａ，１０ｂのスパッ
タリングにより、該除去部を介して上部電極８ａ，８ｂ
及びアース電極１０ａ，１０ｂを夫々絶縁基板２ｃ上の
各下部電極４ａ，４ｂ，接続端部６ａ，６ｂと電気的に
接続するようにする。The connecting ends 9a and 9b and the connecting ends 6a,
6b and ground electrodes 10a, 10b and lower electrodes 4a, 4
b is connected to the dielectric thin film layer 7 by the upper electrodes 8a and 8b.
Before forming the ground electrodes 10a and 10b, the portions corresponding to the through holes h are partially removed, and the connection end portions 9a and 9b and the ground electrodes 10a and 10b are sputtered to pass through the removed portions. Upper electrodes 8a, 8b
The ground electrodes 10a and 10b are electrically connected to the respective lower electrodes 4a and 4b and the connection end portions 6a and 6b on the insulating substrate 2c.
【００１７】これにより、前記誘電体薄膜層７を介し
て、下部電極（アース電極）４ａ，４ｂと上部電極８
ａ，８ｂが対置することにより、並列共振用コンデンサ
Ｃ0 ，Ｃ0 が形成されることとなる。As a result, the lower electrodes (ground electrodes) 4a and 4b and the upper electrode 8 are interposed via the dielectric thin film layer 7.
The parallel resonance capacitors C 0 and C 0 are formed by the a and 8 b being placed opposite to each other.
【００１８】この上部電極８ａ，８ｂ，アース電極１０
ａ，１０ｂの形成後に、さらに、この誘電体薄膜層７上
には、上部電極８ａ，８ｂ、アース電極１０ａ，１０ｂ
を含む全面が、ＳｉＯ2 からなる誘電体薄膜層１２によ
り被覆される。そして、この誘電体薄膜層１２上の上部
電極８ａ，８ｂと対向する領域に、入出力電極１３ａ，
１３ｂがスパッタリングにより形成され、さらにアース
電極１０ａ，１０ｂに対向する領域に、アース電極１４
ａ，１４ｂが同じくスパッタリングにより形成される。
前記アース電極１４ａ，１４ｂは、上述と同様の手段で
誘電体薄膜層１２を部分的に除去することにより、アー
ス電極１０ａ，１０ｂと電気的に接続される。これによ
り、誘電体薄膜層１２を介して、入出力電極１３ａ，１
３ｂと上部電極８ａ，８ｂが対置して、入出力結合用コ
ンデンサＣ1 ，Ｃ2 が形成されることとなる。The upper electrodes 8a and 8b, the ground electrode 10
After forming a and 10b, the upper electrodes 8a and 8b and the ground electrodes 10a and 10b are further formed on the dielectric thin film layer 7.
The entire surface including is covered with a dielectric thin film layer 12 made of SiO 2 . Then, in the region of the dielectric thin film layer 12 facing the upper electrodes 8a, 8b, the input / output electrodes 13a,
13b is formed by sputtering, and the ground electrode 14 is formed in a region facing the ground electrodes 10a and 10b.
Similarly, a and 14b are formed by sputtering.
The ground electrodes 14a and 14b are electrically connected to the ground electrodes 10a and 10b by partially removing the dielectric thin film layer 12 by the same means as described above. As a result, the input / output electrodes 13a, 1a
3b and the upper electrode 8a, 8b is then opposed, so that the capacitor C 1 for output coupling, C 2 are formed.
【００１９】かかる構成にあって、前記入出力電極１３
ａ，１３ｂには、夫々外部電路が接続され、また表面に
露出されたアース電極１４ａ，１４ｂにアース接続が施
される。そして、このＬＣフィルタにより図３の等価回
路が構成されることとなる。この等価回路にあっては、
インダクタＬ1 ，Ｌ2 の磁界結合により、二組のＬＣフ
ィルタが結合されてなる。In such a structure, the input / output electrode 13
An external electric path is connected to each of a and 13b, and an earth connection is made to the earth electrodes 14a and 14b exposed on the surface. Then, this LC filter constitutes the equivalent circuit of FIG. In this equivalent circuit,
Two sets of LC filters are coupled by magnetic field coupling of the inductors L 1 and L 2 .
【００２０】かかる構成にあって、下部電極４ａ，４ｂ
は、電解メッキ法により形成される。その構成を詳細に
説明する。In this structure, the lower electrodes 4a, 4b
Is formed by an electrolytic plating method. The configuration will be described in detail.
【００２１】ここで、図２は、下部電極４ａ，４ｂを下
地層５ａ，５ｂを介して、絶縁基板２ｃ上に形成した構
成の拡大図である。ここで、絶縁基板２ｃに直接接触す
る下地層５ａは、絶縁基板２ｃとの密着性の向上と、導
電性を付与して電解メッキを可能とするために形成され
るものであり、Ｔｉをスパッタリングによりほぼ0.2μ
ｍ厚となるように被覆形成してなるものである。この下
地層５ａ上に被着される下地層５ｂは、ほぼ 7μｍ厚の
Ｃｕからなる。この下地層５ｂは、抵抗率の低い金属を
用いることにより、コンデンサの高周波特性を向上させ
るものである。この下地層５ｂは、電解メッキ法により
形成される。この下地層５ｂは省略しても良い。Here, FIG. 2 is an enlarged view of a structure in which the lower electrodes 4a and 4b are formed on the insulating substrate 2c via the underlying layers 5a and 5b. Here, the underlying layer 5a that is in direct contact with the insulating substrate 2c is formed to improve the adhesion to the insulating substrate 2c and to impart conductivity to enable electrolytic plating, and Ti is sputtered. Due to approximately 0.2μ
The coating is formed so as to have a thickness of m. The base layer 5b deposited on the base layer 5a is made of Cu having a thickness of approximately 7 μm. The underlayer 5b improves the high frequency characteristics of the capacitor by using a metal having a low resistivity. The base layer 5b is formed by an electrolytic plating method. The base layer 5b may be omitted.
【００２２】そして、この下地層５ｂ上に下部電極４
ａ，４ｂが形成される。この下部電極４ａ，４ｂは、上
述したように、Ｆｅ−Ｎｉ合金メッキ層とし、下地層５
ｂ上に電解メッキにより形成される。Then, the lower electrode 4 is formed on the underlayer 5b.
a and 4b are formed. The lower electrodes 4a and 4b are, as described above, the Fe--Ni alloy plating layer and the underlayer 5
It is formed on b by electrolytic plating.
【００２３】ここで、図４は、高温ライフ試験に供する
試料の構成を示し、Ａｌ2 Ｏ3 （アルミナ）からなる基
板ａ上に、0.2 μｍ厚のＴｉ層と、７μｍ厚のＣｕ層を
介してＮｉを５０％含有するＦｅ−Ｎｉ合金からなる電
解メッキにより下部電極ｂを形成し、さらに試験に供す
る誘電体薄膜層ｃとしてＳｉＯ2 層，Ａｌ2 Ｏ3 層，Ｔ
ａ2 Ｏ5 層の三種をそれぞれ１μｍの厚で被覆し、この
上にＡｌからなる上部電極ｄを形成（本発明の基本構造
に相当）して構成される。ここで、各試料とも絶縁抵抗
はいずれも１０ＧΩ以上であった。また試料の電極面積
を１．６１ｍｍ2 ，試料個数を６７６個として、試験に
供した。FIG. 4 shows the structure of a sample used in the high temperature life test, in which a 0.2 μm thick Ti layer and a 7 μm thick Cu layer are provided on a substrate a made of Al 2 O 3 (alumina). To form a lower electrode b by electroplating of a Fe-Ni alloy containing 50% of Ni, and a SiO 2 layer, an Al 2 O 3 layer, T as a dielectric thin film layer c to be tested.
Each of the a 2 O 5 layers is coated with a thickness of 1 μm, and an upper electrode d made of Al is formed thereon (corresponding to the basic structure of the present invention). Here, the insulation resistance of each sample was 10 GΩ or more. Also, the electrode area of the sample was 1.61 mm 2 , and the number of samples was 676, and the test was performed.
【００２４】各試料につき高温ライフ試験を３５０℃の
温度雰囲気中で行なった。図５はこのときの、残存率を
示す図表である。この表から解るにように、３５０℃雰
囲気で、５０時間放置しても、いずれの試料にも、下部
電極にクラック等の破損がみられず、残存率は１００％
であった。A high temperature life test was conducted on each sample in an atmosphere of a temperature of 350.degree. FIG. 5 is a chart showing the residual rate at this time. As can be seen from this table, even if left in a 350 ° C. atmosphere for 50 hours, no damage such as cracks was observed on the lower electrode in any of the samples, and the residual rate was 100%.
Met.
【００２５】また図６は、各材料の誘電体薄膜層ｃの誘
電率と、容量温度係数を示すものである。この表から、
ＳｉＯ2 は、Ａｌ2 Ｏ3 又はＴａ2 Ｏ5 に比して、容量
温度係数が-50ppm/ ℃以下であり、温度安定性に優れて
いることが解る。FIG. 6 shows the dielectric constant and the temperature coefficient of capacitance of the dielectric thin film layer c of each material. From this table,
It can be seen that SiO 2 has a temperature coefficient of capacity of −50 ppm / ° C. or less as compared with Al 2 O 3 or Ta 2 O 5 , and is excellent in temperature stability.
【００２６】図７，８は、熱処理時間に対する静電容量
変化率を示すものであり、図７はＳｉＯ2 と、Ｔａ2 Ｏ
5 の温度特性を示す。このグラフから、図６の表のよう
にＳｉＯ2 の温度安定性が理解される。ここで測定周波
数は１ＭＨｚとした。また図８はＳｉＯ2 に対する熱処
理時間を０〜４０時間の長時間とした場合の静電容量変
化率を示すものであり、長時間においても、安定した静
電容量を示すことが解る。7 and 8 show the rate of change in capacitance with respect to the heat treatment time. FIG. 7 shows SiO 2 and Ta 2 O.
The temperature characteristics of 5 are shown. From this graph, the temperature stability of SiO 2 can be understood as shown in the table of FIG. Here, the measurement frequency was 1 MHz. Further, FIG. 8 shows the capacitance change rate when the heat treatment time for SiO 2 is a long time of 0 to 40 hours, and it is understood that a stable capacitance is exhibited even for a long time.
【００２７】このように、ＳｉＯ2 、Ａｌ2 Ｏ3 又はＴ
ａ2 Ｏ5 を用いた薄膜コンデンサにおいては、製造工程
や実装工程での熱処理においても充分安定した信頼性の
高い薄膜コンデンサを製作できることが示されると共
に、フィルタとして薄膜コンデンサを用いる場合は静電
容量の温度に対する安定性が必要であるが、この点、Ｓ
ｉＯ2 薄膜を用いることが、特に望ましいことが解る。Thus, SiO 2 , Al 2 O 3 or T
It has been shown that a thin film capacitor using a 2 O 5 can be manufactured with sufficient stability and reliability even during heat treatment in the manufacturing process and mounting process, and the capacitance of a thin film capacitor when used as a filter. Stability against temperature is required.
the use of iO 2 thin film, it can be seen that particularly preferable.
【００２８】ここで、図９は、特願平６−９８１２９号
で既に提出した、本発明者らによって確認された先願に
係る試験結果を示すものである。この試験に供された試
料は、図２の構成にあって、Ｔｉ−Ｃｕの下地層５ａ，
５ｂ上に直接、Ｆｅ−Ｎｉ合金メッキ層からなる下部電
極４ａ，４ｂを形成して、薄膜コンデンサを形成したも
のに相当し、下部電極４ａ，４ｂのＦｅとＮｉの混合割
合と、熱膨張係数及び温度特性との関係が解る。Here, FIG. 9 shows the test results of the prior application confirmed by the present inventors, which has already been submitted in Japanese Patent Application No. 6-98129. The sample used for this test has the structure of FIG.
5b directly corresponds to the one in which the lower electrodes 4a and 4b made of the Fe-Ni alloy plating layer are formed to form a thin film capacitor, and the mixing ratio of Fe and Ni of the lower electrodes 4a and 4b and the thermal expansion coefficient. And the relationship with the temperature characteristics are understood.
【００２９】この結果から解るように、Ｆｅ−Ｎｉ合金
のＮｉ含有量が３０％以上の場合には、これを用いた薄
膜コンデンサは、３５０℃以上の耐熱性を有する。これ
はＦｅ−Ｎｉ合金の粒成長温度Ｔｒが６００℃程度であ
ること、及び熱膨張係数が低いためと考えられる。ここ
で、Ｎｉ含有量が２５％以下の場合には、合金の結晶構
造がマルテンサイト構造に変化して熱膨張係数が大きく
なるので、下部電極クラックが発生したものと思われ
る。而して、本発明にあっては、前記下部電極４ａ，４
ｂは、Ｎｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ
層に限定される。As can be seen from these results, when the Ni content of the Fe-Ni alloy is 30% or more, the thin film capacitor using this has a heat resistance of 350 ° C or more. It is considered that this is because the grain growth temperature Tr of the Fe—Ni alloy is about 600 ° C. and the thermal expansion coefficient is low. Here, when the Ni content is 25% or less, the crystal structure of the alloy changes to the martensite structure and the coefficient of thermal expansion increases, so that it is considered that the lower electrode crack occurred. Thus, in the present invention, the lower electrodes 4a, 4
b is limited to the Fe-Ni alloy plating layer containing 30% or more of Ni.
【００３０】次に図１０は、第二実施例のＬＣフィルタ
を示すものである。尚、図中、黒丸「・」は各要素の接
続点を示すものである。Next, FIG. 10 shows an LC filter of the second embodiment. In the figure, black circles “•” indicate connection points of each element.
【００３１】ここで、このＬＣフィルタは、矩形状に成
形されたアルミナ等の薄い絶縁基板２２を、これを共振
用コンデンサＣ0 とインダクタＬとからなる並列共振回
路を担持する基体板としている。In this LC filter, a thin insulating substrate 22 made of alumina or the like and formed in a rectangular shape is used as a base plate for carrying a parallel resonance circuit composed of a resonance capacitor C 0 and an inductor L.
【００３２】すなわち、絶縁基板２２の表面に図中で、
左右に、矩形状の下部電極（アース電極）２３ａ，２３
ｂが前側寄りで並成される。この下部電極２３ａ，２３
ｂには、夫々接続端部２４ａ，２４ｂが後方へ延成され
ている。この下部電極２３ａ，２３ｂは、上述したと同
様に、直接又は下地層を介してＦｅ−Ｎｉ合金メッキ層
を形成してなるものであり、共振用コンデンサＣ0 ，Ｃ
0 の下部電極となる。この構造及び作用は、上述の下部
電極４ａ，４ｂと同じであり、説明を省略する。That is, in the figure, on the surface of the insulating substrate 22,
On the left and right, rectangular lower electrodes (ground electrodes) 23a, 23
b is arranged side by side on the front side. This lower electrode 23a, 23
Connection ends 24a and 24b extend rearward at b, respectively. The lower electrodes 23a and 23b are formed by forming a Fe—Ni alloy plating layer directly or via an underlayer, as described above, and the resonance capacitors C 0 and C.
It becomes the lower electrode of 0 . This structure and operation are the same as those of the lower electrodes 4a and 4b described above, and thus the description thereof will be omitted.
【００３３】この絶縁基板２２の表面には、下部電極２
３ａ，２３ｂを含むほぼ全面がＳｉＯ2 からなる誘電体
薄膜層２７が被覆される。そして、この誘電体薄膜層２
７上で、下部電極２３ａ，２３ｂと対向する領域上に、
上部電極２８ａ，２８ｂが夫々スパッタリングにより形
成される。上部電極２８ａ，２８ｂは、接続端部２９，
２９が後方へ延出されている。またそのほか誘電体薄膜
層２７上には、上部電極２８ａ，２８ｂの外側位置で、
中継端子３０，３０がスパッタリングにより形成されて
いる。而して、前記誘電体薄膜層２７を介して、下部電
極２３ａ，２３ｂと上部電極２８ａ，２８ｂが対置する
ことにより、並列共振用コンデンサＣ0，Ｃ0 が形成さ
れることとなる。The lower electrode 2 is formed on the surface of the insulating substrate 22.
A dielectric thin film layer 27 made of SiO 2 is coated on almost the entire surface including 3a and 23b. Then, this dielectric thin film layer 2
7, on the region facing the lower electrodes 23a, 23b,
The upper electrodes 28a and 28b are formed by sputtering. The upper electrodes 28a, 28b have connection ends 29,
29 is extended to the rear. Besides, on the dielectric thin film layer 27, outside the upper electrodes 28a and 28b,
The relay terminals 30, 30 are formed by sputtering. Then, the lower electrodes 23a and 23b and the upper electrodes 28a and 28b are placed opposite to each other through the dielectric thin film layer 27, whereby the parallel resonance capacitors C 0 and C 0 are formed.
【００３４】さらにこの誘電体薄膜層２７の全表面に
は、前記上部電極２８ａ，２８ｂ，中継端子３０，３０
上を覆ってＳｉＯ2 又はポリイミド樹脂からなる誘電体
薄膜層３１が被覆される。そして、この誘電体薄膜層３
１上には、後方寄りに、並列共振用インダクタＬ1 ，Ｌ
2 が形成される。この並列共振用インダクタＬ1 ，Ｌ2
はその内側で、前記誘電体薄膜層３１を貫通して接続端
部２９，２９と接続され、その外側で、誘電体薄膜層３
１，２７を貫通して、下部電極２３ａ，２３ｂの接続端
部２４ａ，２４ｂと電気的に接続する。さらに、誘電体
薄膜層３１上にあって、上部電極２８ａ，２８ｂ上の位
置で、コンデンサ電極３２ａ，３２ｃ，３２ｂが左右に
列設される。このコンデンサ電極３２ａは、誘電体薄膜
層３１を介して上部電極２８ａと対置して、入出力結合
用コンデンサＣ1 を構成し、コンデンサ電極３２ｂは、
前記誘電体薄膜層３１を介して上部電極２８ｂと対置し
て、入出力結合用コンデンサＣ1 を構成している。さら
に、コンデンサ電極３２ｃは、上部電極２８ａ，２８ｂ
上にまたがって配設され、それぞれ上部電極２８ａ，２
８ｂと対置して段間結合用コンデンサＣ3 を構成してい
る。Further, on the entire surface of the dielectric thin film layer 27, the upper electrodes 28a, 28b, the relay terminals 30, 30 are formed.
A dielectric thin film layer 31 made of SiO 2 or a polyimide resin is covered so as to cover the top. And this dielectric thin film layer 3
On the upper side of FIG. 1 , parallel resonance inductors L 1 and L
2 is formed. These parallel resonance inductors L 1 and L 2
Is penetrated through the dielectric thin film layer 31 inside thereof and connected to the connection end portions 29, 29, and outside thereof, the dielectric thin film layer 3
It penetrates through 1 and 27 and is electrically connected to the connection end portions 24a and 24b of the lower electrodes 23a and 23b. Furthermore, capacitor electrodes 32a, 32c, 32b are arranged in a row on the left and right on the dielectric thin film layer 31 at positions on the upper electrodes 28a, 28b. The capacitor electrode 32a is opposed to the upper electrode 28a through the dielectric thin film layer 31 to form an input / output coupling capacitor C 1 , and the capacitor electrode 32b is
An input / output coupling capacitor C 1 is formed by being opposed to the upper electrode 28b via the dielectric thin film layer 31. Further, the capacitor electrode 32c is the upper electrode 28a, 28b.
The upper electrodes 28a and 2 are disposed over the upper electrodes 28a and 2 respectively.
An interstage coupling capacitor C 3 is formed in confrontation with 8b.
【００３５】そのほか誘電体薄膜層３１上の両側には、
中継端子３０，３０と対置してアース電極３４ａ，３４
ｂが同じくスパッタリングにより形成される。Besides, on both sides of the dielectric thin film layer 31,
Ground electrodes 34a, 34, which are placed opposite to the relay terminals 30, 30
b is also formed by sputtering.
【００３６】そして、コンデンサ電極３２ａ，３２ｂに
外部電路が接続され、アース電極３４ａ，３４ｂにアー
ス接続が施されて、図１１で示す等価回路が構成される
こととなる。Then, the external electrodes are connected to the capacitor electrodes 32a and 32b, and the ground electrodes 34a and 34b are grounded to form the equivalent circuit shown in FIG.
【００３７】かかる構成にあっては、並列共振用インダ
クタＬ1 ，Ｌ2 を最終工程で形成することが可能とな
る。そこで、この並列共振用インダクタＬ1 ，Ｌ2 の無
い半製品を形成した後に、並列共振用インダクタＬ1 ，
Ｌ2 を形状選定により、そのインダクタンス値を設定
し、インダクタ形成領域ｓに、該並列共振用インダクタ
Ｌ1 ，Ｌ2 をスパッタリングにより、後付けで形成する
ことにより、インダクタンス値を最適なものとすること
ができる。With this structure, the parallel resonance inductors L 1 and L 2 can be formed in the final step. Therefore, after forming the semi-finished product without the parallel resonant inductor L 1, L 2, a parallel resonant inductor L 1,
The inductance value of L 2 is set by selecting the shape, and the parallel resonance inductors L 1 and L 2 are formed in the inductor formation region s by sputtering so that the inductance value is optimized. You can
【００３８】すなわち、共振用コンデンサＣ0 の容量値
と並列共振用インダクタＬ1 ，Ｌ2のインダクタンス値
と共振周波数ｆ0 との関係は、ｆ0 ＝１／（２π（Ｌ
Ｃ）1/ 2 ）であるから、所要の共振周波数ｆ0 を得るた
めには、共振用コンデンサＣ0の容量値を容量測定器で
調べて、該容量値にあわせて、インダクタンス値を上式
より決定し、該インダクタンス値を有する並列共振用イ
ンダクタＬ1 ，Ｌ2 を決定して、これを前記インダクタ
形成領域ｓに形成すれば良い。ここで、並列共振用イン
ダクタＬ1 ，Ｌ2 は、その導体長、導体幅，形態等の形
状により、インダクタンスが異なる。従って、インダク
タンス値があらかじめ定まっている形状の異なるパター
ンから所定のパターンを選定して、並列共振用インダク
タＬ1 ，Ｌ2 とすることにより、共振用コンデンサＣ0
にバラツキがあったとしても、所要の共振周波数ｆ0 を
得ることが可能となる。That is, the resonance capacitor C0 Capacity value of
And parallel resonance inductor L1 , L2Inductance value
And the resonance frequency f0 The relationship with0 = 1 / (2π (L
C)1 / 2 ), The required resonance frequency f0 Got
To do this, the resonance capacitor C0The capacitance value of
Check and calculate the inductance value according to the above capacitance value.
And the parallel resonance impedance having the inductance value
Nacta L1 , L2 And determine this as the inductor
It may be formed in the formation region s. Where the parallel resonance in
Ducta L1 , L2 Is the shape of its conductor length, conductor width, shape, etc.
The inductance varies depending on the condition. Therefore,
Putters with different shapes that have predetermined chest values
Select a predetermined pattern from the
L1 , L2 By setting the resonance capacitor C0
Even if there is variation in the required resonance frequency f0 To
It becomes possible to obtain.
【００３９】この場合に、所定パターンの形成は、自動
スパッタリング装置等を用いて、当該パターンを指定す
るか、又は、所定インダクタンス値又は、共振用コンデ
ンサＣ0 の静電容量値を入力すると、自動的にパターン
が選定されるようにしたり、さらには、該入力値に対応
して、最適パターンを形成して、該パターンに基づき、
インダクタ形成領域ｓに自動的に形成されるようにすれ
ば良い。尚、この最適パターンを自動作成する構成にあ
っては、あらかじめ作成式によりインダクタンス値とイ
ンダクタの形状との関係が定められているのであるか
ら、無限種類のパターンが作成式を介して用意されてい
るといってもよく、これは、あらかじめ設定された複数
のパターンのうちから、最適インダクタンス値に基づい
て選択する構成の一態様であるということができる。而
して最適なインダクタンス値の並列共振用インダクタＬ
1 ，Ｌ2 が形成されて、所要共振周波数が実現されるこ
ととなる。In this case, the predetermined pattern is formed automatically by designating the pattern using an automatic sputtering device or by inputting the predetermined inductance value or the capacitance value of the resonance capacitor C 0. Pattern is selected, or further, an optimum pattern is formed corresponding to the input value, and based on the pattern,
It may be automatically formed in the inductor formation region s. In the configuration for automatically creating the optimum pattern, since the relationship between the inductance value and the shape of the inductor is determined in advance by the creation formula, infinite types of patterns are prepared through the creation formula. It can be said that this is one aspect of the configuration in which the pattern is selected from a plurality of preset patterns based on the optimum inductance value. Thus, the inductor L for parallel resonance having the optimum inductance value
1 and L 2 are formed, and the required resonance frequency is realized.
【００４０】[0040]
【発明の効果】本発明のＬＣフィルタは、絶縁基板の表
面に、直接又は下地層を介してＮｉを３０％以上含有す
るＦｅ−Ｎｉ合金メッキ層を形成してこれを下部電極と
し、該下部電極上にＳｉＯ2 等の誘電体薄膜層を形成
し、さらに該誘電体薄膜層の表面に上部電極を形成する
ことにより、絶縁基板上に並列共振用コンデンサＣ0 を
配設したことを特徴とするものであるから、ＳｉＯ2 等
の誘電体薄膜層を適用していることにより、容量部の薄
厚化が可能となると共に、Ｎｉを３０％以上含有するＦ
ｅ−Ｎｉ合金メッキ層により耐熱性に優れ、これによ
り、製造工程や実装工程での熱処理による薄膜コンデン
サの劣化が可及的に減少でき、小型で、特性の良いＬＣ
フィルタを提供することができる。According to the LC filter of the present invention, a Fe-Ni alloy plating layer containing 30% or more of Ni is formed on the surface of an insulating substrate directly or via an underlayer, and this is used as a lower electrode. A parallel resonance capacitor C 0 is disposed on an insulating substrate by forming a dielectric thin film layer such as SiO 2 on the electrode and further forming an upper electrode on the surface of the dielectric thin film layer. Therefore, by using a dielectric thin film layer such as SiO 2 , it is possible to reduce the thickness of the capacitor portion and at the same time, the content of Ni in an amount of 30% or more can be reduced.
The e-Ni alloy plating layer has excellent heat resistance, which makes it possible to reduce deterioration of the thin film capacitor due to heat treatment in the manufacturing process and mounting process as much as possible, and it is a compact LC with excellent characteristics.
A filter can be provided.
【００４３】また、上述の構成にあって、最上面に並列
共振用インダクタＬ1 ，Ｌ2 を形成した構成にあって
は、該並列共振用インダクタＬ1 ，Ｌ2 の後付形成が可
能となり、その形状の選定によりインダクイタンス値を
適正に設定することにより、所要の共振周波数の設定が
容易にできる等の優れた効果がある。[0043] Further, in the configuration described above, in the configuration in which a parallel resonance inductor L 1, L 2 on the uppermost surface, it is possible to form retrofitting of said parallel resonance inductor L 1, L 2 By appropriately setting the inductance value by selecting the shape, there is an excellent effect that the required resonance frequency can be easily set.
【図面の簡単な説明】[Brief description of drawings]
【図１】第一実施例のＬＣフィルタの斜視図である。FIG. 1 is a perspective view of an LC filter according to a first embodiment.
【図２】下部電極４ａ（４ｂ）の縦断側面図である。FIG. 2 is a vertical sectional side view of a lower electrode 4a (4b).
【図３】第一実施例の等価回路図である。FIG. 3 is an equivalent circuit diagram of the first embodiment.
【図４】容量部におけるＮｉとＦｅとの配合比と耐温度
特性との関係を示す図表である。FIG. 4 is a table showing the relationship between the mixture ratio of Ni and Fe and the temperature resistance characteristics in the capacity part.
【図４】高温ライフ試験に供した試料の縦断側面図を示
すものである。FIG. 4 is a vertical sectional side view of a sample used in a high temperature life test.
【図５】誘電体薄膜層として用いる各材料の高温ライフ
試験における残存率を示す図表である。FIG. 5 is a chart showing the residual rate in a high temperature life test of each material used as a dielectric thin film layer.
【図６】誘電体薄膜層として用いる各材料の誘電率と、
容量温度係数との関係を示す図表である。FIG. 6 shows the dielectric constant of each material used as a dielectric thin film layer,
It is a chart showing a relationship with a capacity temperature coefficient.
【図７】誘電体薄膜層としてＳｉＯ2 と、Ｔａ2 Ｏ5 を
用いた場合の、熱処理時間と、静電容量変化率との関係
を示すグラフである。FIG. 7 is a graph showing the relationship between the heat treatment time and the capacitance change rate when SiO 2 and Ta 2 O 5 are used as the dielectric thin film layer.
【図８】誘電体薄膜層としてＳｉＯ2 を用いた場合の、
長時間における熱処理時間と、静電容量変化率との関係
を示すグラフである。FIG. 8 shows a case where SiO 2 is used as a dielectric thin film layer,
It is a graph which shows the relationship between the heat treatment time in a long time, and a capacitance change rate.
【図９】先願の特願丙６−９８１２９号で開示した容量
部におけるＮｉとＦｅとの配合比と耐温度特性との関係
を示す図表である。FIG. 9 is a chart showing the relationship between the temperature ratio and the compounding ratio of Ni and Fe in the capacitance part disclosed in Japanese Patent Application No. 6-98129 of the prior application.
【図１０】第二実施例のＬＣフィルタの斜視図である。FIG. 10 is a perspective view of an LC filter according to a second embodiment.
【図１１】第二実施例の等価回路図である。FIG. 11 is an equivalent circuit diagram of the second embodiment.
【符号の説明】 １ 基体板 ２ａ，２ｂ，２ｃ 絶縁基板 ３ａ，３ｂ アース電極 ４ａ，４ｂ 下部電極 ７ 誘電体薄膜層 ８ａ，８ｂ 上部電極 １０ａ，１０ｂ アース電極 １２ 誘電体薄膜層 １３ａ，１３ｂ 入出力電極 １４ａ，１４ｂ アース電極 ２２ 絶縁基板 ２３ａ，２３ｂ 下部電極 ２４ａ，２４ｂ 接続端部 ２７ 誘電体薄膜層 ２８ａ，２８ｂ 上部電極 ３１ 誘電体薄膜層 ３２ａ，３２ｂ，３２ｃ コンデンサ電極 ３４ａ，３４ｂ アース電極 Ｌ1 ，Ｌ2 並列共振用インダクタ Ｃ0 共振用コンデンサ Ｃ1 ，Ｃ2 ，Ｃ3 結合用コンデンサ ｓ インダクタ形成領域[Explanation of reference numerals] 1 base plate 2a, 2b, 2c insulating substrate 3a, 3b ground electrode 4a, 4b lower electrode 7 dielectric thin film layer 8a, 8b upper electrode 10a, 10b ground electrode 12 dielectric thin film layer 13a, 13b input / output Electrodes 14a, 14b Ground electrode 22 Insulating substrate 23a, 23b Lower electrode 24a, 24b Connection end 27 Dielectric thin film layer 28a, 28b Upper electrode 31 Dielectric thin film layer 32a, 32b, 32c Capacitor electrode 34a, 34b Ground electrode L 1 , L 2 parallel resonance inductor C 0 resonance capacitor C 1 , C 2 , C 3 coupling capacitor s inductor formation area
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成７年１１月３０日[Submission date] November 30, 1995
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図面の簡単な説明】[Brief description of drawings]
【図１】第一実施例のＬＣフィルタの斜視図である。FIG. 1 is a perspective view of an LC filter according to a first embodiment.
【図２】下部電極４ａ（４ｂ）の縦断側面図である。FIG. 2 is a vertical sectional side view of a lower electrode 4a (4b).
【図３】第一実施例の等価回路図である。FIG. 3 is an equivalent circuit diagram of the first embodiment.
【図４】高温ライフ試験に供した試料の縦断側面図を示
すものである。FIG. 4 is a vertical sectional side view of a sample used in a high temperature life test.
【図５】誘電体薄膜層として用いる各材料の高温ライフ
試験における残存率を示す図表である。FIG. 5 is a chart showing the residual rate in a high temperature life test of each material used as a dielectric thin film layer.
【図６】誘電体薄膜層として用いる各材料の誘電率と、
容量温度係数との関係を示す図表である。FIG. 6 shows the dielectric constant of each material used as a dielectric thin film layer,
It is a chart showing a relationship with a capacity temperature coefficient.
【図７】誘電体薄膜層としてＳｉＯ２と、Ｔａ２Ｏ５を
用いた場合の、熱処理時間と、静電容量変化率との関係
を示すグラフである。FIG. 7 is a graph showing a relationship between a heat treatment time and a capacitance change rate when SiO 2 and Ta 2 O 5 are used as a dielectric thin film layer.
【図８】誘電体薄膜層としてＳｉＯ２を用いた場合の、
長時間における熱処理時間と、静電容量変化率との関係
を示すグラフである。FIG. 8 shows a case where SiO 2 is used as a dielectric thin film layer,
It is a graph which shows the relationship between the heat treatment time in a long time, and a capacitance change rate.
【図９】先願の特願丙６−９８１２９号で開示した容量
部におけるＮｉとＦｅとの配合比と耐温度特性との関係
を示す図表である。FIG. 9 is a chart showing the relationship between the temperature ratio and the compounding ratio of Ni and Fe in the capacitance part disclosed in Japanese Patent Application No. 6-98129 of the prior application.
【図１０】第二実施例のＬＣフィルタの斜視図である。FIG. 10 is a perspective view of an LC filter according to a second embodiment.
【図１１】第二実施例の等価回路図である。FIG. 11 is an equivalent circuit diagram of the second embodiment.
【符号の説明】 １ 基体板 ２ａ，２ｂ，２ｃ 絶縁基板 ３ａ，３ｂ アース電極 ４ａ，４ｂ 下部電極 ７ 誘電体薄膜層 ８ａ，８ｂ 上部電極 １０ａ，１０ｂ アース電極 １２ 誘電体薄膜層 １３ａ，１３ｂ 入出力電極 １４ａ，１４ｂ アース電極 ２２ 絶縁基板 ２３ａ，２３ｂ 下部電極 ２４ａ，２４ｂ 接続端部 ２７ 誘電体薄膜層 ２８ａ，２８ｂ 上部電極 ３１ 誘電体薄膜層 ３２ａ，３２ｂ，３２ｃ コンデンサ電極 ３４ａ，３４ｂ アース電極 Ｌ１，Ｌ２ 並列共振用インダクタ Ｃ０ 共振用コンデンサ Ｃ１，Ｃ２，Ｃ３ 結合用コンデンサ Ｓ インダクタ形成領域 ─────────────────────────────────────────────────────
[Explanation of reference numerals] 1 base plate 2a, 2b, 2c insulating substrate 3a, 3b ground electrode 4a, 4b lower electrode 7 dielectric thin film layer 8a, 8b upper electrode 10a, 10b ground electrode 12 dielectric thin film layer 13a, 13b input / output Electrodes 14a, 14b Earth electrodes 22 Insulating substrates 23a, 23b Lower electrodes 24a, 24b Connection end portions 27 Dielectric thin film layers 28a, 28b Upper electrodes 31 Dielectric thin film layers 32a, 32b, 32c Capacitor electrodes 34a, 34b Earth electrodes L 1 , L 2 parallel resonance inductor C 0 resonance capacitor C 1 , C 2 , C 3 coupling capacitor S inductor formation area ──────────────────────── ─────────────────────────────
【手続補正書】[Procedure amendment]
【提出日】平成８年６月１７日[Submission date] June 17, 1996
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 ＬＣフィルタTitle of the invention LC filter
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【発明の属する技術分野】本発明は、携帯電話や自動車
電話等の各種無線通信機器に使用されるＬＣフィルタに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LC filter used for various wireless communication devices such as a portable telephone and a car telephone.
【０００２】[0002]
【従来の技術】ＬＣフィルタとしては、共振用コンデン
サとインダクタとを並列接続した並列共振回路を、アル
ミナ等の薄い、複数又は単数の絶縁基板からなる基体板
により担持してなるものが一般的に用いられている。こ
のＬＣフィルタは、誘電体ブロック内に複数の貫通孔状
の共振導体を形成した一体型誘電体フィルタや二枚の誘
電基板の間に箔状の共振導体を挟持した三導体型ストリ
ップラインフィルタに比して薄肉化、小型化が容易であ
る等の利点からカードサイズの携帯電話に好適に採用さ
れつつある。2. Description of the Related Art As an LC filter , a resonance capacitor is used.
A parallel resonant circuit connected in parallel to the support and an inductor, Al
Base plate made of thin or single insulating substrate such as mina
Made by supporting it is generally used by. This LC filter can be used as an integrated dielectric filter in which a plurality of through-hole-shaped resonance conductors are formed in a dielectric block or a three-conductor stripline filter in which a foil-shaped resonance conductor is sandwiched between two dielectric substrates. In comparison, it is being favorably adopted for card-sized mobile phones because of its advantages such as thinness and easy miniaturization.
【０００３】一方、近年は、電子機器等の小型化、高性
能化、高密度実装化に対する要望が高まっており、この
ため、ＬＣフィルタのいっそうの小型化が強く求められ
るようになっている。そしてこの要求に対応するために
は、フィルタ部品の集積化、小型化を図る必要があり、
フィルタの大部分を占める容量部の小型化が求められて
いる。この小型化を図る方法としては、スパッタリング
法やＣＶＤ法等の薄膜形成技術により容量部を薄膜化す
ることが考えられる。On the other hand, in recent years, there has been an increasing demand for miniaturization, high performance, and high-density mounting of electronic devices and the like. Therefore, further miniaturization of LC filters has been strongly demanded. In order to meet this demand, it is necessary to integrate and reduce the size of filter parts.
There is a demand for miniaturization of the capacitance part that occupies most of the filter. As a method for achieving this miniaturization, it is conceivable to thin the capacitor portion by a thin film forming technique such as a sputtering method or a CVD method.
【０００４】[0004]
【発明が解決しようとする課題】前記容量部（コンデン
サ）を薄膜形成するのに、良く知られた方法としては、
特開昭５２−５３２５７号公報や特公昭６０−５５９７
５号公報等に開示されているように、絶縁基板上にＴａ
等の陽極酸化可能な金属をスパッタリング等により薄膜
形成し、その後、例えば０．１％濃度のクエン酸溶液等
を用いて陽極酸化することにより、Ｔａからなる下部電
極とＴａ2 Ｏ5 からなる誘電体層を形成する。その上に
スパッタリング等によりＴａ，Ａｌ等の金属からなる上
部電極を形成し、薄膜コンデンサとする手法が挙げられ
る。A well-known method for forming a thin film of the capacitor section (capacitor) is as follows.
JP-A-52-53257 and JP-B-60- 5597
As disclosed in Japanese Patent No. 5 etc., Ta is formed on an insulating substrate.
A thin film of Ta 2 O 5 and a lower electrode made of Ta are formed by forming a thin film of anodizable metal such as by sputtering and then anodizing using a 0.1% concentration citric acid solution or the like. Form body layers. There is a method in which an upper electrode made of a metal such as Ta or Al is formed thereon by sputtering or the like to form a thin film capacitor.
【０００５】ところで、ＬＣフィルタは、製造工程や回
路基板上への実装時に、３５０℃程度の熱処理を受ける
ため、上述のように薄膜化すると、熱処理時に下部電極
の再結晶によって、例えば、誘電体層のＴａ2 Ｏ5 と下
部電極のＴａが熱により拡散しあって導電性を示した
り、熱膨張率の差等により耐電圧性が低下するという問
題が生じる。本発明は、容量部の薄厚化が可能となり、
耐熱性に優れるＬＣフィルタの提供を目的とするもので
ある。By the way, the LC filter is subjected to a heat treatment at about 350 ° C. during the manufacturing process and mounting on a circuit board. Therefore, if the LC filter is thinned as described above, the lower electrode is recrystallized during the heat treatment to cause, for example, a dielectric substance. There arises a problem that Ta 2 O 5 of the layer and Ta of the lower electrode are diffused by heat to show conductivity, and the withstand voltage is lowered due to a difference in coefficient of thermal expansion. The present invention enables the thickness of the capacitance portion to be reduced,
It is intended to provide an LC filter having excellent heat resistance.
【０００６】[0006]
【課題を解決するための手段】本発明は、複数の絶縁基
板を積層してなるか、または単数の絶縁基板からなる基
体板により共振用コンデンサとインダクタとが並列され
た並列共振回路を担持してなるＬＣフィルタにおいて、
絶縁基板の表面に、直接又は下地層を介してＮｉを３０
％以上含有するＦｅ−Ｎｉ合金メッキ層を形成してこれ
を下部電極とし、該下部電極上に誘電体薄膜層を形成
し、さらに該誘電体薄膜層の表面に上部電極を形成する
ことにより、絶縁基板上に並列共振用コンデンサを配設
したことを特徴とするＬＣフィルタである。According to the present invention, a plurality of insulating substrates are laminated, or a parallel resonant circuit in which a resonant capacitor and an inductor are arranged in parallel is carried by a base plate made of a single insulating substrate. In the LC filter
Ni is deposited on the surface of the insulating substrate either directly or through an underlayer.
% Of Fe-Ni alloy plating layer is formed to form a lower electrode, a dielectric thin film layer is formed on the lower electrode, and an upper electrode is formed on the surface of the dielectric thin film layer. The LC filter is characterized in that a parallel resonance capacitor is arranged on an insulating substrate.
【０００７】ここで前記並列共振用コンデンサ上に、さ
らに薄膜コンデンサを形成し、該薄膜コンデンサを入出
力結合用コンデンサとしても良い。Here, a thin film capacitor may be further formed on the parallel resonance capacitor, and the thin film capacitor may be used as an input / output coupling capacitor.
【０００８】高温雰囲気による上述した耐電圧性の劣化
は、主には上下の電極層に起因するから、この電極層と
してＮｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ層
を適用すると、熱処理時の再結晶や、熱膨張の差を吸収
でき、熱処理後に、耐電圧性や容量の変化が小さい薄膜
コンデンサが提供可能となる。The above-mentioned deterioration of withstand voltage due to the high temperature atmosphere is mainly caused by the upper and lower electrode layers. Therefore, if a Fe--Ni alloy plating layer containing 30% or more of Ni is applied as this electrode layer, the heat treatment is not performed. It is possible to provide a thin film capacitor that can recrystallize and absorb a difference in thermal expansion and that has a small change in withstand voltage and capacity after heat treatment.
【０００９】また絶縁基板の表面に直接又は下地層を介
してＮｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ層
を形成してこれをアース電極を兼用する下部電極とし、
かつ該電極を含む絶縁基板のほぼ全面を誘電体薄膜層で
覆って、該誘電体薄膜層上に、下部電極と対向する面に
上部電極を形成して、前記誘電体薄膜層を介して上下電
極により並列共振用コンデンサを構成し、さらに、上部
電極を含む誘電体薄膜層のほぼ全面を絶縁薄膜層で覆っ
て、その表面に、並列共振用インダクタを形成しても良
い。この構成にあっては、インダクタ形成領域に、イン
ダクタを後付することができ、このため、共振用コンデ
ンサの容量と、インダクタのインダクタンスの値によっ
て、共振周波数ｆ0 が決定されるから、コンデンサの容
量にバラツキがあったとしても、その容量にあわせて、
最適なインダクタンス値のインダクタを、インダクタ形
成領域に形成することにより、所要の共振周波数ｆ0 を
得ることが可能となる。Further, a Fe-Ni alloy plating layer containing 30% or more of Ni is formed on the surface of the insulating substrate directly or through an underlayer, and this is used as a lower electrode which also serves as a ground electrode.
In addition, almost the entire surface of the insulating substrate including the electrodes is covered with a dielectric thin film layer, and an upper electrode is formed on the dielectric thin film layer on a surface facing the lower electrode, and the dielectric thin film layer is interposed between the upper and lower electrodes. A parallel resonance capacitor may be formed by the electrodes, and the dielectric thin film layer including the upper electrode may be covered with an insulating thin film layer over substantially the entire surface thereof, and the parallel resonance inductor may be formed on the surface. In this configuration, the inductor can be added later to the inductor formation region. Therefore, the resonance frequency f 0 is determined by the capacitance of the resonance capacitor and the value of the inductance of the inductor. Even if there are variations in capacity, according to the capacity,
By forming the inductor having the optimum inductance value in the inductor formation region, it becomes possible to obtain the required resonance frequency f 0 .
【００１０】前記誘電体薄膜層としては、ＳｉＯ2 から
なる薄膜を適用することができる。この誘電体薄膜層に
あっては、容量温度係数が小さく、温度変化に対して、
安定した容量値を示す。[0010] As the dielectric film layer is of SiO 2
Thin film can be applied consisting. In this dielectric thin film layer, the temperature coefficient of capacitance is small,
It shows a stable capacity value.
【００１１】[0011]
【発明の実施の形態】添付図面について本発明の一実施
例を説明する。図１は本発明に係るＬＣフィルタを示す
ものであり、寸法例が厚0.635mm ，縦2mm ，横2mm 等の
矩形状に成形されたアルミナ等の絶縁基板２ａ，２ｂ，
２ｃを積層して、これを共振用コンデンサＣ0 とインダ
クタＬとからなる並列共振回路を担持する基体板１とし
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1 shows an LC filter according to the present invention. An example of dimensions is an insulating substrate 2a, 2b made of alumina or the like formed in a rectangular shape having a thickness of 0.635 mm, a length of 2 mm, and a width of 2 mm.
2c are laminated to form a base plate 1 carrying a parallel resonance circuit composed of a resonance capacitor C 0 and an inductor L.
【００１２】ここで、絶縁基板２ａの表面には図１中
で、左右に長い矩形状のアース電極３ａ，３ｂがあらか
じめ並成される。また、絶縁基板２ｂ上には、並列共振
用インダクタＬ1 ，Ｌ2 を相互に並列関係となるように
形成している。このインダクタＬ1 ，Ｌ2 は絶縁基板２
ｂ上で隣接することにより磁界結合させている。前記イ
ンダクタＬ1 ，Ｌ2 の一側端部には導通ビアｈが形成さ
れている。さらにまた絶縁基板２ｃの表面には、左右に
長い矩形状の並列共振用コンデンサＣ0 ，Ｃ0 の下部電
極４ａ，４ｂを並べて形成し、その図中右端部に導通ビ
アｈを夫々形成して、前記絶縁基板２ｂの導通ビアｈと
一致させている。そして、積層状態で、各導通ビアｈを
介して、アース電極３ａ，並列共振用インダクタＬ1 ，
下部電極４ａを電気的に接続し、アース電極３ｂ，並列
共振用インダクタＬ2 ，下部電極４ｂを電気的に接続し
ている。Here, rectangular ground electrodes 3a and 3b, which are long in the left and right directions in FIG. 1, are formed in parallel on the surface of the insulating substrate 2a in advance. Further, the parallel resonance inductors L 1 and L 2 are formed on the insulating substrate 2b so as to be in parallel relationship with each other. The inductors L 1 and L 2 are the insulating substrate 2
Magnetic fields are coupled by being adjacent to each other on b. A conductive via h is formed at one end of the inductors L 1 and L 2 . Furthermore, on the surface of the insulating substrate 2c, the lower electrodes 4a and 4b of the rectangular parallel resonance capacitors C 0 and C 0 , which are long in the left and right, are formed side by side, and a conductive via is formed at the right end in the figure.
A is formed in each of them so as to coincide with the conductive via h of the insulating substrate 2b. Then, in a stacked state, through the respective conductive vias h, earth electrodes 3a, parallel resonant inductor L 1,
The lower electrode 4a is electrically connected, are electrically connected earth electrodes 3b, the parallel resonant inductor L 2, a lower electrode 4b.
【００１３】また、図中絶縁基板２ｃの左端の上部に
は、接続端部６ａ，６ｂが形成されている。この接続端
部６ａ，６ｂにも、導通ビアｈが形成され、該導通ビア
ｈを介して接続端部６ａを並列共振用インダクタＬ1
に、接続端部６ｂを並列共振用インダクタＬ2 に接続す
るようにしている。Connection ends 6a and 6b are formed on the left end of the insulating substrate 2c in the figure. The connecting end portion 6a, also 6b, the conductive via h is formed, the inductor for parallel resonance the connection end portion 6a via the conductive via h L 1
In addition, the connection end portion 6b is connected to the parallel resonance inductor L 2 .
【００１４】各絶縁基板２ａ，２ｂ上のアース電極３
ａ，３ｂ及びインダクタＬ1 ，Ｌ2 は、スパッタリング
のほかにスクリーン印刷等の公知手段によっても形成す
ることができる。一方、前記下部電極４ａ，４ｂは、直
接又は下地層を介してＮｉを３０％以上含有するＦｅ−
Ｎｉ合金メッキ層を形成してなるものであり、並列共振
用コンデンサＣ0 ，Ｃ0 の下部電極となるとともに、ア
−ス電極を兼用する。この下部電極４ａ，４ｂの構成
は、本発明の要部に係り、後に詳細に説明する。Ground electrode 3 on each insulating substrate 2a, 2b
The a and 3b and the inductors L 1 and L 2 can be formed by a known means such as screen printing in addition to sputtering. On the other hand, the lower electrodes 4a and 4b are made of Fe- containing 30% or more of Ni, either directly or through an underlayer.
It is formed by forming a Ni alloy plating layer and serves as the lower electrode of the parallel resonance capacitors C 0 and C 0 and also as the ground electrode. The structure of the lower electrodes 4a and 4b relates to the main part of the present invention and will be described later in detail.
【００１５】このように形成した各絶縁基板２ａ，２
ｂ，２ｃを積層した後に、絶縁基板２ｃ上で、前記下部
電極４ａ，４ｂを含むほぼ全面に、ＳｉＯ2 からなる誘
電体薄膜層７が、ＣＶＤ法やスパッタリング法により被
覆される。そして、この誘電体薄膜層７上で、下部電極
４ａと対向する面領域上に、上部電極８ａと、アース電
極１０ａとが左右に分離して形成され、同じく、下部電
極４ｂと対向する面領域上に上部電極８ｂと、アース電
極１０ｂとが左右に分離して形成される。さらには、上
部電極８ａ，８ｂは、図中左側に延出して、接続端部９
ａ，９ｂを形成し、該接続端部９ａ，９ｂを前記接続端
部６ａ，６ｂに接続するようにしている。また、アース
電極１０ａ，１０ｂは下部電極４ａ，４ｂと導通するよ
うにしている。この上部電極８ａ，８ｂ及びアース電極
１０ａ，１０ｂはスパッタリングで形成される。The insulating substrates 2a, 2 thus formed
b, and after laminating the 2c, on an insulating substrate 2c, the lower electrode 4a, the substantially entire surface including the 4b, the dielectric thin film layer 7 made of SiO 2 is coated by a CVD method or a sputtering ring method. Then, on this dielectric thin film layer 7, an upper electrode 8a and a ground electrode 10a are formed separately on the left and right on a surface area facing the lower electrode 4a, and similarly, a surface area facing the lower electrode 4b. An upper electrode 8b and a ground electrode 10b are separately formed on the left and right. Furthermore, the upper electrodes 8a and 8b extend to the left side in the figure, and the connection end 9
a and 9b are formed, and the connecting end portions 9a and 9b are connected to the connecting end portions 6a and 6b. The ground electrodes 10a and 10b are electrically connected to the lower electrodes 4a and 4b. The upper electrodes 8a and 8b and the ground electrodes 10a and 10b are formed by sputtering.
【００１６】この接続端部９ａ，９ｂと接続端部６ａ，
６ｂ及びアース電極１０ａ，１０ｂと下部電極４ａ，４
ｂとの接続は、誘電体薄膜層７に、上部電極８ａ，８ｂ
及びアース電極１０ａ，１０ｂを形成する前に、各導通
ビアｈに一致する箇所を部分的に除去しておき、接続端
部９ａ，９ｂ及びアース電極１０ａ，１０ｂのスパッタ
リングにより、該除去部を介して上部電極８ａ，８ｂ及
びアース電極１０ａ，１０ｂを夫々絶縁基板２ｃ上の各
下部電極４ａ，４ｂ，接続端部６ａ，６ｂと導通するよ
うにする。The connecting ends 9a and 9b and the connecting ends 6a,
6b and ground electrodes 10a, 10b and lower electrodes 4a, 4
b is connected to the dielectric thin film layer 7 by the upper electrodes 8a and 8b.
And the ground electrode 10a, before the formation of the 10b, the conduction
A portion corresponding to the via h is partially removed, and the upper electrodes 8a, 8b and the ground electrodes 10a, 10b are respectively sputtered through the removed portions by sputtering the connection ends 9a, 9b and the ground electrodes 10a, 10b. The lower electrodes 4a and 4b and the connection end portions 6a and 6b on the insulating substrate 2c are electrically connected .
【００１７】これにより、前記誘電体薄膜層７を介し
て、下部電極（アース電極）４ａ，４ｂと上部電極８
ａ，８ｂが対置することにより、並列共振用コンデンサ
Ｃ0 ，Ｃ0 が形成されることとなる。As a result, the lower electrodes (ground electrodes) 4a and 4b and the upper electrode 8 are interposed via the dielectric thin film layer 7.
The parallel resonance capacitors C 0 and C 0 are formed by the a and 8 b being placed opposite to each other.
【００１８】この上部電極８ａ，８ｂ，アース電極１０
ａ，１０ｂの形成後に、さらに、この誘電体薄膜層７上
には、上部電極８ａ，８ｂ、アース電極１０ａ，１０ｂ
を含む全面が、ＳｉＯ2 からなる誘電体薄膜層１２によ
り被覆される。そして、この誘電体薄膜層１２上の上部
電極８ａ，８ｂと対向する領域に、入出力電極１３ａ，
１３ｂがスパッタリングにより形成され、さらにアース
電極１０ａ，１０ｂに対向する領域に、アース電極１４
ａ，１４ｂが同じくスパッタリングにより形成される。
前記アース電極１４ａ，１４ｂは、上述と同様の手段で
誘電体薄膜層１２を部分的に除去することにより、アー
ス電極１０ａ，１０ｂと電気的に接続される。これによ
り、誘電体薄膜層１２を介して、入出力電極１３ａ，１
３ｂと上部電極８ａ，８ｂが対置して、入出力結合用コ
ンデンサＣ1 ，Ｃ2 が形成されることとなる。The upper electrodes 8a and 8b, the ground electrode 10
After forming a and 10b, the upper electrodes 8a and 8b and the ground electrodes 10a and 10b are further formed on the dielectric thin film layer 7.
The entire surface including is covered with a dielectric thin film layer 12 made of SiO 2 . Then, in the region of the dielectric thin film layer 12 facing the upper electrodes 8a, 8b, the input / output electrodes 13a,
13b is formed by sputtering, and the ground electrode 14 is formed in a region facing the ground electrodes 10a and 10b.
Similarly, a and 14b are formed by sputtering.
The ground electrodes 14a and 14b are electrically connected to the ground electrodes 10a and 10b by partially removing the dielectric thin film layer 12 by the same means as described above. As a result, the input / output electrodes 13a, 1a
3b and the upper electrode 8a, 8b is then opposed, so that the capacitor C 1 for output coupling, C 2 are formed.
【００１９】かかる構成にあって、前記入出力電極１３
ａ，１３ｂには、夫々外部電路が接続され、また表面に
露出されたアース電極１４ａ，１４ｂにアース接続が施
される。そして、このＬＣフィルタにより図３の等価回
路が構成されることとなる。この等価回路にあっては、
インダクタＬ1 ，Ｌ2 の磁界結合により、二組のＬＣフ
ィルタが結合されてなる。In such a structure, the input / output electrode 13
An external electric path is connected to each of a and 13b, and an earth connection is made to the earth electrodes 14a and 14b exposed on the surface. Then, this LC filter constitutes the equivalent circuit of FIG. In this equivalent circuit,
Two sets of LC filters are coupled by magnetic field coupling of the inductors L 1 and L 2 .
【００２０】かかる構成にあって、下部電極４ａ，４ｂ
は、電解メッキ法により形成される。その構成を詳細に
説明する。In this structure, the lower electrodes 4a, 4b
Is formed by an electrolytic plating method. The configuration will be described in detail.
【００２１】ここで、図２は、下部電極４ａ，４ｂを下
地層５ａ，５ｂを介して、絶縁基板２ｃ上に形成した構
成の拡大図である。ここで、絶縁基板２ｃに直接接触す
る下地層５ａは、絶縁基板２ｃとの密着性の向上と、導
電性を付与して電解メッキを可能とするために形成され
るものであり、Ｔｉをスパッタリングによりほぼ0.2μ
ｍ厚となるように被覆形成してなるものである。この下
地層５ａ上に被着される下地層５ｂは、ほぼ 7μｍ厚の
Ｃｕからなる。この下地層５ｂは、抵抗率の低い金属を
用いることにより、コンデンサの高周波特性を向上させ
るものである。この下地層５ｂは、電解メッキ法により
形成される。この下地層５ｂは省略しても良い。Here, FIG. 2 is an enlarged view of a structure in which the lower electrodes 4a and 4b are formed on the insulating substrate 2c via the underlying layers 5a and 5b. Here, the underlying layer 5a that is in direct contact with the insulating substrate 2c is formed to improve the adhesion to the insulating substrate 2c and to impart conductivity to enable electrolytic plating, and Ti is sputtered. Due to approximately 0.2μ
The coating is formed so as to have a thickness of m. The base layer 5b deposited on the base layer 5a is made of Cu having a thickness of approximately 7 μm. The underlayer 5b improves the high frequency characteristics of the capacitor by using a metal having a low resistivity. The base layer 5b is formed by an electrolytic plating method. The base layer 5b may be omitted.
【００２２】そして、この下地層５ｂ上に下部電極４
ａ，４ｂが形成される。この下部電極４ａ，４ｂは、上
述したように、Ｆｅ−Ｎｉ合金メッキ層とし、下地層５
ｂ上に電解メッキにより形成される。Then, the lower electrode 4 is formed on the underlayer 5b.
a and 4b are formed. The lower electrodes 4a and 4b are, as described above, the Fe--Ni alloy plating layer and the underlayer 5
It is formed on b by electrolytic plating.
【００２３】ここで、図４は、高温ライフ試験に供する
試料の構成を示し、Ａｌ2 Ｏ3 （アルミナ）からなる基
板ａ上に、0.2 μｍ厚のＴｉ層と、７μｍ厚のＣｕ層を
介してＮｉを５０％含有するＦｅ−Ｎｉ合金からなる電
解メッキにより下部電極ｂを形成し、さらに試験に供す
る誘電体薄膜層ｃとしてＳｉＯ2 層，Ａｌ2 Ｏ3 層，Ｔ
ａ2 Ｏ5 層の三種をそれぞれ１μｍの厚で被覆し、この
上にＡｌからなる上部電極ｄを形成（本発明の基本構造
に相当）して構成される。ここで、各試料とも絶縁抵抗
はいずれも１０ＧΩ以上であった。また試料の電極面積
を１．６１ｍｍ2 ，試料個数を６７６個として、試験に
供した。FIG. 4 shows the structure of a sample used in the high temperature life test, in which a 0.2 μm thick Ti layer and a 7 μm thick Cu layer are provided on a substrate a made of Al 2 O 3 (alumina). To form a lower electrode b by electroplating of a Fe-Ni alloy containing 50% of Ni, and a SiO 2 layer, an Al 2 O 3 layer, T as a dielectric thin film layer c to be tested.
Each of the a 2 O 5 layers is coated with a thickness of 1 μm, and an upper electrode d made of Al is formed thereon (corresponding to the basic structure of the present invention). Here, the insulation resistance of each sample was 10 GΩ or more. Also, the electrode area of the sample was 1.61 mm 2 , and the number of samples was 676, and the test was performed.
【００２４】各試料につき高温ライフ試験を３５０℃の
温度雰囲気中で行なった。図５はこのときの、残存率を
示す図表である。この表から解るにように、３５０℃雰
囲気で、５０時間放置しても、いずれの試料にも、下部
電極にクラック等の破損がみられず、残存率は１００％
であった。A high temperature life test was conducted on each sample in an atmosphere of a temperature of 350.degree. FIG. 5 is a chart showing the residual rate at this time. As can be seen from this table, even if left in a 350 ° C. atmosphere for 50 hours, no damage such as cracks was observed on the lower electrode in any of the samples, and the residual rate was 100%.
Met.
【００２５】また図６は、各材料の誘電体薄膜層ｃの誘
電率と、容量温度係数を示すものである。この表から、
ＳｉＯ2 は、Ａｌ2 Ｏ3 又はＴａ2 Ｏ5 に比して、容量
温度係数が-50ppm/ ℃以下であり、温度安定性に優れて
いることが解る。FIG. 6 shows the dielectric constant and the temperature coefficient of capacitance of the dielectric thin film layer c of each material. From this table,
It can be seen that SiO 2 has a temperature coefficient of capacity of −50 ppm / ° C. or less as compared with Al 2 O 3 or Ta 2 O 5 , and is excellent in temperature stability.
【００２６】図７，８は、熱処理時間に対する静電容量
変化率を示すものであり、図７はＳｉＯ2 と、Ｔａ2 Ｏ
5 の温度特性を示す。このグラフから、図６の表のよう
にＳｉＯ2 の温度安定性が理解される。ここで測定周波
数は１ＭＨｚとした。また図８はＳｉＯ2 に対する熱処
理時間を０〜４０時間の長時間とした場合の静電容量変
化率を示すものであり、長時間においても、安定した静
電容量を示すことが解る。7 and 8 show the rate of change in capacitance with respect to the heat treatment time. FIG. 7 shows SiO 2 and Ta 2 O.
The temperature characteristics of 5 are shown. From this graph, the temperature stability of SiO 2 can be understood as shown in the table of FIG. Here, the measurement frequency was 1 MHz. Further, FIG. 8 shows the capacitance change rate when the heat treatment time for SiO 2 is a long time of 0 to 40 hours, and it is understood that a stable capacitance is exhibited even for a long time.
【００２７】このように、ＳｉＯ2 、Ａｌ2 Ｏ3 又はＴ
ａ2 Ｏ5 を用いた薄膜コンデンサにおいては、製造工程
や実装工程での熱処理においても充分安定した信頼性の
高い薄膜コンデンサを製作できることが示されると共
に、フィルタとして薄膜コンデンサを用いる場合は静電
容量の温度に対する安定性が必要であるが、この点、Ｓ
ｉＯ2 薄膜を用いることが、特に望ましいことが解る。Thus, SiO 2 , Al 2 O 3 or T
It has been shown that a thin film capacitor using a 2 O 5 can be manufactured with sufficient stability and reliability even during heat treatment in the manufacturing process and mounting process, and the capacitance of a thin film capacitor when used as a filter. Stability against temperature is required.
the use of iO 2 thin film, it can be seen that particularly preferable.
【００２８】ここで、図９は、特願平６−９８１２９号
で既に提出した、本発明者らによって確認された先願に
係る試験結果を示すものである。この試験に供された試
料は、図２の構成にあって、Ｔｉ−Ｃｕの下地層５ａ，
５ｂ上に直接、Ｆｅ−Ｎｉ合金メッキ層からなる下部電
極４ａ，４ｂを形成して、薄膜コンデンサを形成したも
のに相当し、下部電極４ａ，４ｂのＦｅとＮｉの混合割
合と、熱膨張係数及び温度特性との関係が解る。Here, FIG. 9 shows the test results of the prior application confirmed by the present inventors, which has already been submitted in Japanese Patent Application No. 6-98129. The sample used for this test has the structure of FIG.
5b directly corresponds to the one in which the lower electrodes 4a and 4b made of the Fe-Ni alloy plating layer are formed to form a thin film capacitor, and the mixing ratio of Fe and Ni of the lower electrodes 4a and 4b and the thermal expansion coefficient. And the relationship with the temperature characteristics are understood.
【００２９】この結果から解るように、Ｆｅ−Ｎｉ合金
のＮｉ含有量が３０％以上の場合には、これを用いた薄
膜コンデンサは、３５０℃以上の耐熱性を有する。これ
はＦｅ−Ｎｉ合金の粒成長温度Ｔｒが６００℃程度であ
ること、及び熱膨張係数が低いためと考えられる。ここ
で、Ｎｉ含有量が２５％以下の場合には、合金の結晶構
造がマルテンサイト構造に変化して熱膨張係数が大きく
なるので、下部電極クラックが発生したものと思われ
る。而して、本発明にあっては、前記下部電極４ａ，４
ｂは、Ｎｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ
層に限定される。As can be seen from these results, when the Ni content of the Fe-Ni alloy is 30% or more, the thin film capacitor using this has a heat resistance of 350 ° C or more. It is considered that this is because the grain growth temperature Tr of the Fe—Ni alloy is about 600 ° C. and the thermal expansion coefficient is low. Here, when the Ni content is 25% or less, the crystal structure of the alloy changes to the martensite structure and the coefficient of thermal expansion increases, so that it is considered that the lower electrode crack occurred. Thus, in the present invention, the lower electrodes 4a, 4
b is limited to the Fe-Ni alloy plating layer containing 30% or more of Ni.
【００３０】次に図１０は、第二実施例のＬＣフィルタ
を示すものである。尚、図中、黒丸「・」は各要素の接
続点を示すものである。Next, FIG. 10 shows an LC filter of the second embodiment. In the figure, black circles “•” indicate connection points of each element.
【００３１】ここで、このＬＣフィルタは、矩形状に成
形されたアルミナ等の薄い絶縁基板２２を、これを共振
用コンデンサＣ0 とインダクタＬとからなる並列共振回
路を担持する基体板としている。In this LC filter, a thin insulating substrate 22 made of alumina or the like and formed in a rectangular shape is used as a base plate for carrying a parallel resonance circuit composed of a resonance capacitor C 0 and an inductor L.
【００３２】すなわち、絶縁基板２２の表面に図中で、
左右に、矩形状の下部電極（アース電極）２３ａ，２３
ｂが前側寄りで並成される。この下部電極２３ａ，２３
ｂには、夫々接続端部２４ａ，２４ｂが後方へ延成され
ている。この下部電極２３ａ，２３ｂは、上述したと同
様に、直接又は下地層を介してＦｅ−Ｎｉ合金メッキ層
を形成してなるものであり、共振用コンデンサＣ0 ，Ｃ
0 の下部電極となる。この構造及び作用は、上述の下部
電極４ａ，４ｂと同じであり、説明を省略する。That is, in the figure, on the surface of the insulating substrate 22,
On the left and right, rectangular lower electrodes (ground electrodes) 23a, 23
b is arranged side by side on the front side. This lower electrode 23a, 23
Connection ends 24a and 24b extend rearward at b, respectively. The lower electrodes 23a and 23b are formed by forming a Fe—Ni alloy plating layer directly or via an underlayer, as described above, and the resonance capacitors C 0 and C.
It becomes the lower electrode of 0 . This structure and operation are the same as those of the lower electrodes 4a and 4b described above, and thus the description thereof will be omitted.
【００３３】この絶縁基板２２の表面には、下部電極２
３ａ，２３ｂを含むほぼ全面がＳｉＯ2 からなる誘電体
薄膜層２７が被覆される。そして、この誘電体薄膜層２
７上で、下部電極２３ａ，２３ｂと対向する領域上に、
上部電極２８ａ，２８ｂが夫々スパッタリングにより形
成される。上部電極２８ａ，２８ｂは、接続端部２９，
２９が後方へ延出されている。またそのほか誘電体薄膜
層２７上には、上部電極２８ａ，２８ｂの外側位置で、
中継端子３０，３０がスパッタリングにより形成されて
いる。而して、前記誘電体薄膜層２７を介して、下部電
極２３ａ，２３ｂと上部電極２８ａ，２８ｂが対置する
ことにより、並列共振用コンデンサＣ0，Ｃ0 が形成さ
れることとなる。The lower electrode 2 is formed on the surface of the insulating substrate 22.
A dielectric thin film layer 27 made of SiO 2 is coated on almost the entire surface including 3a and 23b. Then, this dielectric thin film layer 2
7, on the region facing the lower electrodes 23a, 23b,
The upper electrodes 28a and 28b are formed by sputtering. The upper electrodes 28a, 28b have connection ends 29,
29 is extended to the rear. Besides, on the dielectric thin film layer 27, outside the upper electrodes 28a and 28b,
The relay terminals 30, 30 are formed by sputtering. Then, the lower electrodes 23a and 23b and the upper electrodes 28a and 28b are placed opposite to each other through the dielectric thin film layer 27, whereby the parallel resonance capacitors C 0 and C 0 are formed.
【００３４】さらにこの誘電体薄膜層２７の全表面に
は、前記上部電極２８ａ，２８ｂ，中継端子３０，３０
上を覆ってＳｉＯ2 又はポリイミド樹脂からなる誘電体
薄膜層３１が被覆される。そして、この誘電体薄膜層３
１上には、後方寄りに、並列共振用インダクタＬ1 ，Ｌ
2 が形成される。この並列共振用インダクタＬ1 ，Ｌ2
はその内側で、前記誘電体薄膜層３１を貫通して接続端
部２９，２９と接続され、その外側で、誘電体薄膜層３
１，２７を貫通して、下部電極２３ａ，２３ｂの接続端
部２４ａ，２４ｂと導通する。さらに、誘電体薄膜層３
１上にあって、上部電極２８ａ，２８ｂ上の位置で、コ
ンデンサ電極３２ａ，３２ｃ，３２ｂが左右に列設され
る。このコンデンサ電極３２ａは、誘電体薄膜層３１を
介して上部電極２８ａと対置して、入出力結合用コンデ
ンサＣ1 を構成し、コンデンサ電極３２ｂは、前記誘電
体薄膜層３１を介して上部電極２８ｂと対置して、入出
力結合用コンデンサＣ1 を構成している。さらに、コン
デンサ電極３２ｃは、上部電極２８ａ，２８ｂ上にまた
がって配設され、それぞれ上部電極２８ａ，２８ｂと対
置して段間結合用コンデンサＣ3 を構成している。Further, on the entire surface of the dielectric thin film layer 27, the upper electrodes 28a, 28b, the relay terminals 30, 30 are formed.
A dielectric thin film layer 31 made of SiO 2 or a polyimide resin is covered so as to cover the top. And this dielectric thin film layer 3
On the upper side of FIG. 1 , parallel resonance inductors L 1 and L
2 is formed. These parallel resonance inductors L 1 and L 2
Is penetrated through the dielectric thin film layer 31 inside thereof and connected to the connection end portions 29, 29, and outside thereof, the dielectric thin film layer 3
It penetrates through Nos. 1 and 27 and is electrically connected to the connection ends 24a and 24b of the lower electrodes 23a and 23b. Furthermore, the dielectric thin film layer 3
1, the capacitor electrodes 32a, 32c and 32b are arranged in a row on the left and right at positions above the upper electrodes 28a and 28b. The capacitor electrode 32a is opposed to the upper electrode 28a via the dielectric thin film layer 31 to form an input / output coupling capacitor C 1 , and the capacitor electrode 32b is connected to the upper electrode 28b via the dielectric thin film layer 31. In contrast to this, an input / output coupling capacitor C 1 is formed. Further, the capacitor electrode 32c is an upper electrode 28a, disposed across the 28b, respectively upper electrode 28a, constitute interstage coupling capacitor C 3 and opposed with 28b.
【００３５】そのほか誘電体薄膜層３１上の両側には、
中継端子３０，３０と対置してアース電極３４ａ，３４
ｂが同じくスパッタリングにより形成される。Besides, on both sides of the dielectric thin film layer 31,
Ground electrodes 34a, 34, which are placed opposite to the relay terminals 30, 30
b is also formed by sputtering.
【００３６】そして、コンデンサ電極３２ａ，３２ｂに
外部電路が接続され、アース電極３４ａ，３４ｂにアー
ス接続が施されて、図１１で示す等価回路が構成される
こととなる。Then, the external electrodes are connected to the capacitor electrodes 32a and 32b, and the ground electrodes 34a and 34b are grounded to form the equivalent circuit shown in FIG.
【００３７】かかる構成にあっては、並列共振用インダ
クタＬ1 ，Ｌ2 を最終工程で形成することが可能とな
る。そこで、この並列共振用インダクタＬ1 ，Ｌ2 の無
い半製品を形成した後に、並列共振用インダクタＬ1 ，
Ｌ2 を形状選定により、そのインダクタンス値を設定
し、インダクタ形成領域ｓに、該並列共振用インダクタ
Ｌ1 ，Ｌ2 をスパッタリングにより、後付けで形成する
ことにより、インダクタンス値を最適なものとすること
ができる。With this structure, the parallel resonance inductors L 1 and L 2 can be formed in the final step. Therefore, after forming the semi-finished product without the parallel resonant inductor L 1, L 2, a parallel resonant inductor L 1,
The inductance value of L 2 is set by selecting the shape, and the parallel resonance inductors L 1 and L 2 are formed in the inductor formation region s by sputtering so that the inductance value is optimized. You can
【００３８】すなわち、共振用コンデンサＣ0 の容量値
と並列共振用インダクタＬ1 ，Ｌ2のインダクタンス値
と共振周波数ｆ0 との関係は、ｆ0 ＝１／（２π（Ｌ
Ｃ）1/ 2 ）であるから、所要の共振周波数ｆ0 を得るた
めには、共振用コンデンサＣ0の容量値を容量測定器で
調べて、該容量値にあわせて、インダクタンス値を上式
より決定し、該インダクタンス値を有する並列共振用イ
ンダクタＬ1 ，Ｌ2 を決定して、これを前記インダクタ
形成領域ｓに形成すれば良い。ここで、並列共振用イン
ダクタＬ1 ，Ｌ2 は、その導体長、導体幅，形態等の形
状により、インダクタンスが異なる。従って、インダク
タンス値があらかじめ定まっている形状の異なるパター
ンから所定のパターンを選定して、並列共振用インダク
タＬ1 ，Ｌ2 とすることにより、共振用コンデンサＣ0
にバラツキがあったとしても、所要の共振周波数ｆ0 を
得ることが可能となる。That is, the resonance capacitor C0 Capacity value of
And parallel resonance inductor L1 , L2Inductance value
And the resonance frequency f0 The relationship with0 = 1 / (2π (L
C)1 / 2 ), The required resonance frequency f0 Got
To do this, the resonance capacitor C0The capacitance value of
Check and calculate the inductance value according to the above capacitance value.
And the parallel resonance impedance having the inductance value
Nacta L1 , L2 And determine this as the inductor
It may be formed in the formation region s. Where the parallel resonance in
Ducta L1 , L2 Is the shape of its conductor length, conductor width, shape, etc.
The inductance varies depending on the condition. Therefore,
Putters with different shapes that have predetermined chest values
Select a predetermined pattern from the
L1 , L2 By setting the resonance capacitor C0
Even if there is variation in the required resonance frequency f0 To
It becomes possible to obtain.
【００３９】この場合に、所定パターンの形成は、自動
スパッタリング装置等を用いて、当該パターンを指定す
るか、又は、所定インダクタンス値又は、共振用コンデ
ンサＣ0 の静電容量値を入力すると、自動的にパターン
が選定されるようにしたり、さらには、該入力値に対応
して、最適パターンを形成して、該パターンに基づき、
インダクタ形成領域ｓに自動的に形成されるようにすれ
ば良い。尚、この最適パターンを自動作成する構成にあ
っては、あらかじめ作成式によりインダクタンス値とイ
ンダクタの形状との関係が定められているのであるか
ら、無限種類のパターンが作成式を介して用意されてい
るといってもよく、これは、あらかじめ設定された複数
のパターンのうちから、最適インダクタンス値に基づい
て選択する構成の一態様であるということができる。而
して最適なインダクタンス値の並列共振用インダクタＬ
1 ，Ｌ2 が形成されて、所要共振周波数が実現されるこ
ととなる。In this case, the predetermined pattern is formed automatically by designating the pattern using an automatic sputtering device or by inputting the predetermined inductance value or the capacitance value of the resonance capacitor C 0. Pattern is selected, or further, an optimum pattern is formed corresponding to the input value, and based on the pattern,
It may be automatically formed in the inductor formation region s. In the configuration for automatically creating the optimum pattern, since the relationship between the inductance value and the shape of the inductor is determined in advance by the creation formula, infinite types of patterns are prepared through the creation formula. It can be said that this is one aspect of the configuration in which the pattern is selected from a plurality of preset patterns based on the optimum inductance value. Thus, the inductor L for parallel resonance having the optimum inductance value
1 and L 2 are formed, and the required resonance frequency is realized.
【００４０】[0040]
【発明の効果】本発明のＬＣフィルタは、絶縁基板の表
面に、直接又は下地層を介してＮｉを３０％以上含有す
るＦｅ−Ｎｉ合金メッキ層を形成してこれを下部電極と
し、該下部電極上にＳｉＯ2 等の誘電体薄膜層を形成
し、さらに該誘電体薄膜層の表面に上部電極を形成する
ことにより、絶縁基板上に並列共振用コンデンサＣ0 を
配設したことを特徴とするものであるから、ＳｉＯ2 等
の誘電体薄膜層を適用していることにより、容量部の薄
厚化が可能となると共に、Ｎｉを３０％以上含有するＦ
ｅ−Ｎｉ合金メッキ層により耐熱性に優れ、これによ
り、製造工程や実装工程での熱処理による薄膜コンデン
サの劣化が可及的に減少でき、小型で、特性の良いＬＣ
フィルタを提供することができる。According to the LC filter of the present invention, a Fe-Ni alloy plating layer containing 30% or more of Ni is formed on the surface of an insulating substrate directly or via an underlayer, and this is used as a lower electrode. A parallel resonance capacitor C 0 is disposed on an insulating substrate by forming a dielectric thin film layer such as SiO 2 on the electrode and further forming an upper electrode on the surface of the dielectric thin film layer. Therefore, by using a dielectric thin film layer such as SiO 2 , it is possible to reduce the thickness of the capacitor portion and at the same time, the content of Ni in an amount of 30% or more can be reduced.
The e-Ni alloy plating layer has excellent heat resistance, which makes it possible to reduce deterioration of the thin film capacitor due to heat treatment in the manufacturing process and mounting process as much as possible, and it is a compact LC with excellent characteristics.
A filter can be provided.
【００４３】また、上述の構成にあって、最上面に並列
共振用インダクタＬ1 ，Ｌ2 を形成した構成にあって
は、該並列共振用インダクタＬ1 ，Ｌ2 の後付形成が可
能となり、その形状の選定によりインダクイタンス値を
適正に設定することにより、所要の共振周波数の設定が
容易にできる等の優れた効果がある。[0043] Further, in the configuration described above, in the configuration in which a parallel resonance inductor L 1, L 2 on the uppermost surface, it is possible to form retrofitting of said parallel resonance inductor L 1, L 2 By appropriately setting the inductance value by selecting the shape, there is an excellent effect that the required resonance frequency can be easily set.
【図面の簡単な説明】[Brief description of drawings]
【図１】第一実施例のＬＣフィルタの斜視図である。FIG. 1 is a perspective view of an LC filter according to a first embodiment.
【図２】下部電極４ａ（４ｂ）の縦断側面図である。FIG. 2 is a vertical sectional side view of a lower electrode 4a (4b).
【図３】第一実施例の等価回路図である。FIG. 3 is an equivalent circuit diagram of the first embodiment.
【図４】高温ライフ試験に供した試料の縦断側面図を示
すものである。FIG. 4 is a vertical sectional side view of a sample used in a high temperature life test.
【図５】誘電体薄膜層として用いる各材料の高温ライフ
試験における残存率を示す図表である。FIG. 5 is a chart showing the residual rate in a high temperature life test of each material used as a dielectric thin film layer.
【図６】誘電体薄膜層として用いる各材料の誘電率と、
容量温度係数との関係を示す図表である。FIG. 6 shows the dielectric constant of each material used as a dielectric thin film layer,
It is a chart showing a relationship with a capacity temperature coefficient.
【図７】誘電体薄膜層としてＳｉＯ2 と、Ｔａ2 Ｏ5 を
用いた場合の、熱処理時間と、静電容量変化率との関係
を示すグラフである。FIG. 7 is a graph showing the relationship between the heat treatment time and the capacitance change rate when SiO 2 and Ta 2 O 5 are used as the dielectric thin film layer.
【図８】誘電体薄膜層としてＳｉＯ2 を用いた場合の、
長時間における熱処理時間と、静電容量変化率との関係
を示すグラフである。FIG. 8 shows a case where SiO 2 is used as a dielectric thin film layer,
It is a graph which shows the relationship between the heat treatment time in a long time, and a capacitance change rate.
【図９】先願の特願丙６−９８１２９号で開示した容量
部におけるＮｉとＦｅとの配合比と耐温度特性との関係
を示す図表である。FIG. 9 is a chart showing the relationship between the temperature ratio and the compounding ratio of Ni and Fe in the capacitance part disclosed in Japanese Patent Application No. 6-98129 of the prior application.
【図１０】第二実施例のＬＣフィルタの斜視図である。FIG. 10 is a perspective view of an LC filter according to a second embodiment.
【図１１】第二実施例の等価回路図である。FIG. 11 is an equivalent circuit diagram of the second embodiment.
【符号の説明】 １ 基体板 ２ａ，２ｂ，２ｃ 絶縁基板 ３ａ，３ｂ アース電極 ４ａ，４ｂ 下部電極 ７ 誘電体薄膜層 ８ａ，８ｂ 上部電極 １０ａ，１０ｂ アース電極 １２ 誘電体薄膜層 １３ａ，１３ｂ 入出力電極 １４ａ，１４ｂ アース電極 ２２ 絶縁基板 ２３ａ，２３ｂ 下部電極 ２４ａ，２４ｂ 接続端部 ２７ 誘電体薄膜層 ２８ａ，２８ｂ 上部電極 ３１ 誘電体薄膜層 ３２ａ，３２ｂ，３２ｃ コンデンサ電極 ３４ａ，３４ｂ アース電極 Ｌ1 ，Ｌ2 並列共振用インダクタ Ｃ0 共振用コンデンサ Ｃ1 ，Ｃ2 ，Ｃ3 結合用コンデンサ ｓ インダクタ形成領域[Description of Reference Signs] 1 base plate 2a, 2b, 2c insulating substrate 3a, 3b ground electrode 4a, 4b lower electrode 7 dielectric thin film layer 8a, 8b upper electrode 10a, 10b ground electrode 12 dielectric thin film layer 13a, 13b input / output Electrodes 14a, 14b Earth electrodes 22 Insulating substrates 23a, 23b Lower electrodes 24a, 24b Connection ends 27 Dielectric thin film layers 28a, 28b Upper electrodes 31 Dielectric thin film layers 32a, 32b, 32c Capacitor electrodes 34a, 34b Earth electrodes L 1 , L 2 parallel resonance inductor C 0 resonance capacitor C 1 , C 2 , C 3 coupling capacitor s inductor formation area
【手続補正２】[Procedure amendment 2]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図１[Correction target item name] Fig. 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図１】 FIG.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 秀明 名古屋市瑞穂区高辻町14番18号 日本特殊 陶業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hideaki Tanaka 14-18 Takatsuji-cho, Mizuho-ku, Nagoya City Nippon Special Ceramics Co., Ltd.
Claims (4)
単数の絶縁基板からなる基体板により共振用コンデンサ
とインダクタとが並列された並列共振回路を担持してな
るＬＣフィルタにおいて、絶縁基板の表面に、直接又は
下地層を介してＮｉを３０％以上含有するＦｅ−Ｎｉ合
金メッキ層を形成してこれを下部電極とし、該下部電極
上に誘電体薄膜層を形成し、さらに該誘電体薄膜層の表
面に上部電極を形成することにより、絶縁基板上に並列
共振用コンデンサを配設したことを特徴とするＬＣフィ
ルタ。1. An LC substrate comprising a plurality of insulating substrates stacked together, or a parallel resonant circuit in which a resonance capacitor and an inductor are arranged in parallel by a base plate made of a single insulating substrate. An Fe-Ni alloy plating layer containing Ni of 30% or more is formed on the surface of the substrate directly or through an underlayer, and this is used as a lower electrode, and a dielectric thin film layer is formed on the lower electrode. An LC filter comprising a parallel resonance capacitor provided on an insulating substrate by forming an upper electrode on the surface of a body thin film layer.
出力結合用薄膜コンデンサを形成したことを特徴とする
請求項１記載のＬＣフィルタ。2. The LC filter according to claim 1, further comprising an input / output coupling thin film capacitor formed on the parallel resonance capacitor.
Ｎｉを３０％以上含有するＦｅ−Ｎｉ合金メッキ層を形
成してこれをアース電極を兼用する下部電極とし、かつ
該電極を含む絶縁基板のほぼ全面を誘電体薄膜層で覆っ
て、該誘電体薄膜層上に、下部電極と対向する面に上部
電極を形成して、前記誘電体薄膜層を介して上下電極に
より並列共振用コンデンサを構成し、さらに、上部電極
を含む誘電体薄膜層のほぼ全面を絶縁薄膜層で覆って、
その表面に、並列共振用インダクタを形成したことを特
徴とする請求項１記載のＬＣフィルタ。3. An Fe—Ni alloy plating layer containing Ni in an amount of 30% or more is formed on the surface of an insulating substrate directly or via an underlayer, and this is used as a lower electrode which also serves as a ground electrode, and includes the electrode. A dielectric thin film layer covers almost the entire surface of the insulating substrate, an upper electrode is formed on the dielectric thin film layer on the surface facing the lower electrode, and the upper and lower electrodes are interposed through the dielectric thin film layer for parallel resonance. A capacitor is formed, and further, almost the entire surface of the dielectric thin film layer including the upper electrode is covered with an insulating thin film layer,
The LC filter according to claim 1, wherein a parallel resonance inductor is formed on the surface thereof.
を特徴とする請求項１又は請求項３記載のＬＣフィル
タ。4. The LC filter according to claim 1, wherein the dielectric thin film layer is made of SiO 2 .
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248854A JPH0969742A (en) | 1995-09-01 | 1995-09-01 | LC filter |
| US08/703,946 US5781081A (en) | 1995-09-01 | 1996-08-28 | LC-type dielectric filter having an inductor on the outermost layer and frequency adjusting method therefor |
| DE69616697T DE69616697T2 (en) | 1995-09-01 | 1996-08-29 | Dielectric LC filter and frequency setting method therefor |
| EP96113862A EP0760533B1 (en) | 1995-09-01 | 1996-08-29 | LC-type dielectric filter and frequency adjusting method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248854A JPH0969742A (en) | 1995-09-01 | 1995-09-01 | LC filter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969742A true JPH0969742A (en) | 1997-03-11 |
Family
ID=17184418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248854A Pending JPH0969742A (en) | 1995-09-01 | 1995-09-01 | LC filter |
Country Status (1)
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