JPH0969767A - スイッチ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ＭＯＳスイッチのサージ遮断性を改善する。 【解決手段】ＰＭＯＳトランジスタからなるトランスフ
ァゲートＱ１０のゲート直下半導体領域であるｎ型基板
１０３とそのｐ型の入力側半導体領域１０１との間のｐ
ｎ接合は、電位設定手段２からの給電により逆バイアス
される。特に上記ｐｎ接合を逆バイアスする方向への電
流のみをｎ型基板１０３に給電する単方向性電源とし
て、入力端子ＩＮ又は出力端子ＯＵＴに正サージが入力
しても、ｐｎｐラテラルバイポ−ラ寄生トランジスタの
コレクタ電流を低減でき、入力側半導体領域１０１と出
力側半導体領域１０２との間に流れる電流を抑止するこ
とができる。また、同様の構成で入力端子ＩＮ又は出力
端子ＯＵＴに負サージが入力しても、トランスファゲー
トＱ２０のｎｐｎラテラルバイポ−ラ寄生トランジスタ
のコレクタ電流を低減でき、同様の電流遮断効果を奏す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳトランジスタ
を用いたスイッチ回路に関し、特にそのウエル電位設定
回路に関する。本発明のスイッチ回路は例えばＣＭＯＳ
アナログスイッチ回路やそれを用いた回路に適用され
る。

【０００２】

【従来の技術】従来のＣＭＯＳアナログスイッチ回路を
図１２に示す。ＣＭＯＳアナログスイッチを構成するＱ
１０、Ｑ２０はそれぞれトランスファゲートをなすＭＯ
Ｓトランジスタであって、Ｑ１０はＰチャンネルＭＯＳ
トランジスタ（ＰＭＯＳＴ）、Ｑ２０はＮチャンネルＭ
ＯＳトランジスタ（ＮＭＯＳＴ）である。ＩＮＶ１は入
力信号電圧を増幅する反転バッファであり、ＩＮＶ２は
ＩＮＶ１の出力を更に反転するインバータであり、周知
の回路構成である。

【０００３】ここで、入力端子ＩＮに正サージ（正方向
のサージ電圧）が入力して、Ｑ１０のチャンネル直下の
Ｎ型基板（当然、Ｎ型ウエル領域でもよい）をベースと
し、Ｑ１０の入力側主電極をなすＰ型領域をエミッタと
し、Ｑ１０の出力側主電極をなすＰ型領域をコレクタと
するラテラルｐｎｐバイポーラトランジスタからなる寄
生トランジスタＴｙが導通すると、ＣＭＯＳアナログス
イッチの遮断時でもこの正サージの影響がＣＭＯＳアナ
ログスイッチの出力端子ＯＵＴに電位変化として現れて
しまう。

【０００４】同様に、入力端子ＩＮに負サージ（負方向
のサージ電圧）が入力して、Ｑ２０のチャンネル直下の
Ｐ型ウエルをベースとし、Ｑ２０の入力側主電極をなす
Ｎ型領域をエミッタとし、Ｑ２０の出力側主電極をなす
Ｎ型領域をコレクタとするラテラルｎｐｎバイポーラト
ランジスタからなる寄生トランジスタＴｘが導通する
と、ＣＭＯＳアナログスイッチの遮断時でもこの負サー
ジの影響がＣＭＯＳアナログスイッチの出力端子ＯＵＴ
に電位変化として現れてしまう。

【０００５】図１３は、従来のＣＭＯＳアナログスイッ
チ回路の他例であって、ＣＭＯＳトランスファゲート
（アナログスイッチ）であるＱ３０、Ｑ４０を負荷素子
とし、ソース接地のＮＭＯＳトランジスタＱ５０をドラ
イバ素子とする変形ＭＯＳインバータを入力端子ＩＮと
接地電位Ｖｓｓとの間に接続したものである。この変形
ＭＯＳインバータは、アナログスイッチの制御端子Ｇの
電位がＨｉとなってＱ２０がオンする状態において、Ｑ
２０のＰウエル電位を入力端子ＩＮの電位に略追従させ
て入力信号電圧の変化によるＱ２０のチャンネルコンダ
クタンス変調効果を低減してＱ２０のオン特性を改善し
ている。しかし、図１３の回路でも図１２の回路と同じ
く正サージが入力端子ＩＮに侵入すると、上記寄生トラ
ンジスタの作用により出力端子ＯＵＴに正サージの影響
が現れてしまう。

【０００６】特公平６ー１０３７３３号公報は、上記問
題を解決するために、ＣＭＯＳアナログスイッチを２段
縦続接続するとともに、初段アナログスイッチが集積さ
れる初段半導体領域と次段アナログスイッチが集積され
る次段半導体領域との間の境界部に沿って、一導電型の
基板表面に反対導電型の電荷吸収領域を形成している。
このようにすれば、サージ電圧が初段アナログスイッチ
の入力端に導入されることにより基板表面部に形成され
て初段アナログスイッチの入力端子に接続された反対導
電型の表面領域と基板との間のｐｎ接合が順バイアスさ
れ、その結果としてこの反対導電型の表面領域から基板
へ少数キャリヤ電荷が注入されても、次段アナログスイ
ッチの出力端へのこの少数キャリヤ電荷の影響を排除す
ることができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
たアナログスイッチ（トランスファゲート）を２段縦続
接続する場合にはアナログスイッチ（トランスファゲー
ト）の作動遅れが重なって出力信号の遅延が増大する。
特に、両アナログスイッチの接続点の寄生容量を初段ア
ナログスイッチのチャンネル抵抗と初段アナログスイッ
チに接続される外部アンプの出力抵抗とを通じて放電す
ることになるので、これらの寄生容量及び抵抗のＣＲ時
定数に依存してアナログスイッチ（トランスファスイッ
チ）の信号伝送の遅延及び波型歪（高域減衰）が生じて
しまう。

【０００８】また、アナログスイッチを２段縦続接続す
るためにアナログスイッチ回路の全体としてのオン抵抗
値を単段のそれと等しくしようとすれば、初段、次段と
も２倍の面積を必要とし、結局、２段縦続型のアナログ
スイッチ回路は単段のそれと比べて４倍ものチップ面積
を要するという問題もあった。本発明は上記問題点に鑑
みなされたものであり、チップ面積の増大を抑止しつつ
ＭＯＳスイッチのサージ遮断性を改善することを、その
目的としている。

【０００９】

【課題を解決するための手段】請求項１記載の回路につ
いて以下に説明する。まず、ＰＭＯＳトランジスタから
なるスイッチ回路について説明する。そのゲート直下半
導体領域であるｎ型基板とそのｐ型の入力側半導体領域
（又は出力側半導体領域）との間のｐｎ接合は、電位設
定手段によるｎ型基板の電位設定により逆バイアスされ
ている。特に本回路では、この電位設定手段を、上記ｐ
ｎ接合を逆バイアスする方向への電流のみをｎ型基板に
給電する単方向性電源（一方向へのみ電流が流れる電源
回路）で構成している。

【００１０】このようにすれば、ｐ型入力側半導体領域
に大きな正サージが侵入しても、上記ｐｎ接合が持続的
に順バイアスしてｎ型基板から電位設定手段へ電流（ベ
ース電流）が流れ込むことがなく、そのために上記両ｐ
型領域をエミッタ、コレクタとし、ｎ型基板をベースと
するｐｎｐバイポ−ラ寄生トランジスタのコレクタ電流
をこのベース電流の抑圧分だけ低減でき、その結果、ト
ランスファゲートの遮断時において入力側半導体領域か
ら出力側半導体領域に流れる電流（コレクタ電流）を低
減することができる。

【００１１】同様に、ＮＭＯＳトランジスタからなるス
イッチ回路について説明する。そのゲート直下半導体領
域であるｐ型基板とそのｎ型の入力側半導体領域（又は
出力側半導体領域）との間のｐｎ接合は、電位設定手段
によるｐ型ウエルの電位設定により逆バイアスされてい
る。特に本回路では、この電位設定手段を、上記ｐｎ接
合を逆バイアスする方向への電流のみをｐ型ウエルに給
電する単方向性電源（一方向へのみ電流が流れる電源回
路）で構成している。ただし、この場合、上記ｐｎ接合
を逆バイアスする方向の電流値は負の符号をもつ。つま
り、電流は、ｐ型ウエルから外部に吸引される。

【００１２】このようにすれば、ｎ型入力側半導体領域
に大きな負サージが侵入しても、上記ｐｎ接合が持続的
に順バイアスして電位設定手段からｐ型ウエル領域へ電
流（ベース電流）が流れ込むことがなく、そのために上
記両ｎ型領域をエミッタ、コレクタとし、ｐ型ウエル領
域をベースとするｎｐｎバイポ−ラ寄生トランジスタの
コレクタ電流をこのベース電流の抑圧分だけ低減でき、
その結果、トランスファゲートの遮断時において入力側
半導体領域から出力側半導体領域に流れる電流（コレク
タ電流）を低減することができる。

【００１３】請求項２記載の回路によれば請求項１記載
の回路において更に、高位電源からｎｐｎエミッタホロ
ワトランジスタを通じて電流がｎ型基板（すなわちＰＭ
ＯＳＴのゲート直下半導体領域）に供給されるので、簡
単に上記単方向性電源を構成することができる。すなわ
ち、ＰＭＯＳＴのｐ型入力側半導体領域に入力する正サ
ージが大きくてｎ型基板の電位が上記高位電源電圧を超
過する場合には、高位電源からｎｐｎエミッタホロワト
ランジスタを通じてｎ型基板にベース電流を供給するこ
とがなく、コレクタ電流がｐｎｐラテラル寄生トランジ
スタを通じてＰＭＯＳＴのｐ型出力側半導体領域へ流れ
るという問題を抑止することができる。

【００１４】請求項３記載の回路によれば請求項２記載
の回路において更に、上記正サージの入力によるｎ型基
板の電位上昇が生じても、それに応じてｎｐｎエミッタ
ホロワトランジスタのベース電位が上昇するので、ｎ型
基板の電位上昇を抑止することができる。なお、従来の
ように最初からｎ型基板に高位電源電圧を印加する場合
には、正サージがｐ型入力側半導体領域に入力しない通
常の動作時における上記ｐｎ接合の逆バイアスが大きく
なるのでトランスファゲートをなすＰＭＯＳトランジス
タの特性が悪化する欠点があったが、本構成ではこの問
題も解決することができる。

【００１５】請求項４記載の回路によれば請求項２記載
の回路において更に、差動増幅回路の第２のトランジス
タの制御入力端子をトランスファゲートの入力端子（す
なわち入力側半導体領域）に接続し、第１のトランジス
タの制御入力端子に所定の基準電圧を印加し、第１のト
ランジスタのコレクタ（又はドレイン）の電圧を上記ｎ
ｐｎエミッタホロワトランジスタのベースに印加してい
る。ただし、正サージが入力しない場合のトランスファ
ゲートの入力端子の電位レベルは上記基準電圧未満とす
る。

【００１６】このようにすれば、トランスファゲートの
入力端子（すなわち入力側半導体領域）に正サージが入
力しない場合には、第１のトランジスタがオンし、第１
のトランジスタの負荷素子の電圧降下だけｎｐｎエミッ
タホロワトランジスタのベース電位が低下し、この電位
状態でＰＭＯＳトランジスタはトランスファゲート（ア
ナログスイッチ）として作動する。

【００１７】一方、トランスファゲートの入力端子（す
なわち入力側半導体領域）に正サージが入力してその電
位が上昇すると、第２のトランジスタがオンし、第１の
トランジスタがオフし、第１のトランジスタの負荷素子
の電圧降下が０となり、ｎｐｎエミッタホロワトランジ
スタのベース電位は急上昇し、トランスファゲートをな
すＰＭＯＳトランジスタのｎ型基板電位は急上昇する。
したがって、正サージ入力時の上記ｐｎ接合の順バイア
スを抑止することができる。

【００１８】請求項５記載の回路によれば請求項１記載
の回路において更に、ｐｎｐエミッタホロワトランジス
タを通じて電流がｐ型ウエル領域（すなわちＮＭＯＳＴ
のゲート直下半導体領域）から低位電源へ吸引されるの
で、簡単に上記単方向性電源を構成することができる。
すなわち、ＮＭＯＳＴのｎ型入力側半導体領域に入力す
る負サージが大きくてｐ型ウエル領域の電位が上記低位
電源電圧を下回る場合には、低位電源はｐｎｐエミッタ
ホロワトランジスタを通じてｐ型ウエル領域からベース
電流を吸引することがなく、コレクタ電流がｎｐｎラテ
ラル寄生トランジスタを通じてＮＭＯＳＴのｎ型出力側
半導体領域へ流れるという問題を抑止することができ
る。ＮＭＯＳＴのｎ型入力側半導体領域に入力する負サ
ージが大きくてｐ型ウエル領域の電位が上記低位電源電
圧を超過する場合でも、ベース電流がｐ型ウエル領域か
ら低位電源へ吸引されて大きなコレクタ電流がｐｎｐ寄
生トランジスタを通じてｐ型出力側半導体領域へ流れる
という問題を改善することができる。

【００１９】請求項６記載の回路によれば請求項５記載
の回路において更に、上記負サージの入力によるｐ型ウ
エル領域の電位低下が生じても、それに応じてｐｎｐエ
ミッタホロワトランジスタのベース電位が低下するの
で、ｐ型ウエル領域の電位上昇を抑止することができ
る。なお、従来のように最初からｐ型ウエル領域低位電
源電圧を印加する場合には、負サージがｎ型入力側半導
体領域に入力しない通常の動作時における上記ｐｎ接合
の逆バイアスが大きくなるのでトランスファゲートをな
すＮＭＯＳトランジスタの特性が悪化する欠点があった
が、本構成ではこの問題も解決することができる。

【００２０】請求項７記載の回路によれば請求項５記載
の回路において更に、差動増幅回路の第２のトランジス
タの制御入力端子をトランスファゲートの入力端子すな
わち入力側半導体領域に接続し、第１のトランジスタの
制御入力端子に所定の基準電圧を印加している。そし
て、この第１のトランジスタのコレクタ（又はドレイ
ン）の電圧を上記ｐｎｐエミッタホロワトランジスタの
ベースに印加している。ただし、負サージが入力しない
場合のトランスファゲートの入力端子の電位レベルは上
記基準電圧より超過している（正方向に大きい）ものと
する。

【００２１】トランスファゲートの入力側半導体領域に
負サージが入力しなければ、第２のトランジスタはオフ
し、第１のトランジスタはオンし、第１のトランジスタ
の負荷素子の電圧降下だけｐｎｐエミッタホロワトラン
ジスタのベース電位は上昇し、この電位状態でＮＭＯＳ
トランジスタはトランスファゲート（アナログスイッ
チ）として作動する。

【００２２】一方、トランスファゲートの入力側半導体
領域に負サージが入力すると、第２のトランジスタはオ
ンし、第１のトランジスタはオフし、第１のトランジス
タの負荷素子の電圧降下は０となり、ｐｎｐエミッタホ
ロワトランジスタのベース電位は急低下し、トランスフ
ァゲートをなすＮＭＯＳトランジスタのｐ型ウエル領域
電位は急低下する。したがって、負サージ入力時の上記
ｐｎ接合の順バイアスを抑止することができる。

【００２３】

【実施例】

（実施例１）本発明のスイッチ回路の一つとしてアナロ
グスイッチ回路を例にとり、以下に説明する。実施例１
を図１を参照して説明する。このアナログスイッチ回路
は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファ
ゲート）１と、電位設定回路（電位設定手段）２とから
なる。

【００２４】ＣＭＯＳアナログスイッチ１は、互いに並
列接続されたＰＭＯＳトランジスタＱ１０及びＮＭＯＳ
トランジスタＱ２０からなる。ＩＮはその入力端子であ
り、ＰＭＯＳトランジスタＱ１０のＰ型入力側半導体領
域１０１及びＮＭＯＳトランジスタＱ２０のＮ型入力側
半導体領域２０１に接続されている。ＯＵＴはその出力
端子であり、ＰＭＯＳトランジスタＱ１０のＰ型出力側
半導体領域１０２及びＮＭＯＳトランジスタＱ２０のＮ
型出力側半導体領域２０２に接続されている。

【００２５】なお、ＩＮＶ１は制御入力端子Ｇへ印加さ
れる制御信号電圧を反転するＣＭＯＳインバータであ
り、ＩＮＶ２はＩＮＶ１の出力電圧を更に反転するＣＭ
ＯＳインバータである。このＣＭＯＳアナログスイッチ
１の基本動作は以下の通りである。制御入力端子Ｇへ印
加される制御信号電圧がＬｏとなれば、両トランジスタ
Ｑ１０、Ｑ２０がオンして、ＣＭＯＳアナログスイッチ
１がオンする。詳しく説明すると、入力端子ＩＮの電位
が出力端子ＯＵＴの電位よりＨｉであれば、トランジス
タＱ１０の入力側半導体領域１０１及びトランジスタＱ
２０の出力側半導体領域２０２がソースとなってキャリ
ヤの移動が生じ、入力端子ＩＮの電位が出力端子ＯＵＴ
の電位よりＬｏであれば、トランジスタＱ１０の出力側
半導体領域１０２及びトランジスタＱ２０の入力側半導
体領域２０１がソースとなってキャリヤの移動が生じ、
これにより出力端子ＯＵＴの電位は入力端子ＩＮの電位
に一致することになる。

【００２６】ただし、入力端子ＩＮの電位がＨｉであれ
ば、ＮＭＯＳトランジスタＱ２０のしきい値電圧及びそ
のオン抵抗の増大のため電流は主としてＰＭＯＳトラン
ジスタＱ１０を通じて流れ、逆に入力端子ＩＮの電位が
Ｌｏであれば、ＰＭＯＳトランジスタＱ１０のしきい値
電圧及びそのオン抵抗の増大のため電流は主としてＮＭ
ＯＳトランジスタＱ２０を通じて流れる。なお、１０３
はＰＭＯＳトランジスタＱ１０のＮ型基板領域（ゲート
直下半導体領域）であり、２０３はＮＭＯＳトランジス
タＱ２０のｐ型ウエル領域（ゲート直下半導体領域）で
ある。

【００２７】ＣＭＯＳアナログスイッチ１は、トランジ
スタＱ２０の電位設定を行うＮＭＯＳＴ電位設定回路部
３を内蔵している。ＮＭＯＳＴ電位設定回路部３は、Ｃ
ＭＯＳトランスファゲート（アナログスイッチ）を構成
するＰＭＯＳトランジスタＱ３０及びＮＭＯＳトランジ
スタＱ４０を負荷素子とし、ソース接地形式のＮＭＯＳ
トランジスタＱ５０をドライバ素子とする変形ＭＯＳイ
ンバータ回路を入力端子ＩＮと低位電源電圧（単に低位
電源ともいう）Ｖｓｓとの間に接続したものである。

【００２８】この変形ＭＯＳインバータ回路は、このア
ナログスイッチの制御端子Ｇの電位がＬｏとなってトラ
ンジスタＱ２０がオンする状態において、トランジスタ
Ｑ２０のＰウエル領域の電位を入力端子ＩＮの電位（入
力信号電圧Ｖｉ）に略追従させて入力信号電圧Ｖｉの変
化によるトランジスタＱ２０のチャンネルコンダクタン
ス変調効果を低減して、トランジスタＱ２０のオン特性
を改善するためのものである。

【００２９】制御入力端子Ｇの電位がＨｉの場合には、
トランジスタＱ５０がオンし、トランジスタＱ３０、Ｑ
４０がオフし、Ｐウエル領域２０３の電位は低位電源電
圧Ｖｓｓに設定される。この時、ＮＭＯＳトランジスタ
Ｑ２０はオフしており、入力端子ＩＮの電位（入力信号
電圧Ｖｉ）がＬｏとなってもＮＭＯＳトランジスタＱ２
０のｎ型入力側半導体領域２０１とｐ型ウエル領域２０
３との間のｐｎ接合は順バイアスしない。

【００３０】制御入力端子Ｇの電位がＬｏの場合には、
トランジスタＱ５０がオフし、トランジスタＱ３０、Ｑ
４０がオンする。トランジスタＱ３０、Ｑ４０はＣＭＯ
Ｓアナログスイッチ（トランスファゲート）を構成する
ので、それらのチャンネルコンダクタンスは入力端子Ｉ
Ｎの電位（入力信号電圧Ｖｉ）の変動に関わらず大きい
値に維持される。その結果、ＮＭＯＳトランジスタＱ２
０のｐ型ウエル領域２０３の電位はトランジスタＱ３
０、Ｑ４０を通じて入力端子ＩＮの電位（入力信号電圧
Ｖｉ）に追従することになり、これによりＮＭＯＳトラ
ンジスタＱ２０のｎ型入力側半導体領域２０１の電位変
動によるそのチャンネルコンダクタンス変調効果を低減
して、トランジスタＱ２０のオン特性が改善される。

【００３１】電位設定回路２は、本発明でいう電位設定
手段を構成するものであって、ｎｐｎエミッタホロワト
ランジスタ２１と、そのコレクタと高位電源電圧（単に
高位電源ともいう）Ｖｃｃとを接続するコレクタ抵抗２
２と、本発明でいうベ−ス電流設定手段をなすベ−ス電
流設定回路部２４とからなる。なお、ｎｐｎエミッタホ
ロワトランジスタ２１のエミッタを所定のエミッタ負荷
素子を通じて低位電源電圧Ｖｓｓに接続してもよい。こ
のエミッタ負荷素子は、抵抗素子の他、降伏電圧が少な
くとも基準電位Ｖ１より高く設定されたツェナーダイオ
ードなどで構成されることができる。

【００３２】ベ−ス電流設定回路部２４は、高位電源電
圧Ｖｃｃと共通接続点Ｃとの間に介設された定電流源２
４１（給電手段）と、共通接続点Ｃとｎｐｎエミッタホ
ロワトランジスタ２１のベ−スとの間に介設されて共通
接続点Ｃからベースにベース電流を給電する抵抗２４２
と、共通接続点ＣをダイオードＤ１を通じて基準電位点
Ｖ１に接続する抵抗２４３（差電流吸引手段）とからな
る。

【００３３】この電位設定回路２の動作を以下に説明す
る。入力端子ＩＮに正サージが入力しない状態におい
て、ｎｐｎエミッタホロワトランジスタ２１はＣＭＯＳ
アナログスイッチ１の各ｐｎ接合の漏れ電流を供給して
いる。この時、ベ−ス電流設定回路部２４は、ｎｐｎエ
ミッタホロワトランジスタ２１の上記エミッタ電流の１
／ｋ（ｋはその電流増幅率）倍のベース電流ｉｂをｎｐ
ｎエミッタホロワトランジスタ２１のベースに供給す
る。定電流源２４１は、定電流ｉｃを共通接続点Ｃに給
電し、残りの電流ｉｃ−ｉｂは基準電圧点（単に基準電
圧ともいう）Ｖ１に放電される。

【００３４】いま、抵抗２４２の抵抗値をＺ２、抵抗２
４３の抵抗値をＺ３、電位設定回路２の出力電圧すなわ
ちＭＯＳトランジスタＱ１０のゲート直下半導体領域で
あるｎ型基板１０３の電位をＶｘ、ｎｐｎエミッタホロ
ワトランジスタ２１のエミッタ・ベース間の順方向電圧
降下＝ダイオードＤ１の順方向電圧降下＝ΔＶとすれ
ば、以下の式が成立する。

【００３５】

【数１】 Ｚ３・（ｉｃ−ｉｂ）＋ΔＶ＋Ｖ１＝Ｚ２・ｉｂ＋ΔＶ＋Ｖｘ 上式から、

【００３６】

【数２】 Ｖｘ＝Ｚ３・ｉｃ−（Ｚ３＋Ｚ２）・ｉｂ＋Ｖ１ すなわち、Ｖｘはｉｂを一定と仮定すれば、Ｖ１により
決定される。また、共通接続点Ｃの電位をＶｃとすれ
ば、以下の式が成立する。

【００３７】

【数３】Ｖｃ＝ｉｂ・Ｚ２＋ΔＶ＋Ｖｘ

【００３８】

【数４】Ｖｃ＝Ｖ１−ｉｂ・Ｚ３＋ｉｃ・Ｚ３＋ΔＶ 数式４から、

【００３９】

【数５】 ｉｂ＝（Ｖ１−Ｖｃ＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３ が成立し、数式５から、

【００４０】

【数６】 Ｖｃ＝Ｚ２・（Ｖ１−Ｖｃ＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３＋ΔＶ＋Ｖｘ が成立する。そして数式５から、

【００４１】

【数７】Ｖｃ（１＋Ｚ２／Ｚ３） ＝Ｚ２・（Ｖ１＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３＋ΔＶ＋Ｖ
ｘ が成立する。数式６から正サージによりｎｐｎエミッタ
ホロワトランジスタ２１のエミッタ電位Ｖｘが上昇する
と、それに応じて共通接続点Ｃの電位Ｖｃも上昇するこ
とがわかる。

【００４２】更に、このようなエミッタ電位Ｖｘの上昇
に応じて共通接続点Ｃの電位Ｖｃが追従して上昇するた
めに、ｎｐｎエミッタホロワトランジスタ２１のエミッ
タ・ベース間のｐｎ接合が正サージにより逆バイアスさ
れて降伏することを防止することができる。なお、ｎｐ
ｎエミッタホロワトランジスタ２１のベース電位を一定
電位とすることもできる。この場合には、正サージの入
力によりｎｐｎエミッタホロワトランジスタ２１のエミ
ッタ電位が上昇してそのエミッタ・ベース間のｐｎ接合
が降伏してしまう可能性が生じる。

【００４３】また、ｎｐｎエミッタホロワトランジスタ
２１のベースに高位電源電圧Ｖｃｃを直接印加すること
は可能であるが、この場合には入力端子ＩＮに正サージ
が入力されない場合においても、ｎ型基板１０３にＶｃ
ｃー０．７Ｖ程度の高電位が常に入力されてしまい、好
ましくない。つまり、従来のようにｎ型基板１０３に高
位電源電圧Ｖｃｃを直接印加する場合には、正サージに
よりｎ型基板１０３の電位がそれ以上となると、ｎｐｎ
エミッタホロワトランジスタ２１の降伏したエミッタ・
ベース間のｐｎ接合を通じてｎ型基板１０３から高位電
源Ｖｃｃへｎｐｎラテラル寄生トランジスタのベース電
流が吸引されることになり、ｎｐｎラテラル寄生トラン
ジスタのコレクタ電流が異常に増大する欠点がある。こ
れらの問題は本実施例の電位設定回路（本発明でいう単
方向性電源）２により解決される。 （実施例２）図１に示す電位設定回路２の他の実施例を
図３を参照して説明する。

【００４４】この電位設定回路２ａは、図１に示す電位
設定回路２においてコレクタ抵抗２２を省略し、ダイオ
ードＤ１の代わりに、縦続接続した所定数の接合ダイオ
ード２５を抵抗２４３と低位電源電圧Ｖｓｓとの間に配
置したものである。このようにすれば、基準電圧Ｖ１を
作成する定電圧回路を簡略化することができる。なお、
この実施例では、定電流源２４１はゲートに低位電源電
圧Ｖｓｓが印加されたソース接地形式のＰＭＯＳＴによ
り構成されているが、その他、ｐｎｐトランジスタを用
い、そのエミッタに高位電源電圧Ｖｃｃを印加し、その
コレクタを共通接続点Ｃに接続し、そのベースをベース
電流制限抵抗を通じて低位電源Ｖｓｓに接続してもよ
い。 （実施例３）図１に示す電位設定回路２の他の実施例を
図３を参照して説明する。

【００４５】この電位設定回路２ｂは、縦続接続した３
個の接合ダイオード２６を高位電源電圧Ｖｃｃとｎ型基
板１０３との間に配置したものである。この場合、ｎ型
基板１０３の電位が高位電源電圧Ｖｃｃより相当高くな
っても接合ダイオード２６を縦続した分だけ接合ダイオ
ード２６の降伏を抑止することができる。 （実施例４）図１に示す電位設定回路２の他の実施例を
図４を参照して説明する。

【００４６】この電位設定回路２ｃは、差動増幅回路４
と、定電圧発生回路５と、ｎｐｎエミッタホロワトラン
ジスタ２１とからなる。差動増幅回路４は、一対のｎｐ
ｎトランジスタ４１、４２と、その共通エミッタ負荷素
子４３と、コレクタ抵抗４４、４５とからなる。トラン
ジスタ４１、４２のエミッタは共通エミッタ負荷素子
（共通負荷素子）４３を通じて低位電源Ｖｓｓに接続さ
れている。トランジスタ４１（第２のトランジスタ）の
コレクタはコレクタ抵抗４４を通じて高位電源Ｖｃｃに
接続され、トランジスタ４２（第１のトランジスタ）の
コレクタはコレクタ抵抗４５を通じて高位電源Ｖｃｃに
接続されている。

【００４７】共通エミッタ負荷素子４３はゲート直下半
導体領域であるｐ型領域が低位電源電圧Ｖｓｓに接続さ
れ、かつ、ゲート電極が高位電源Ｖｃｃに接続されたＮ
ＭＯＳＴからなり、コレクタ抵抗４４、４５はそれぞれ
ゲート直下半導体領域であるｎ型領域が高位電源Ｖｃｃ
に接続されかつゲート電極が低位電源電圧Ｖｓｓに接続
されたＮＭＯＳＴからなる。もちろん、素子４３、４
４、４５は単なる抵抗素子で構成でき、更に、共通エミ
ッタ負荷素子４３は定電流源とすることができる。トラ
ンジスタ４１のベ−スは入力端子ＩＮに接続され、トラ
ンジスタ４２のベ−スは定電圧発生回路５の出力端に接
続されている。

【００４８】定電圧発生回路５は、多段縦続接続された
電圧降下用のｐｎ接合ダイオード５１と、最低電位端の
ダイオード５１のカソードと低位電源Ｖｓｓとを接続す
る放電抵抗５２とからなり、両者の接続点が出力端をな
す。なお、放電抵抗５２の省略は可能である。また、多
段縦続接続された電圧降下用のｐｎ接合ダイオード５１
の代わりに単なる抵抗素子を採用することも可能であ
り、ツェナダイオードを採用することも可能である。

【００４９】トランジスタ４２のコレクタはｎｐｎエミ
ッタホロワトランジスタ２１のベースに接続されてい
る。定電圧発生回路５は基準電圧Ｖ２を出力する。以
下、この電位設定回路２ｃの動作を説明する。なお、正
サージが入力端子ＩＮに入力されない状態において、基
準電圧Ｖ２は入力端子ＩＮの電位より正であるとする。

【００５０】入力端子ＩＮに正サージが入力しない場合
には、トランジスタ４２はオンし、そのコレクタ電位は
（Ｖｃｃ−ｉ・ｒ）となる。ｉはソース接地トランジス
タ４３によって規定される電流であり、ｒはコレクタ抵
抗４５の抵抗値である。したがって、ｎｐｎエミッタホ
ロワトランジスタ２１の出力電圧は（Ｖｃｃ−ｉ・ｒー
ΔＶ）となる。ΔＶはｎｐｎエミッタホロワトランジス
タ２１のエミッタ・ベース間のｐｎ接合の順方向電圧降
下である。

【００５１】入力端子ＩＮに正サージが入力して入力端
子ＩＮの電位が基準電圧Ｖ２を超えると、トランジスタ
４１がオンし、トランジスタ４２がオフし、ｎｐｎエミ
ッタホロワトランジスタ２１のベースにはほぼ高位電源
電圧Ｖｃｃが印加され、ｎｐｎエミッタホロワトランジ
スタ２１はＭＯＳトランジスタＱ１０のｎ型基板１０３
の電位をＶｃｃ−ΔＶまで上昇させる。すなわち、今ま
でよりｉ・ｒだけｎ型基板１０３の電位を上昇させる。
この結果、正サージによるＭＯＳトランジスタＱ１０の
ｐ型領域１０１の電位上昇に対抗してそのｎ型基板１０
３の電位も上昇するので、それらの間のｐｎ接合が順バ
イアスすることがない。

【００５２】更に、本実施例の重要な利点は、ｐ型領域
１０１とｎ型基板１０３との間のｐｎ接合が順バイアス
状態となる前にｎ型基板１０３の電位を上昇させること
ができるので、このｐｎ接合の順バイアス電流をベース
電流とするラテラルｐｎｐ寄生トランジスタのコレクタ
電流すなわち出力側半導体領域１０２に到達する電流を
遮断することができる点にある。 （実施例５）図１に示す電位設定回路２の他の実施例を
図５を参照して説明する。

【００５３】この電位設定回路２ｄは、ダイオードＤ２
のアノードを抵抗素子４６を通じて高位電源Ｖｃｃに接
続し、そのカソードをｎ型基板１０３に接続したもので
ある。入力端子ＩＮに正サージが入力しない場合、電位
設定回路２ｄはｎ型基板１０３にｐｎ接合の漏れ電流を
給電しており、抵抗素子４６の電圧降下ΔＶはこの漏れ
電流と抵抗素子４６の抵抗値とを掛けた値となる。

【００５４】入力端子ＩＮに正サージが入力してｐ型領
域１０１を通じてｎ型基板１０３の電位が上昇すると、
上記漏れ電流の減少または消滅により抵抗素子４６の電
圧降下ΔＶが減少又は消滅し、その分だけｎ型基板１０
３の電位が上昇する。更に、入力端子ＩＮに印加される
正サージが更に増大するとダイオードＤ２がｎ型基板１
０３から高位電源Ｖｃｃへのｐｎｐ寄生ラテラルトラン
ジスタのベース電流をカットし、ｐ型領域１０２へコレ
クタ電流が流れるのを阻止する。 （実施例６）図１に示す電位設定回路２の他の実施例を
図６を参照して説明する。

【００５５】この実施例の電位設定回路２ｅは図１の電
位設定回路２において、上記した正サージによるｎｐｎ
エミッタホロワトランジスタ２１のエミッタ・ベース間
のｐｎ接合の降伏を防止するために、ｎｐｎエミッタホ
ロワトランジスタ２１のエミッタと低位電源Ｖｓｓとの
間にツェナダイオード２３を設けたものである。このよ
うにすれば、入力端子ＩＮに過大な正サージが入力され
てトランジスタＱ１０のソース又はドレインとｎ型基板
１０３との間のｐｎ接合を介してｎ型基板１０３の電圧
が上昇しても、ｎｐｎエミッタホロワトランジスタ２１
のベース・エミッタ間のｐｎ接合が降伏する前にツェナ
ダイオード２３が降伏するのでｎｐｎエミッタホロワト
ランジスタ２１のエミッタ・ベース間のｐｎ接合の降伏
を防止することができる。 （実施例７）図１に示す電位設定回路２の他の実施例を
図７を参照して説明する。

【００５６】この実施例の電位設定回路２ｆは図１の電
位設定回路２において、接合ダイオードＤ３、Ｄ４、Ｄ
５を追加し、コレクタ抵抗２２を省略したものである。
接合ダイオードＤ３はトランジスタ２１のベースと抵抗
２４２との間に介設され、接合ダイオードＤ４はトラン
ジスタ２１のコレクタと高位電源Ｖｃｃとの間に介設さ
れ、接合ダイオードＤ５は接合ダイオードＤ１と抵抗２
４３との間に介設されている。

【００５７】このようにすれば、過大な正サージにより
ｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベ
ース間のｐｎ接合が降伏しても高耐圧を有する接合ダイ
オードＤ３、Ｄ４の存在によりｎｐｎエミッタホロワト
ランジスタ２１のエミッタ・ベース間のｐｎ接合に過大
な降伏電流が流れることがなく、そのためｎｐｎエミッ
タホロワトランジスタ２１のエミッタ・ベース間のｐｎ
接合が破壊されることがない。なお、Ｄ５はＤ３とのバ
ランスのために設けられている。 （実施例８）図１に示す電位設定回路２の他の実施例を
図８を参照して説明する。

【００５８】このアナログスイッチ回路は、ＣＭＯＳア
ナログスイッチ（ＣＭＯＳトランスファゲート）１ｇ
と、電位設定回路（電位設定手段）２、２ｇとからな
る。ＣＭＯＳアナログスイッチ１ｇは図１のアナログス
イッチ１において、入力端子ＩＮと高位電源Ｖ３とをイ
ンピーダンス素子Ｚ５を通じて接続し、入力端子ＩＮと
低位電源Ｖ５とをインピーダンス素子Ｚ６を通じて接続
し、出力端子ＯＵＴと高位電源Ｖ４とをインピーダンス
素子Ｚ７を通じて接続し、出力端子ＯＵＴと低位電源Ｖ
６とをインピーダンス素子Ｚ８を通じて接続したもので
ある。

【００５９】これらのインピーダンス素子Ｚ５〜Ｚ８は
入力端子ＩＮ又は出力端子ＯＵＴに重畳するサージ電圧
を抑圧するための素子である。この実施例の電位設定回
路２ｇは、図１に示す電位設定回路２と電流の流れが逆
となるだけで同じ構成、作用を有する。電位設定回路２
ｇは、本発明でいう電位設定手段を構成するものであっ
て、ｐｎｐエミッタホロワトランジスタ２１ａと、その
コレクタと低位電源電圧（単に低位電源ともいう）Ｖｓ
ｓ２とを接続するコレクタ抵抗２２ａと、本発明でいう
ベ−ス電流設定手段をなすベ−ス電流設定回路部２４ａ
とからなり、エミッタホロワトランジスタ２１ａのエミ
ッタは出力端Ｖｙを通じてアナログスイッチ１ｇの低位
電源電圧入力端をなすトランジスタＱ５０のソース領域
に接続されている。 ベ−ス電流設定回路部２４ａは、
低位電源電圧Ｖｓｓ２と共通接続点Ｃ’との間に介設さ
れた定電流源２４１ａ（給電手段）と、共通接続点Ｃ’
とエミッタホロワトランジスタ２１ａのベ−スとの間に
介設されて共通接続点Ｃ’へベースからベース電流を吸
引する抵抗２４２ａと、共通接続点Ｃ’をダイオードＤ
８を通じて基準電位点Ｖｓｓ１に接続する抵抗２４３ａ
（差電流吸引手段）とからなる。この電位設定回路２ｇ
の動作を以下に説明する。

【００６０】入力端子ＩＮに負サージが入力しない状態
において、エミッタホロワトランジスタ２１ａはＣＭＯ
Ｓアナログスイッチ１ｇの各ｐｎ接合の漏れ電流を供給
している。この時、ベ−ス電流設定回路部２４ａは、エ
ミッタホロワトランジスタ２１ａの上記エミッタ電流の
１／ｋ（ｋはその電流増幅率）倍のベース電流ｉｂをエ
ミッタホロワトランジスタ２１ａのベースから吸引す
る。定電流源２４１ａは、定電流ｉｃを共通接続点Ｃ’
から吸引し、残りの電流ｉｃ−ｉｂは基準電圧点（単に
基準電圧ともいう）Ｖｓｓ１から共通接続点Ｃ’へ給電
される。

【００６１】いま、抵抗２４２ａの抵抗値をＺ２、抵抗
２４３ａの抵抗値をＺ３、電位設定回路２ｇの出力電圧
すなわちＭＯＳトランジスタＱ２０のゲート直下半導体
領域であるｐ型ウエル領域２０３の電位をＶｙ、エミッ
タホロワトランジスタ２１ａのエミッタ・ベース間の順
方向電圧降下＝ダイオードＤ８の順方向電圧降下＝ΔＶ
とすれば、実施例１の電位設定回路２の場合と同じよう
に、負サージによりエミッタホロワトランジスタ２１ａ
のエミッタ電位Ｖｙが下降すると、それに応じて共通接
続点Ｃ’の電位Ｖｃ’も下降することがわかる。

【００６２】したがって、エミッタ電位Ｖｙの下降に応
じて共通接続点Ｃ’の電位Ｖｃ’が追従して下降するた
めに、エミッタホロワトランジスタ２１ａのエミッタ・
ベース間のｐｎ接合が負サージにより逆バイアスされて
降伏することを防止することができる。なお、エミッタ
ホロワトランジスタ２１ａのベース電位を一定電位とす
ることもできる。この場合には、負サージの入力により
エミッタホロワトランジスタ２１ａのエミッタ電位が下
降してそのエミッタ・ベース間のｐｎ接合が降伏してし
まう可能性が生じる。また、エミッタホロワトランジス
タ２１ａのベースに低位電源電圧Ｖｓｓ２を直接印加す
ることは可能である。

【００６３】なお、基準電圧Ｖｓｓ１としては接地電圧
を採用することができ、それよりも負である低位電源電
圧Ｖｓｓ２は例えば図９に示すようなスイッチドキャパ
シタ回路３００により発生させることができる。このス
イッチドキャパシタ回路３００は周知のものであって、
一定周波数で矩形波パルス電圧を発振する発振回路３０
１から出力されるクロック電圧Ｖｃ１によりスイッチＳ
１、Ｓ３を開閉し、クロック電圧Ｖｃ１をインバータ３
０２で反転して形成されたクロック電圧Ｖｃ２によりス
イッチＳ２、Ｓ４を開閉して負の低位電源電圧Ｖｓｓ２
を形成している。 （実施例９）図８に示す電位設定回路２ｇの他の実施例
を図１０を参照して説明する。

【００６４】この電位設定回路２ｈは、エミッタホロワ
トランジスタ２１ａのベース電位を略一定に保持するこ
とにより、トランスファゲートＱ２０のｎ型領域２０１
（又は２０２）に負サージが印加され、ｎ型領域２０１
とｐ型ウエル領域２０３との間のｐｎ接合が順バイアス
してｐ型ウエル領域２０３の電位が低下しても、ｐｎｐ
エミッタホロワトランジスタ２１ａのベース電位が略一
定に保持されているために、ｐｎｐエミッタホロワトラ
ンジスタ２１ａのエミッタ電流は遮断され、それにより
上記したｐｎ接合に持続して順バイアス電流が流れず、
これによりトランスファゲートＱ２０に寄生して形成さ
れるラテラルｎｐｎトランジスタのコレクタ電流を遮断
する機能を付与したものである。

【００６５】ｐｎｐエミッタホロワトランジスタ２１ａ
のベースに略一定電圧を印加するために、この実施例で
は、トランジスタＴ１００、Ｔ１０１からなるカレント
ミラー回路を用い、更に、エミッタホロワトランジスタ
２１ａのベースと高位電源Ｖｃｃとの間にツェナダイオ
ードＤ１０２を設けている。ダイオードＤ１００、ツェ
ナダイオード１０１、抵抗Ｒ１００、Ｒ１０１、Ｒ１０
２、Ｒ１０３はトランジスタＴ１００の負荷素子であ
り、高位電源Ｖｃｃから給電されている。なお、高位電
源Ｖｃｃの代わりに他の電位の電源を採用してもよい。
このようにすれば、エミッタホロワトランジスタ２１ａ
のベースに接地電位より高い一定電位を印加できるの
で、エミッタホロワトランジスタ２１ａのコレクタを接
地することができる。 （実施例１０）本発明のアナログスイッチ回路の他の実
施例を図１１を参照して説明する。

【００６６】このアナログスイッチ回路は、ＣＭＯＳア
ナログスイッチ（ＣＭＯＳトランスファゲート）１と、
電位設定回路（電位設定手段）２ｉ、２ｊとからなる。
電位設定回路２ｉは、図４に示す差動増幅器型の電位設
定回路２ｃにおいて、共通エミッタ負荷素子として抵抗
素子４３０を用い、ツェナダイオード５１の代わりに抵
抗素子４０１を用い、図７の接合ダイオードＤ３、Ｄ４
をエミッタホロワトランジスタ２１の保護用に設けたも
のである。

【００６７】電位設定回路２ｊは、電位設定回路２ｉに
示した差動増幅器型の電位設定回路により、図８に示す
低位側の電位設定回路２ｇを置換したものである。この
電位設定回路２ｉは、差動増幅回路４ａと、ｐｎｐエミ
ッタホロワトランジスタ２１ａとからなる。差動増幅回
路４ａは、一対のｐｎｐトランジスタ４１ａ、４２ａ
と、その共通エミッタ抵抗（共通負荷素子）４３０ａ
と、コレクタ抵抗４４ａ、４５ａとからなる。トランジ
スタ４１ａ、４２ａのエミッタは共通エミッタ抵抗４３
０ａを通じて高位電源線Ｖｃｃに接続されている。トラ
ンジスタ４１ａ（第２のトランジスタ）のコレクタはコ
レクタ抵抗４４ａを通じて低位電源Ｖｓｓ２に接続さ
れ、トランジスタ４２ａ（第１のトランジスタ）のコレ
クタはコレクタ抵抗４５ａを通じて低位電源Ｖｓｓ２に
接続されている。トランジスタ４１ａのベ−スは入力端
子ＩＮに接続され、トランジスタ４２ａのベ−スには互
いに直列接続された抵抗４０１ａ、５２ａからなる分圧
回路から出力される分圧Ｖ３が印加されている。トラン
ジスタ４２ａのコレクタはダイオードＤ３ａを通じてエ
ミッタホロワトランジスタ２１ａのベースに接続され、
エミッタホロワトランジスタ２１ａのコレクタはダイオ
ードＤ４ａを通じて低位電源Ｖｃｃ２に接続されてい
る。

【００６８】以下、この電位設定回路２ｊの動作を説明
する。なお、負サージが入力端子ＩＮ（又は出力端子Ｏ
ＵＴ）に入力されない状態において、分圧Ｖ３は入力端
子ＩＮの電位より負であるとする。入力端子ＩＮに負サ
ージが入力しない場合には、トランジスタ４１ａはオフ
し、トランジスタ４２ａはオンし、エミッタホロワトラ
ンジスタ２１ａのベース電位はＶｓｓ２＋ｉ・ｒ＋ΔＶ
ｄとなる。ｉ・ｒは抵抗４５ａの電圧降下であり、ΔＶ
ｄはダイオードＤ３ａの順方向電圧降下である。

【００６９】入力端子ＩＮに負サージが入力して入力端
子ＩＮの電位が分圧Ｖ３を下回ると、トランジスタ４１
ａがオンし、トランジスタ４２ａがオフし、エミッタホ
ロワトランジスタ２１ａのベース電位はほぼＶｓｓ２＋
ΔＶｄとなる。したがって、エミッタホロワトランジス
タ２１ａは、負サージが入力端子ＩＮに入力されると、
トランジスタＱ２０のｐ型ウエル領域２０３の電位を抵
抗４５ａの電圧降下ｉ・ｒだけ低下させ、寄生ラテラル
ｎｐｎトランジスタのオンを抑止する。すなわち、負サ
ージによるＭＯＳトランジスタＱ２０のｎ型領域２０１
又は２０２ａの電位低下に対抗してそのｐ型ウエル領域
２０３の電位も低下するので、それらの間のｐｎ接合が
順バイアスすることがない。

【００７０】更に、本実施例ではｎ型領域２０１とｐ型
ウエル領域２０３との間のｐｎ接合が順バイアス状態と
なる前にｐ型ウエル領域２０３の電位を低下させること
ができるので、ラテラルｐｎｐ寄生トランジスタの遮断
性に優れる。

【図面の簡単な説明】

【図１】本発明のスイッチ回路の実施例１を示す回路図
である。

【図２】本発明のスイッチ回路の実施例２を示す回路図
である。

【図３】本発明のスイッチ回路の実施例３を示す回路図
である。

【図４】本発明のスイッチ回路の実施例４を示す回路図
である。

【図５】本発明のスイッチ回路の実施例５を示す回路図
である。

【図６】本発明のスイッチ回路の実施例６を示す回路図
である。

【図７】本発明のスイッチ回路の実施例７を示す回路図
である。

【図８】本発明のスイッチ回路の実施例８を示す回路図
である。

【図９】図８の低位電源電圧Ｖｓｓ２を発生する回路の
一例を示す回路図である。

【図１０】本発明のスイッチ回路の実施例９を示す回路
図である。

【図１１】本発明のスイッチ回路の実施例１０を示す回
路図である。

【図１２】従来のＭＯＳアナログスイッチ回路を示す回
路図である。

【図１３】従来のＭＯＳアナログスイッチ回路を示す回
路図である。

【符号の説明】

１０１はｐ型の入力側半導体領域（一導電型半導体領
域）、１０２はｐ型の出力側半導体領域（一導電型半導
体領域）、１０３はｎ型基板（ｎ型のゲート直下半導体
領域、反対導電型半導体領域）、２０１はｎ型の入力側
半導体領域（一導電型半導体領域）、２０２はｎ型の出
力側半導体領域（一導電型半導体領域）、２０３はｐ型
ウエル領域（ｐ型のゲート直下半導体領域、反対導電型
半導体領域）、１はトランスファゲート（アナログスイ
ッチ）、２は電位設定回路（電位設定手段、単方向性電
源）、２１，２１ａはｎｐｎエミッタホロワトランジス
タ、２４はベ−ス電流設定手段、Ｃ、Ｃ’は共通接続
点、２４１は給電手段、２４２はベ−ス電流給電手段、
２４３は差電流吸引手段、Ｄ１はダイオード、４１は第
２のトランジスタ、４２は第１のトランジスタ、４４、
４５は負荷素子、４３は共通負荷素子、２４１ａは給電
手段、２４２ａはベ−ス電流給電手段、２４３ａは差電
流給電手段。

Claims (7)

【特許請求の範囲】
1. 【請求項１】一導電型の入力側半導体領域が信号入力端
   子に接続され、一導電型の出力側半導体領域が信号出力
   端子に接続され、前記両一導電型半導体領域はゲート直
   下の反対導電型半導体領域に接するとともに前記反対導
   電型半導体領域の表面に形成される反転チャンネルを通
   じて導通されるＭＯＳトランジスタと、前記反対導電型
   半導体領域と前記両一導電型半導体領域との間のｐｎ接
   合に逆バイアス電圧を印加する電位設定手段とを備える
   スイッチ回路において、 前記電位設定手段は、前記反対導電型半導体領域と前記
   両一導電型半導体領域との間のｐｎ接合を逆バイアスす
   る方向の電流のみを前記反対導電型半導体領域に給電す
   る単方向性電源からなることを特徴とするスイッチ回
   路。
2. 【請求項２】前記電位設定手段は、所定の高位電源とｎ
   型としての前記反対導電型半導体領域との間に介設され
   るとともに、コレクタが前記高位電源側に接続され、エ
   ミッタが前記反対導電型半導体領域側に接続されるｎｐ
   ｎエミッタホロワトランジスタを備える請求項１記載の
   スイッチ回路。
3. 【請求項３】前記電位設定手段は、前記ｎｐｎエミッタ
   ホロワトランジスタのベース電流を設定するベ−ス電流
   設定手段を有し、前記ベ−ス電流設定手段は、前記高位
   電源と所定の共通接続点との間に介設されて前記共通接
   続点に所定の基準電流を給電する給電手段と、前記共通
   接続点と前記ｎｐｎエミッタホロワトランジスタのベ−
   スとの間に介設されて前記共通接続点から前記ベースに
   ベース電流を給電するベ−ス電流給電手段と、前記共通
   接続点と所定の基準電位点との間に介設されて前記両電
   流の差成分を吸引する差電流吸引手段とを備える請求項
   ２記載のスイッチ回路。
4. 【請求項４】前記電位設定手段は、所定の基準電位が印
   加される制御端子をもつとともに高位側主電極が所定の
   負荷素子を通じて高位電源に接続される第１のトランジ
   スタと、前記トランスファゲートの入力端子に接続され
   る制御端子をもつとともに高位側主電極が高位電源から
   給電される第２のトランジスタと、前記両トランジスタ
   の低位側主電極と低位電源端との間に介設されて前記両
   トランジスタの主電流の合計を所定値に制限する共通負
   荷素子とを備える差動増幅回路を有し、前記第１のトラ
   ンジスタの前記高位側主電極と前記負荷素子との接続点
   は前記ｎｐｎエミッタホロワトランジスタのベ−スに接
   続される請求項２記載のスイッチ回路。
5. 【請求項５】前記電位設定手段は、所定の低位電源とｐ
   型としての前記反対導電型半導体領域との間に介設され
   るとともに、コレクタが前記低位電源側に接続され、エ
   ミッタが前記反対導電型半導体領域側に接続されるｐｎ
   ｐエミッタホロワトランジスタを備える請求項１記載の
   スイッチ回路。
6. 【請求項６】前記電位設定手段は、前記ｐｎｐエミッタ
   ホロワトランジスタのベース電流を設定するベ−ス電流
   設定手段を有し、前記ベ−ス電流設定手段は、前記低位
   電源と所定の共通接続点との間に介設されて前記共通接
   続点から所定の基準電流を吸引する吸引手段と、前記共
   通接続点と前記ｐｎｐエミッタホロワトランジスタのベ
   −スとの間に介設されて前記ベースから共通接続点にベ
   ース電流を吸引するベ−ス電流吸引手段と、前記共通接
   続点と所定の基準電位点との間に介設されて前記両電流
   の差成分を給電する差電流給電手段とを備える請求項５
   記載のスイッチ回路。
7. 【請求項７】前記電位設定手段は、所定の基準電位が印
   加される制御端子をもつとともに低位側主電極が所定の
   負荷素子を通じて低位電源に接続される第１のトランジ
   スタと、前記トランスファゲートの入力端子に接続され
   る制御端子をもつとともに低位側主電極が低位電源から
   給電される第２のトランジスタと、前記両トランジスタ
   の高位側主電極と高位電源端との間に介設されて前記両
   トランジスタの主電流の合計を所定値に制限する共通負
   荷素子とを備える差動増幅回路を有し、前記第１のトラ
   ンジスタの前記低位側主電極と前記負荷素子との接続点
   は前記ｐｎｐエミッタホロワトランジスタのベ−スに接
   続される請求項５記載のスイッチ回路。