JPH02188028A - アナログ信号入力回路 - Google Patents
アナログ信号入力回路Info
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- JPH02188028A JPH02188028A JP1008001A JP800189A JPH02188028A JP H02188028 A JPH02188028 A JP H02188028A JP 1008001 A JP1008001 A JP 1008001A JP 800189 A JP800189 A JP 800189A JP H02188028 A JPH02188028 A JP H02188028A
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
相補型ＭＯ８集積回路で用いられるアナログ信号入力回
路に関するもので、％にアナログ−デジタル変換器（以
下、Ａ／Ｄ変換器）等、高精度が要求される装置の入力
の直前に挿入されるアナログ信号入力回路である。
路に関するもので、％にアナログ−デジタル変換器（以
下、Ａ／Ｄ変換器）等、高精度が要求される装置の入力
の直前に挿入されるアナログ信号入力回路である。
（従来の技術）
第３図は、従来のＡ／Ｄ変換器で用いられているアナロ
グ入力のマルチプレクス回路である。
グ入力のマルチプレクス回路である。
複数のアナログ入力端子ＩＮＪ〜ｌＮｎ０中より１選択
信号ｃ Ｏ％ Ｃｎで選択された入力端子を通してアナ
ログ信号を回路内に取組み、さらに出力端に接続された
負荷に供給するものである。
信号ｃ Ｏ％ Ｃｎで選択された入力端子を通してアナ
ログ信号を回路内に取組み、さらに出力端に接続された
負荷に供給するものである。
（発明が解決しようとする１ｌＩＮ題）複数のアナログ
信号入力端子を備えたＡ／Ｄ変換器では、非選択のアナ
ログ信号入力端子に電源電圧よυ高い電圧又は接地電圧
より低い電圧が入力に印加された場合にも、勿論Ａ／Ｄ
変換器の精度の低下が６ってはならない。
信号入力端子を備えたＡ／Ｄ変換器では、非選択のアナ
ログ信号入力端子に電源電圧よυ高い電圧又は接地電圧
より低い電圧が入力に印加された場合にも、勿論Ａ／Ｄ
変換器の精度の低下が６ってはならない。
しかし、第３図の従来回路の場合、非選択のアナログ入
力端子に上記のような電圧を加えると。
力端子に上記のような電圧を加えると。
ＭＯＢ ＦＥＴを構成するとき、寄生的に存在するバイ
ポーラトランジスタの影響で出力端を通してい変換器に
供給するアナログ信号に誤差を与え。
ポーラトランジスタの影響で出力端を通してい変換器に
供給するアナログ信号に誤差を与え。
Ａ ／ Ｄ変換器の精度を低下させてしまう。寄生的に
存在するバイポーラトランジスタとは、ＭＯ８ＦＥＴの
構造上、 ＭＯＢ ＦＥＴ ｔ−形成すると不本意に形
成されてしまうトランジスタ成分である。このトランジ
スタ成分が形成されてしまうため、ここを経路として流
れる非選択入力端子からの電流がアナログ信号に流れ込
むととＫよシ、誤差が生じることとなる。
存在するバイポーラトランジスタとは、ＭＯ８ＦＥＴの
構造上、 ＭＯＢ ＦＥＴ ｔ−形成すると不本意に形
成されてしまうトランジスタ成分である。このトランジ
スタ成分が形成されてしまうため、ここを経路として流
れる非選択入力端子からの電流がアナログ信号に流れ込
むととＫよシ、誤差が生じることとなる。
以下に、従来のアナログ信号入力回路の等価回路（第４
図）を使用して、電源電圧ａＶ、印加電圧±ＩＯＶの場
合を例に詳細に説明する。
図）を使用して、電源電圧ａＶ、印加電圧±ＩＯＶの場
合を例に詳細に説明する。
第３図において、入力端子ＩＮＩに０〜５ｖの範囲内の
アナログ信号を供給した状態で、入力端子ＩＮｊＫ＋１
０Ｖを印加すルト、 ＩＮ２ カラ正を源Ｖ ＤＤへ
保護ダイオードを介して電流が流れ、ＩＮ２の電位を５
ｖに近づけようとする。しかし、ダイオード順方向特性
や、Ａ７の寄生抵抗が存在するため、！Ｎ２０レベルは
５ｖよシ高くなり、入力保護抵抗と寄生的に存在するバ
イポーラトランジスタＰＮＰ １を介して、出力端のア
ナログ信号へ電流Ｉ ＣＰが流れ込むので誤差を生じる
。
アナログ信号を供給した状態で、入力端子ＩＮｊＫ＋１
０Ｖを印加すルト、 ＩＮ２ カラ正を源Ｖ ＤＤへ
保護ダイオードを介して電流が流れ、ＩＮ２の電位を５
ｖに近づけようとする。しかし、ダイオード順方向特性
や、Ａ７の寄生抵抗が存在するため、！Ｎ２０レベルは
５ｖよシ高くなり、入力保護抵抗と寄生的に存在するバ
イポーラトランジスタＰＮＰ １を介して、出力端のア
ナログ信号へ電流Ｉ ＣＰが流れ込むので誤差を生じる
。
入力端子ＩＮ２に一１０Ｖを印加し九場合もＩＮ２の電
位がＯｖよシ低くなるため、寄生するバイポーラトラン
ジスタＮＰＮ１ｔ−介して、出力端の７ナログ信号から
ＩＮ２へ電流Ｉ ＣＮが流れ、アナログ信号の電位が変
動してしまうという問題点があった＠［発明の構成コ （課題を解決する丸めの手段） この発明は、アナログ信号の選択回路において、ウェル
内で構成される一方チャネルのＭＯＢ Ｆ口のドレイン
電他間の寄生Ｐ−Ｎ接合ダイオードの導通方向が、互い
に逆向きになるようにウェルを接続することで、ウェル
内の寄生ラテラルトランジスタを介してアナログ信号へ
電流が流入するのを防ぐものである。また、ウェル外の
他方チャネルのＭＯＢ ＦＥＴを複数段直列接続するこ
とで、寄生２チラルトランジスタの抵抗成分によりコレ
クタ電流を減少させ、アナログ信号の誤差を減少させ。
位がＯｖよシ低くなるため、寄生するバイポーラトラン
ジスタＮＰＮ１ｔ−介して、出力端の７ナログ信号から
ＩＮ２へ電流Ｉ ＣＮが流れ、アナログ信号の電位が変
動してしまうという問題点があった＠［発明の構成コ （課題を解決する丸めの手段） この発明は、アナログ信号の選択回路において、ウェル
内で構成される一方チャネルのＭＯＢ Ｆ口のドレイン
電他間の寄生Ｐ−Ｎ接合ダイオードの導通方向が、互い
に逆向きになるようにウェルを接続することで、ウェル
内の寄生ラテラルトランジスタを介してアナログ信号へ
電流が流入するのを防ぐものである。また、ウェル外の
他方チャネルのＭＯＢ ＦＥＴを複数段直列接続するこ
とで、寄生２チラルトランジスタの抵抗成分によりコレ
クタ電流を減少させ、アナログ信号の誤差を減少させ。
Ａ／Ｄ変換器の精度への悪影響を阻止するものである。
（作用及び実施例）
第１図は１本発明をＣＭＯＢ Ｐウェルプロセスで実施
したアナログ信号入力回路の回路図、第２図は、その等
価回路と寄生トランジスタを示した回路図である。いま
、選択され九アナログ信号入力端子ＩＮＩに０〜５ｖ範
囲のアナログ信号が入力され１選択されなかった入力端
子ＩＮｊＫ＋１０Ｖを印加し九場合を考える。この時、
ｂ点の電位は第４図従来例の等何回路中の１点の電位と
同一であるため、バイポーラトランジスタＰＮＰ２のペ
ース電流Ｉ ＢＦ２は従来のＰＮＰＩのペース電流Ｉ
ＢＰＩと同一と考えられ、コレクタ電流Ｉ ＣＰ２もＩ
ＣＰＩと同一である。
したアナログ信号入力回路の回路図、第２図は、その等
価回路と寄生トランジスタを示した回路図である。いま
、選択され九アナログ信号入力端子ＩＮＩに０〜５ｖ範
囲のアナログ信号が入力され１選択されなかった入力端
子ＩＮｊＫ＋１０Ｖを印加し九場合を考える。この時、
ｂ点の電位は第４図従来例の等何回路中の１点の電位と
同一であるため、バイポーラトランジスタＰＮＰ２のペ
ース電流Ｉ ＢＦ２は従来のＰＮＰＩのペース電流Ｉ
ＢＰＩと同一と考えられ、コレクタ電流Ｉ ＣＰ２もＩ
ＣＰＩと同一である。
コレクタ電流Ｉ ＣＰ２は、バイポーラトランジスタＰ
ＮＰ ３のペース電流Ｉ ＢＦ２とコレクタ電流Ｉ Ｃ
Ｐ３トナッテ流れル（ｘ Ｃｐ２＝ ｒ ｎｐ３＋Ｉ
ＣＰ、？ ）。
ＮＰ ３のペース電流Ｉ ＢＦ２とコレクタ電流Ｉ Ｃ
Ｐ３トナッテ流れル（ｘ Ｃｐ２＝ ｒ ｎｐ３＋Ｉ
ＣＰ、？ ）。
ここで、注目すべきことは、バイポーラトランジスタＰ
ＮＰ２及びＰＮＰ ３は、 ＭＯＢ ＦＥＴを構成する
場合に生じた寄生のラテラルトランジスタであるという
点である。寄生ラテラルトランジスタであればその電流
利得α（ＩＢ／ＩＥ）は約０．５〜０．６程度である。
ＮＰ２及びＰＮＰ ３は、 ＭＯＢ ＦＥＴを構成する
場合に生じた寄生のラテラルトランジスタであるという
点である。寄生ラテラルトランジスタであればその電流
利得α（ＩＢ／ＩＥ）は約０．５〜０．６程度である。
いま、 ＰＮＰＪ 、 ＰＮＰ２． ＰＮＰｓの電流利
得がそれぞれ０．６で６つ九とすると、寄生パイポーラ
トランジスタＰＮＰ２とＰＮＰｊを直列に接続すること
で、入力端子ＩＮ、？からアナログ信号へ流れ込む電流
を従来の０．６倍に減少させることができ、アナログ信
号の誤差を減少させる仁とができる。
得がそれぞれ０．６で６つ九とすると、寄生パイポーラ
トランジスタＰＮＰ２とＰＮＰｊを直列に接続すること
で、入力端子ＩＮ、？からアナログ信号へ流れ込む電流
を従来の０．６倍に減少させることができ、アナログ信
号の誤差を減少させる仁とができる。
尚、寄生バイポーラトランジスタＮＰＮ２およびＮＰＮ
３は、 ＮＰＮｊがダイオード接続されて逆バイアスと
なるので、ここを通じて入力端子からの電流が流れこむ
ことがないため、寄生バイポーラトランジスタによυア
ナログ信号が誤差を生じることとはならない。
３は、 ＮＰＮｊがダイオード接続されて逆バイアスと
なるので、ここを通じて入力端子からの電流が流れこむ
ことがないため、寄生バイポーラトランジスタによυア
ナログ信号が誤差を生じることとはならない。
次に、入力端子ＩＮ２に−ＩＱＶ印加した場合は。
寄生バイポーラトランジスタＰＮＰ２及びＮＰＮ２は共
に逆方向・９イアスとなシミ流は流れず、アナログ信号
は誤差を生じない。
に逆方向・９イアスとなシミ流は流れず、アナログ信号
は誤差を生じない。
第５図から第９図は１本提案の他の実施例で第１図の点
線で囲まれた部分の回路のみを示している。
線で囲まれた部分の回路のみを示している。
第５図の例によれば、ＮＭＯ８７とＮＭＯ８ｇのＰウェ
ル電位は同時電位であるため、同ウェル上に構成できる
ので、よ〕−ヤメーンサイズを小さくできる。
ル電位は同時電位であるため、同ウェル上に構成できる
ので、よ〕−ヤメーンサイズを小さくできる。
第６図は、トランスゲートを直列に接続した本願の回路
を示しておシ、この場合でもは）’！’同程度の効果を
期待できるが、プラスの高電位を入力に印加した場合、
ＮＭＯ８９のＰウェルとｄ点間のＰＮダイオードが順方
向となる丸め、このダイオードを介してＣ点に若干電流
が流れ込むため、上記の実施例よシアナログ信号へ流れ
込む電流は多くなる。
を示しておシ、この場合でもは）’！’同程度の効果を
期待できるが、プラスの高電位を入力に印加した場合、
ＮＭＯ８９のＰウェルとｄ点間のＰＮダイオードが順方
向となる丸め、このダイオードを介してＣ点に若干電流
が流れ込むため、上記の実施例よシアナログ信号へ流れ
込む電流は多くなる。
第７図は、第１図の実施例のｂ点及びＣ点にＰチャネル
およびＮチャネルのＭＯＳ ＦＥＴを接続した回路を示
す。これは、入力端子から電源端子へ流れる電流経路を
多くし、入力端子と電源端子間のインピーダンスを低く
して、アナログ信号へ流れ込む電流を少なくしたもので
ある。なお、 ＦＥＴ構造とすることで、寄生のバイポ
ーラトランジスタのペース巾を小さくでき、よジインピ
ーダンスを低くて粘る。また、ＮチャネルＭＯ８ＦＥＴ
は、入力端子にＮチャネルドレインのブレークダウン電
圧を越える高電圧が印加された場合に電流を流すために
設けているものである。
およびＮチャネルのＭＯＳ ＦＥＴを接続した回路を示
す。これは、入力端子から電源端子へ流れる電流経路を
多くし、入力端子と電源端子間のインピーダンスを低く
して、アナログ信号へ流れ込む電流を少なくしたもので
ある。なお、 ＦＥＴ構造とすることで、寄生のバイポ
ーラトランジスタのペース巾を小さくでき、よジインピ
ーダンスを低くて粘る。また、ＮチャネルＭＯ８ＦＥＴ
は、入力端子にＮチャネルドレインのブレークダウン電
圧を越える高電圧が印加された場合に電流を流すために
設けているものである。
第８図は、絶縁層１６の上に電気的に独立してＭＯＳ
ＦＥＴを設けた回路図を示す。この時、それぞれのチャ
ネルでドレイン電極間に存在する寄生のＰ−Ｎ接合のダ
イオード成分を逆方向とすることができる。これにより
、各チャネルで逆バイアスを構成することができ、上記
実施例よシもよシ確実に、電流の流入の防止が可能とな
る。
ＦＥＴを設けた回路図を示す。この時、それぞれのチャ
ネルでドレイン電極間に存在する寄生のＰ−Ｎ接合のダ
イオード成分を逆方向とすることができる。これにより
、各チャネルで逆バイアスを構成することができ、上記
実施例よシもよシ確実に、電流の流入の防止が可能とな
る。
以上ＣＭＯＳ Ｐウェルプロセスの場合の実施例の一部
を紹介したが、Ｎウェルプロセスの場合にも同様の考え
方ができるのは言うまでもない。
を紹介したが、Ｎウェルプロセスの場合にも同様の考え
方ができるのは言うまでもない。
また、ウェル電位の接続方法や入力端子と電源間のイン
ピーダンスを下げるＭＯＳ ＦＥＴの接続方法の組１合
せて他の実施例とすることもできる。
ピーダンスを下げるＭＯＳ ＦＥＴの接続方法の組１合
せて他の実施例とすることもできる。
［発明の効果コ
＠１図の実施例を用いて、その効果を以下に述べる。
ＮチャネルＭＯ８ＦＫＴであるＮＭＯ８５およびＮＭＯ
８６のウェルとそれぞれのＦＥＴのドレイ／電極間のＰ
Ｎ接合は互いに逆向きになるように接続されているため
、入力端子に接地電位より低いマイナスの電圧が印加さ
れた場合、非選択の入力端子間とアナログ信号間の電流
経路内には、いずれもＰ−Ｎ接合ダイオードの逆バイア
ス状態が存在するために。
８６のウェルとそれぞれのＦＥＴのドレイ／電極間のＰ
Ｎ接合は互いに逆向きになるように接続されているため
、入力端子に接地電位より低いマイナスの電圧が印加さ
れた場合、非選択の入力端子間とアナログ信号間の電流
経路内には、いずれもＰ−Ｎ接合ダイオードの逆バイア
ス状態が存在するために。
アナログ信号は誤差を生じることはない。
一方、正電源よｐ高電圧の電圧が印加された場合は、Ｎ
チャネルＭＯ８の寄生バイポーラＮＰＮ ）ランジスタ
はいずれか一方で電流が遮断されるが。
チャネルＭＯ８の寄生バイポーラＮＰＮ ）ランジスタ
はいずれか一方で電流が遮断されるが。
ＰチャネルＭＯ８ＦＥＴの寄生バイポーラＰＮＰ ）ラ
ンジスタには電流が流れる。しかしこの寄生トランジス
タはラテラルトランジスタであるため、その電流利得α
（コレクタ電流／エミッタ電流）は。
ンジスタには電流が流れる。しかしこの寄生トランジス
タはラテラルトランジスタであるため、その電流利得α
（コレクタ電流／エミッタ電流）は。
０．５〜０．６程度しかない。
このようなＰＮＰ ）ランジスタが複数段直列接続され
れば（ＰチャネルＭＯ８Ｆ’ＥＴを直列に接続されたも
のと等価である）アナログ信号に流れ込む電流Ｉａは、
Ｉ ａ ＝ Ｉ Ｅ・α０であるからアナログ信号へ流
れ込む電流をＡ／Ｄの精度低下を生じない程度の微少電
流とすることができ、Ａ／Ｄ変換器の精度を低下させる
ことのないアナログ信号入力回路を提供することができ
る。
れば（ＰチャネルＭＯ８Ｆ’ＥＴを直列に接続されたも
のと等価である）アナログ信号に流れ込む電流Ｉａは、
Ｉ ａ ＝ Ｉ Ｅ・α０であるからアナログ信号へ流
れ込む電流をＡ／Ｄの精度低下を生じない程度の微少電
流とすることができ、Ａ／Ｄ変換器の精度を低下させる
ことのないアナログ信号入力回路を提供することができ
る。
また、第７図実施例のようＫ ｙＤｓ ＦＥＴを設ける
ことによシ、入力端子と電源端子間のインピーダンスを
下げることで寄生ＰＮＰ ）ランジスタＰＮＰ２に流れ
るエミ、り電流を減らすことが可能になるため、Ｐチャ
ネルＭＯ８ＦＥＴの直列段数が少なくて済みアナログ入
力のサンプルホールド時間を短縮することも可能である
。
ことによシ、入力端子と電源端子間のインピーダンスを
下げることで寄生ＰＮＰ ）ランジスタＰＮＰ２に流れ
るエミ、り電流を減らすことが可能になるため、Ｐチャ
ネルＭＯ８ＦＥＴの直列段数が少なくて済みアナログ入
力のサンプルホールド時間を短縮することも可能である
。
第１図は１本発明の一実施例を示す回路図。
第２図は１本発明の一実施例の回路図の等価回路の回路
図、落３図は、従来のアナログ信号入力回路を示す回路
図、第４図は、従来実施例の回路図。 第５図乃至第８図は、それぞれ１本発明の他の実施例の
回路図を示す。 １０・・・・・・Ｐウェル−Ｎ基板間のダイオード、１
２・・・・・・入力保護ダイオード、１４・・・・・・
入力保賎抵抗。 １６・・・・・・絶縁物、 ＩＮ１〜ＩＮ・・・・・
・入力端子、ＣＯ〜Ｃｎ 、 Ｃ（＋−−Ｃｎ・・・・
・・入力端子選択信号、ＶＤＤ・・・・・・正電源電位
。 第 図 第 １曹 〆＝ 第 圀 入力 筒
図、落３図は、従来のアナログ信号入力回路を示す回路
図、第４図は、従来実施例の回路図。 第５図乃至第８図は、それぞれ１本発明の他の実施例の
回路図を示す。 １０・・・・・・Ｐウェル−Ｎ基板間のダイオード、１
２・・・・・・入力保護ダイオード、１４・・・・・・
入力保賎抵抗。 １６・・・・・・絶縁物、 ＩＮ１〜ＩＮ・・・・・
・入力端子、ＣＯ〜Ｃｎ 、 Ｃ（＋−−Ｃｎ・・・・
・・入力端子選択信号、ＶＤＤ・・・・・・正電源電位
。 第 図 第 １曹 〆＝ 第 圀 入力 筒
Claims (3)
- （１）いずれか一つが選択される入力端子と、選択され
た入力端子のアナログ信号を出力する出力端とを持ち、
所定の領域を有する半導体基板に集積されるアナログ信
号入力回路において、前記所定の領域内で構成され、前
記入力端子の一つと前記出力端との間に二段以上直列接
続され、それぞれのゲート電極には選択信号が供給され
る一方チャネルのＭＯＳＦＥＴと； 前記領域外で構成され、前記入力端子の一つと前記出力
端との間に二段以上直列に接続され、それぞれのゲート
電極には前記選択信号の反転信号が供給される他方チャ
ネルのＭＯＳＦＥＴとを備え；前記一方チャネルの二段
以上直列接続されたＭＯＳＦＥＴのドレイン電極間に寄
生するＰ−Ｎ接合ダイオード成分が互いに逆の導通方向
になるように構成することを特徴とするアナログ信号入
力回路。 - （２）前記アナログ信号が入力される入力点及び前記他
方チャネルのＭＯＳＦＥＴ間の接続点と、接地電源もし
くは正電源間に、Ｐチャネル又はＮチャネルのＭＯＳＦ
ＥＴを接続したことを特徴とする特許請求の範囲第１項
に記載されたアナログ信号入力回路。 - （３）前記一方チャネルのＭＯＳＦＥＴ間と、他方チャ
ネルのＭＯＳＦＥＴ間とのそれぞれの接続配線が共通で
あることを特徴とする特許請求の範囲第１項記載のアナ
ログ信号入力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008001A JP2642465B2 (ja) | 1989-01-17 | 1989-01-17 | アナログ信号入力回路 |
| KR1019900000542A KR930006741B1 (ko) | 1989-01-17 | 1990-01-17 | 아날로그신호 입력회로 |
| US07/466,474 US5065057A (en) | 1989-01-17 | 1990-01-17 | Analog signal input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008001A JP2642465B2 (ja) | 1989-01-17 | 1989-01-17 | アナログ信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188028A true JPH02188028A (ja) | 1990-07-24 |
| JP2642465B2 JP2642465B2 (ja) | 1997-08-20 |
Family
ID=11681142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008001A Expired - Fee Related JP2642465B2 (ja) | 1989-01-17 | 1989-01-17 | アナログ信号入力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5065057A (ja) |
| JP (1) | JP2642465B2 (ja) |
| KR (1) | KR930006741B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969767A (ja) * | 1995-06-22 | 1997-03-11 | Denso Corp | スイッチ回路 |
| JP2005217869A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | クランプ機能を有するスイッチ回路およびアナログマルチプレクサ |
| US8120388B2 (en) | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382843A (en) * | 1990-02-02 | 1995-01-17 | Gucyski; Jeff | One or two transistor logic with temperature compensation and minimized supply voltage |
| US5144154A (en) * | 1990-05-21 | 1992-09-01 | Keithley Instruments, Inc. | Range changing using N and P channel FETS |
| JPH04349708A (ja) * | 1990-09-11 | 1992-12-04 | Silicon Syst Inc | Ｍｏｓ抵抗回路 |
| US5270983A (en) * | 1990-09-13 | 1993-12-14 | Ncr Corporation | Single element security fusible link |
| US5534815A (en) * | 1994-07-29 | 1996-07-09 | Hewlett-Packard Company | Switching circuit for signal sampling with reduced residual charge effects |
| EP0698966B1 (en) * | 1994-07-29 | 1998-10-07 | STMicroelectronics S.r.l. | MOS transistor switch without body effect |
| EP0729232B1 (en) * | 1995-02-22 | 2003-09-17 | Texas Instruments Incorporated | A high voltage analog switch |
| US5576645A (en) * | 1995-06-05 | 1996-11-19 | Hughes Aircraft Company | Sample and hold flip-flop for CMOS logic |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| US6163199A (en) * | 1999-01-29 | 2000-12-19 | Fairchild Semiconductor Corp. | Overvoltage/undervoltage tolerant transfer gate |
| US6492860B1 (en) * | 2000-07-26 | 2002-12-10 | Maxim Integrated Products, Inc. | Low voltage CMOS analog switch |
| JP2016127573A (ja) | 2015-01-08 | 2016-07-11 | 株式会社東芝 | アナログスイッチ、および、マルチプレクサ |
| US20250373247A1 (en) * | 2024-05-31 | 2025-12-04 | Texas Instruments Incorporated | Analog switch |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124126U (ja) * | 1985-01-23 | 1986-08-05 | ||
| JPS6473817A (en) * | 1987-09-14 | 1989-03-20 | Nippon Denso Co | Input channel for mos ic |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584491B2 (ja) * | 1978-11-08 | 1983-01-26 | 日本電信電話株式会社 | 半導体アナログスイツチ |
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
| JPS5994923A (ja) * | 1982-11-22 | 1984-05-31 | Toshiba Corp | アナログ・スイツチ回路 |
| IT1218845B (it) * | 1984-03-30 | 1990-04-24 | Ates Componenti Elettron | Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte |
| DE3717922A1 (de) * | 1987-05-27 | 1988-12-08 | Sgs Halbleiterbauelemente Gmbh | Als integrierte schaltung ausgebildete schaltereinrichtung |
| US4922371A (en) * | 1988-11-01 | 1990-05-01 | Teledyne Semiconductor | ESD protection circuit for MOS integrated circuits |
-
1989
- 1989-01-17 JP JP1008001A patent/JP2642465B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-17 KR KR1019900000542A patent/KR930006741B1/ko not_active Expired - Fee Related
- 1990-01-17 US US07/466,474 patent/US5065057A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124126U (ja) * | 1985-01-23 | 1986-08-05 | ||
| JPS6473817A (en) * | 1987-09-14 | 1989-03-20 | Nippon Denso Co | Input channel for mos ic |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969767A (ja) * | 1995-06-22 | 1997-03-11 | Denso Corp | スイッチ回路 |
| US8120388B2 (en) | 2003-04-09 | 2012-02-21 | Sony Corporation | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter |
| JP2005217869A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | クランプ機能を有するスイッチ回路およびアナログマルチプレクサ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006741B1 (ko) | 1993-07-23 |
| KR900012440A (ko) | 1990-08-04 |
| JP2642465B2 (ja) | 1997-08-20 |
| US5065057A (en) | 1991-11-12 |
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