JPH0973400A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 データ入出力部へ電力を供給するデータ入出
力部用電源線へ外部からノイズが侵入したときの内部回
路の誤動作を防止する。 【解決手段】 半導体集積回路のチップ上周辺に配置さ
れ、中央処理装置や記憶回路に電力を供給する電源線か
ら分岐し、データ入出力部へ電力を供給するデータ入出
力部用電源線と、該データ入出力部用電源線の終端側に
おいて前記データ入出力部から前記データ入出力部用電
源線へ侵入する外来ノイズを検出し、割り込み信号を出
力するノイズ検知回路と、前記割り込み信号により所定
の割り込み処理を行う割り込み処理手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外来ノイズによ
る内部回路の誤動作を有効に回避できる半導体集積回路
に関するものである。

【０００２】

【従来の技術】図６は従来の半導体集積回路であるワン
チップマイクロコンピュータの構成を示すブロック図で
ある。図７は、ワンチップマイクロコンピュータのイン
ターフェース装置の出力回路を示す回路図である。図８
は、各種外来ノイズを示す波形図である。

【０００３】図６において、１はマイクロコンピュータ
を構成するチップ（以下、マイクロコンピュータチップ
という）、３はマイクロコンピュータチップ１の内部か
ら外部システム２へ、または外部システム２からマイク
ロコンピュータチップ１の内部へデータ信号を入出力す
る外部端子、４はマイクロコンピュータチップ１と外部
システム２との間でデータの授受を行うインターフェー
ス装置である。５はＶｃｃ電源、６はグランドライン
（以下、ＧＮＤ線という）、７はマイクロコンピュータ
チップ１の内部に配線されているＶｃｃ電源線（以下、
Ｖｃｃ線という）、８はマイクロコンピュータチップ１
の内部に配線されているＧＮＤ線である。９はマイクロ
コンピュータチップ１の内部の中央部に配置される中央
処理装置、記憶回路等の内部回路である。１０は外部シ
ステム２から外部端子３へデータ信号を伝達したり、ま
た外部端子３から外部システム２へデータ信号を伝達す
るための第１データバス、１１は外部端子３からインタ
ーフェース装置４へデータ信号を伝達したり、またイン
ターフェース装置４から外部端子３へデータ信号を伝達
するための第２データバス、１２はインターフェース装
置４から内部回路９へ入力されるデータ信号を伝達した
り、また内部回路９からインターフェース装置４へ出力
されるデータ信号を伝達するための第３データバスであ
る。１３はＶｃｃ線７の配線容量を表している。

【０００４】図７において、２０はインターフェース装
置４の出力回路、２１は第３データバス１２により送ら
れてくるデータ信号を第２データバス１１へ出力する際
に、その出力の出力制御信号を伝達する出力制御信号線
である。２２は出力制御信号線２１により出力回路２０
が出力状態にあるときに、第３データバス１２により送
られてきたデータ信号の内容を第２データバス１１へ出
力する出力バッファである。２３は出力バッファ２２が
第２データバス１１へ‘Ｈ’レベルの信号を出力する際
にオン状態になっているＰチャンネルトランジスタ回路
である。２４は出力バッファ２２が第２データバス１１
へ‘Ｌ’レベルの信号を出力している際にオン状態とな
っているＮチャンネルトランジスタ回路である。

【０００５】２５は出力バッファ２２をチップ上に構成
する際のＰ領域とＮ領域とから形成されるダイオードの
等価回路を示しており、２６はＰチャンネルトランジス
タ回路２３におけるダイオード等価回路、２７はＮチャ
ンネルトランジスタ回路２４におけるダイオード等価回
路を示しており、どちらもダイオード回路で表される。

【０００６】図８は外部端子３と出力バッファ２２とを
経由してマイクロコンピュータチップ１に入力される外
来ノイズを示す波形図であり、図８（ａ）は外部端子３
から入力される各種外来ノイズの波形を示し、図８
（ｂ）は外来ノイズにより影響を受けたときのＶｃｃ線
７の電圧レベル状態を示している。３２はＶｃｃレベル
の電位を上回る外来ノイズ、３３はＶｃｃレベルの電位
を下回る外来ノイズ、３４はＧＮＤレベルの電位を上回
る外来ノイズを、３５はＧＮＤレベルの電位を下回る外
来ノイズを表している。３６は外来ノイズ３２により影
響を受けたときのＶｃｃ線７の状態、３７はノイズ３３
により影響を受けたときのＶｃｃ線７の状態、３８はノ
イズ３４により影響を受けたときのＶｃｃ線７の状態を
表している。

【０００７】次に、マイクロコンピュータチップ１の内
部に配線されているＶｃｃ線７が影響を受ける外来ノイ
ズについて説明する。外部端子３とＰチャンネルトラン
ジスタ２３を経由してマイクロコンピュータチップ１の
内部に入力される外来ノイズは図８に示されるように３
２，３３，３４，３５の４種類ある。外来ノイズ３２は
Ｖｃｃレベルの電位を上回ってマイクロコンピュータチ
ップ１の内部に入力される外来ノイズであり、外部端子
３より外来ノイズ３２が入力されたときに外来ノイズ３
２の電位がＰチャンネルトランジスタ２３のダイオード
等価回路を“ＯＮ”させるレベルの電位である場合、外
来ノイズ３２はＰチャンネルトランジスタ２３を経由し
てＶｃｃ線７に入力され、図８（ｂ）の３６に示すよう
にＶｃｃ線７の電位レベル状態は本来のＶｃｃレベルの
電位よりも高くなる。

【０００８】また、Ｖｃｃレベルの電位を下回ってマイ
クロコンピュータチップ１の内部に入力される外来ノイ
ズ３３が、Ｐチャンネルトランジスタ２３のオン状態に
なっているときに外部端子３より入力されると、外来ノ
イズ３３はＰチャンネルトランジスタ２３を経由してＶ
ｃｃ線７に入力され、図８（ｂ）の３７に示すようにＶ
ｃｃ線７の電位状態は本来のＶｃｃレベルの電位よりも
低くなる。

【０００９】また、ＧＮＤレベルの電位を上回ってマイ
クロコンピュータチップ１の内部に入力される外来ノイ
ズ３４が外部端子３より入力されたときは、外来ノイズ
３４の電位がＰチャンネルトランジスタ２３のダイオー
ド等価回路２６を“ＯＮ”させるレベルの電位である場
合、外来ノイズ３４はＰチャンネルトランジスタ２３を
経由してＶｃｃ線７に入力され、図８（ｂ）の３８に示
すようにＶｃｃ線７の電位状態は本来のＶｃｃレベルの
電位よりも高くなる。

【００１０】また、ＧＮＤレベルの電位を下回ってマイ
クロコンピュータチップ１の内部に入力される外来ノイ
ズ３５が外部端子３より入力されたときには、外来ノイ
ズ３５の電位がＮチャンネルトランジスタ２４のダイオ
ード等価回路２７を“ＯＮ”させるレベルの電位である
場合、外来ノイズ３５はＮチャンネルトランジスタ２４
を経由してＧＮＤ線６に入力されるが、外来ノイズ３５
はＧＮＤレベルの電位を下回るためダイオード等価回路
２６を“ＯＮ”させることがなく、外来ノイズ３５はＰ
チャンネルトランジスタ２３を経由してＶｃｃ線７には
入力されず、Ｖｃｃ線７には影響しない。

【００１１】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、外部端子３とＰチ
ャンネルトランジスタ２３とを経由してＶｃｃ線７に入
力される外来ノイズによってはその電源電圧レベルに影
響が及び内部回路が誤動作する可能性が大きく、特にワ
ンチップマイクロコンピュータなどのプログラム動作を
行う半導体集積回路の場合には、カウンタやレジスタ、
さらにメモリ内のデータが破壊されると暴走してしまう
課題があった。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、データ入出力部へ電力を供給する
データ入出力部用電源線へ侵入する外来ノイズ、特にデ
ータ入出力部用電源線の電源電圧をグランド側へ引き下
げるようなノイズにより生ずることのある内部回路の誤
動作を有効に防止できる半導体集積回路を得ることを目
的とする。

【００１３】

【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、半導体集積回路チップ上周辺に配
置され、前記半導体集積回路チップの中央処理装置およ
び記憶回路に電力を供給する電源線から分岐し、データ
入出力部へ電力を供給するデータ入出力部用電源線と、
該データ入出力部用電源線の終端側において前記データ
入出力部から前記データ入出力部用電源線へ侵入する外
来ノイズを検出し、割り込み信号を発生するノイズ検知
回路と、該ノイズ検知回路が発生した割り込み信号を基
に所定の割り込み処理を行う割り込み処理手段とを備え
たものである。

【００１４】請求項２記載の発明に係る半導体集積回路
は、データ入出力部からデータ入出力部用電源線へ侵入
する外来ノイズを、前記データ入出力部用電源線の終端
側において中央処理装置，記憶回路などの内部回路にお
ける他の回路素子の閾値よりも高く設定された閾値によ
り検出するノイズ検知回路を備えたものである。

【００１５】請求項３記載の発明に係る半導体集積回路
は、データ入出力部から侵入する外来ノイズを抑制する
ノイズ抑制手段を有し、あるいは前記外来ノイズの侵入
に対するノイズ耐性を向上させた配置構成の電源線によ
り、ノイズ検知回路へ電力を供給するようにしたもので
ある。

【００１６】請求項４記載の発明に係る半導体集積回路
は、データ入出力部用電源線の終端側においてデータ入
出力部から前記データ入出力部用電源線へ侵入する外来
ノイズの幅を識別し、所定の幅を越えた前記外来ノイズ
の入力に対してのみノイズ検知回路へ外来ノイズが入力
されたことを示す外来ノイズ入力信号を出力するノイズ
幅判定回路を備えたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの実施の形態１における半導体
集積回路の構成を示すブロック図である。図１において
図６と同一または相当部分については同一符号を付し説
明を省略する。図において、１０１は外部端子３からＶ
ｃｃ線へ入力される外来ノイズのうちで図８に示す外来
ノイズ３３を検知するためのノイズ検知回路である。１
０２はデータ入出力部用電源線であり、中央処理装置や
記憶回路などの内部回路９へ電力を供給するＶｃｃ線７
から分岐し、インターフェース装置４の電源ラインとし
てマイクロコンピュータチップ１のチップ上の周辺を１
周するように引き回されている。このデータ入出力部用
電源線１０２のマイクロコンピュータチップ１上のレイ
アウト構成は、インターフェース装置４が外部とのデー
タの授受を行う性格上、マイクロコンピュータチップ１
上の周辺部に周辺回路９を取り囲んで複数配置されるこ
とから、マイクロコンピュータチップ１のチップ上の周
辺を１周するように引き回されることになる。また内部
回路９およびノイズ検知回路１０１は、マイクロコンピ
ュータチップ１内部に供給されるＶｃｃ電源内でマイク
ロコンピュータチップ１の周囲を通らないように配置配
線されノイズの影響を受けにくい安定したＶｃｃ電源か
ら直接電力が供給される。１０３はマイクロコンピュー
タチップ１の周囲に配線されたデータ入出力部用電源線
１０２が、前記マイクロコンピュータチップ１の周囲を
１周してノイズ検知回路１０１に入力されるノイズ検出
端（データ入出力部用電源線の終端）を示しており、イ
ンターフェース装置４の電源供給位置に近接している。

【００１８】図２はノイズ検知回路の構成を示す回路図
である。図において、１２０はデータ入出力部用電源線
１０２の状態を監視しているＮＡＮＤ回路であり、デー
タ入出力部用電源線１０２からノイズ検出端１０３を経
て外来ノイズ３３が入力され、データ入出力部用電源線
１０２の電位が本来のＶｃｃ電圧レベルよりも低くなっ
た場合に‘Ｈ’レベルの割込開始信号を出力する。な
お、データ入出力部用電源線１０２を監視しているＮＡ
ＮＤ回路１２０の入力閾値レベルは、データ入出力部用
電源線１０２の電位が低くなったことを早く検知できる
ように、内部回路９を構成する回路素子の閾値レベルよ
りも高く設定されている。１２１はＮＡＮＤ回路１２０
から信号ｃが出力される信号線を表している。１２２は
ノイズ検知回路１０１を初期化させるノイズ検知リセッ
ト信号が‘Ｈ’レベルのときにのみ、ＮＡＮＤ回路１２
０から出力された信号ｃを受け付け反転して出力するＮ
ＡＮＤ回路である。１２３はＮＡＮＤ回路１２２から信
号ｅが出力される信号線を表している。ＮＡＮＤ回路１
２０とＮＡＮＤ回路１２２とはＲ−Ｓフリップフロップ
回路を構成し、信号線１３１側がリセット入力側、Ｖｃ
ｃ線１０２側がセット入力側、信号線１２３側がインバ
ートＱ出力側である。

【００１９】１２４はＮＡＮＤ回路１２２から出力され
る信号ｅが変化するときに生じるノイズを除去するノイ
ズキャンセラを表している。１２５は外来ノイズ３３が
入力されたときに割り込みを発生させる割り込み開始信
号が出力される信号線である。１２６は割り込み回路
（割り込み処理手段）であり、割り込み開始信号が立ち
下がった時点で割り込み処理を開始させ、割り込み処理
が終了すると割り込み処理を終了したことを知らせる割
り込み終了信号を信号線１２７に出力する回路である。
１２８は前記割り込み終了信号を反転させるインバータ
回路である。１２９はインバータ回路１２８から信号ｆ
が出力される信号線であり、インバータ回路１２８の出
力端子とＮＯＲ回路１３０の一方の入力端子とを接続し
ている。１３２はマイクロコンピュータチップ１を初期
化させるリセット信号が入力されるリセット信号線であ
り、ＮＯＲ回路１３０の一方の入力端子に接続されてい
る。

【００２０】ＮＯＲ回路１３０はノイズ検知リセット信
号を生成し、割り込み回路１２６による割込処理が終了
した時点で、ＮＡＮＤ回路１２０，１２２からなるＲ−
Ｓフリップフロップ回路をリセットする回路である。前
記ノイズ検知リセット信号は前記リセット信号がリセッ
ト信号線１３２より入力されたとき、あるいは割り込み
終了信号が出力されたときに信号線１３１へ出力され、
ノイズ検知回路を初期化する信号である。

【００２１】次に、このノイズ検知回路１０１の動作に
ついて図３のタイミングチャートに沿って説明する。図
３において、１４０の期間はマイクロコンピュータチッ
プ１全体を初期化している期間である。このときノイズ
検知回路１０１も初期化される。この状態では、ＮＡＮ
Ｄ回路１２２の出力である信号ｅは‘Ｈ’レベル、ＮＡ
ＮＤ回路１２０の出力である信号ｃは‘Ｌ’レベルとな
っている。また１４１の期間は、マイクロコンピュータ
チップ１の通常の動作モード期間であり、ノイズ検知回
路１０１の各信号はデータ入出力部用電源線１０２に外
来ノイズ３３が入力されるまで、初期化されたときの状
態を保持している。１４２はＮＡＮＤ回路１２０のデー
タ入出力部用電源線１０２と接続される入力側の入力閾
値レベル、１４３はデータ入出力部用電源線１０２に外
来ノイズ３３が入力され、割り込み開始信号が立ち下が
ってから‘Ｌ’レベルの割り込み終了信号が出力される
までの割り込み処理期間を表している。

【００２２】初期化された状態で、マイクロコンピュー
タチップ１の周囲に配線されたデータ入出力部用電源線
１０２に外来ノイズ３３が入力され、ＮＡＮＤ回路１２
０の入力閾値レベル１４２を下回ると、ＮＡＮＤ回路１
２０とＮＡＮＤ回路１２２とからなるＲ−Ｓフリップフ
ロップはセットされ、ＮＡＮＤ回路１２０から信号線１
２１へ‘Ｈ’レベルの信号ｃが出力される。また、これ
より多少遅れて信号線１２３側、すなわちインバートＱ
出力からは‘Ｌ’レベルの信号ｅが出力される。この結
果、割込開始信号が割り込み回路１２６へ入力され、割
り込み回路１２６は割り込み処理を開始する。

【００２３】この場合、割り込みの処理内容はソフトウ
ェアで設定されているものとし、１４３の期間、割り込
み処理プログラムが動作して割り込み処理を実行する。
割り込み処理の動作が終了すると、割り込み回路１２６
から‘Ｌ’レベルの割り込み終了信号が信号線１２７へ
出力されるためＮＡＮＤ回路１２０とＮＡＮＤ回路１２
２とからなるＲ−Ｓフリップフロップは再度リセットさ
れ、初期状態に戻る。

【００２４】以上のように、この実施の形態では、外部
端子とデータの出力回路とを経由してチップ内部の電源
に入力される外来ノイズ、特にＶｃｃ電源電圧レベルを
グランド側へ引き下げる外来ノイズを他の閾値レベルよ
りも高く設定されたＮＡＮＤ回路１２０の入力閾値レベ
ルにより検知し、このような外来ノイズが入力された場
合にマイクロコンピュータチップ１が影響を受ける前に
割り込みを発生させ、割り込み処理を実行することによ
り、マイクロコンピュータチップ１の誤動作を防止す
る。また、マイクロコンピュータチップ１のノイズ検知
回路１０１へ電力を供給するＶｃｃ線には内部回路９の
中央処理装置や記憶回路などの電源に接続され、比較的
大きな配線容量（ノイズ抑制手段）１３が付加されてい
ると考えられることからも、マイクロコンピュータチッ
プ１の内部回路９やノイズ検知回路１０１へＶｃｃ線を
介して侵入する外来ノイズ３３は前記配線容量１３によ
りＧＮＤ線６へバイパスされ阻止されたり遅れることに
なるのに対し、ノイズ検出端１０３はインターフェース
装置４の電源供給位置に近接し、さらにデータ入出力部
用電源線の配線容量は小さいことから、このような外来
ノイズが入力された場合にマイクロコンピュータチップ
１の内部回路９が影響を受ける前に割り込みを発生させ
ることが可能となり、割り込み処理を実行することによ
りマイクロコンピュータチップ１の内部回路９の誤動作
を防止する。

【００２５】実施の形態２．なお、前記実施の形態１で
は、配線容量１３はマイクロコンピュータチップ１の構
成上必然的に発生するものとして説明したが、マイクロ
コンピュータチップの設計上の観点から積極的に付加さ
れる容量素子（ノイズ抑制手段）であってもよい。

【００２６】実施の形態３．図４はこの実施の形態３に
おける半導体集積回路のノイズ検知回路およびノイズ幅
判定回路の構成を示す回路図である。図４において図２
と同一または相当部分については同一符号を付し説明を
省略する。また、図１における半導体集積回路の構成
は、この実施の形態にも適用される。図４において、２
００はデータ入出力部用電源線１０２に入力される外来
ノイズ３３の幅を検知するノイズ幅判定回路である。２
０１はデータ入出力部用電源線１０２から侵入する外来
ノイズ３３を遅延する遅延回路、２０２は遅延回路２０
１から‘Ｌ’レベルの信号ｇが出力される信号線、２０
３はデータ入出力部用電源線１０２から入力される外来
ノイズ３３と信号ｇとが共に存在している期間、‘Ｈ’
レベルの信号ｈを出力するＮＯＲ回路である。２０４は
ＮＯＲ回路２０３から信号ｈが出力される信号線、２０
５は信号ｈを反転させるインバータ回路、２０６はイン
バータ回路２０５から出力される信号をノイズ検知回路
１０１を構成するＮＡＮＤ回路１２０の一方の入力端子
へ供給する信号線である。

【００２７】図５はノイズ幅判定回路における各部の信
号波形によるタイミングチャートを示す。図において、
３３ａは幅の広い外来ノイズ、３３ｂは幅の狭い外来ノ
イズである。２２２は遅延回路２０１およびＮＯＲ回路
２０３の入力閾値レベルを表している。ｔ１は遅延回路
２０１の遅延時間を表している。

【００２８】次に、動作について図５のタイミングチャ
ートに沿って説明する。ノイズ検知回路１０１と割り込
み発生時、割り込み処理時、割り込み終了時、およびマ
イクロコンピュータチップ１を初期化するときの動作は
前記実施の形態１と同様であるため説明は省略する。

【００２９】先ず、幅の広い外来ノイズ３３ａがデータ
入出力部用電源線１０２に入力された場合について説明
する。マイクロコンピュータチップ１の周囲に配線され
たデータ入出力部用電源線１０２に遅延回路２０１の入
力閾値レベルおよびＮＯＲ回路２０３の入力閾値レベル
を下回る外来ノイズ３３ａが入力されると、ＮＯＲ回路
２０３のデータ入出力部用電源線１０２が直接接続され
た入力側はこの外来ノイズ３３ａを検出する。遅延回路
２０１から出力される信号ｇはこのときまだ‘Ｈ’レベ
ルの状態にあるため、ＮＯＲ回路２０３の出力である信
号ｈは‘Ｌ’レベルを維持している。遅延回路２０１か
らは遅延時間ｔ１経過後に‘Ｌ’レベルの信号ｇが出力
されるが、このときデータ入出力部用電源線１０２の状
態が外来ノイズ３３ａによりＮＯＲ回路２０３の入力閾
値レベルを下回っていると、ＮＯＲ回路２０３の出力で
ある信号ｈは‘Ｈ’レベルになり、インバータ回路２０
５によって信号ｈは反転され、‘Ｌ’レベルの信号とし
てＮＡＮＤ回路１２０に入力される。この結果、ノイズ
検知回路１０１からは‘Ｌ’レベルの割り込み開始信号
が割り込み回路１２６へ出力され、割り込み回路１２６
は割り込み処理を開始する。割り込み処理を開始してか
ら割り込み処理が終了するまでの動作は前記実施の形態
１と同様である。

【００３０】次に、幅の狭い外来ノイズ３３ｂが入力さ
れる場合について説明する。マイクロコンピュータチッ
プ１の周囲に配線されたデータ入出力部用電源線１０２
に遅延回路２０１の入力閾値レベルとＮＯＲ回路２０３
の入力閾値レベルを下回るノイズ３３ｂが入力される
と、先ずＮＯＲ回路２０３のデータ入出力部用電源線１
０２と接続される入力側はこの外来ノイズ３３ｂを検出
する。一方、遅延回路２０１の出力はこのとき‘Ｈ’レ
ベルを維持している。このため、ＮＯＲ回路２０３の出
力‘Ｌ’レベルである。遅延回路２０１からは遅延時間
ｔ１後、‘Ｌ’レベルの信号ｇが出力されるが、外来ノ
イズ３３ｂの幅が狭い場合は、信号ｇが‘Ｌ’レベルに
なる前に外来ノイズ３３ｂが消滅して、信号ｈは‘Ｌ’
レベルのままで変化せず、ＮＡＮＤ回路１２０の入力も
変化しないため割り込みは発生しない。

【００３１】従って、この実施の形態では、外部端子と
データの出力回路とを経由してマイクロコンピュータチ
ップ１内部のデータ入出力部用電源線１０２に入力され
る外来ノイズのうち、幅が狭く内部回路への影響の少な
い外来ノイズに対しては割り込みを発生させず、また幅
が広く内部回路への影響の大きい外来ノイズに対しては
割り込みを発生させ、外来ノイズの幅の大小に応じて割
り込み処理を行ったり、あるいは割り込み処理を行わな
いなどの外来ノイズの幅の大小に応じた柔軟な対応を行
う。

【００３２】実施の形態４．なお、以上説明した実施の
形態では、ノイズ検知回路１０１において他の閾値レベ
ル（Ｖｃｃ／２）よりも高く設定されたＮＡＮＤ回路１
２０の入力閾値レベルにより、Ｖｃｃ電源電圧レベルを
グランド側へ引き下げる外来ノイズ３３を他の回路が影
響を受ける前に検知するように構成したが、前記ＮＡＮ
Ｄ回路１２０の入力閾値レベルをＶｃｃ電圧レベルより
多少大きめにすることにより、図８（ａ）に示す外来ノ
イズ３２の入力に対してもマイクロコンピュータチップ
１の内部回路９が影響を受ける前に割り込みを発生さ
せ、割り込み処理を実行することにより、マイクロコン
ピュータチップ１の誤動作を防止することが可能であ
る。

【００３３】

【発明の効果】以上のように、請求項１の発明によれ
ば、半導体集積回路チップ上の周辺に配置され中央処理
装置および記憶回路に電力を供給する電源線から分岐
し、データ入出力部へ電力を供給するデータ入出力部用
電源線の終端側において、前記データ入出力部から前記
データ入出力部用電源線へ侵入する外来ノイズをノイズ
検知回路により検出し、前記ノイズ検知回路により前記
外来ノイズが検知されたときに割り込み信号を発生させ
割り込み処理を行うように構成したので、前記データ入
出力部用電源線へ入力されるノイズにより生ずることの
ある誤動作を有効に防止できる効果がある。

【００３４】請求項２の発明によれば、データ入出力部
からデータ入出力部用電源線へ侵入する外来ノイズを、
前記データ入出力部用電源線の終端側において中央処理
装置，記憶回路などにおける他の回路素子の閾値よりも
高く設定された閾値により検出するノイズ検知回路を備
えるように構成したので、前記中央処理装置や記憶回路
へ前記外来ノイズが影響を及ぼす前に前記ノイズ検知回
路は前記外来ノイズを検出することが出来、前記データ
入出力部用電源線へ入力されるノイズにより生ずること
のある誤動作を有効に防止できる効果がある。

【００３５】請求項３の発明によれば、データ入出力部
から侵入する外来ノイズを抑制するノイズ抑制手段を有
し、あるいは前記外来ノイズの侵入に対するノイズ耐性
を向上させた配置構成の電源線を、ノイズ検知回路へ電
力を供給する電源線として用いるように構成したので、
前記ノイズ検知回路に対する前記データ入出力部から侵
入する外来ノイズの影響を抑制することが出来、前記外
来ノイズによる前記ノイズ検知回路の誤動作が防止で
き、前記外来ノイズの侵入に対し前記ノイズ検知回路に
より信頼性よくノイズを検知でき、データ入出力部用電
源線へ入力されるノイズにより生ずることのある誤動作
を有効に防止できる効果がある。

【００３６】請求項４の発明によれば、データ入出力部
からデータ入出力部用電源線へ侵入する外来ノイズに対
し、前記データ入出力部用電源線の終端側において前記
外来ノイズの幅を識別し、所定の幅を越えた前記外来ノ
イズの入力に対してのみ外来ノイズが入力されたことを
示す外来ノイズ入力信号をノイズ検知回路へ出力するノ
イズ幅判定回路を備えるように構成したので、中央処理
装置や記憶回路などへの影響の大きな外来ノイズの侵入
に対してのみ選択的に割り込み処理を起動させることが
出来、前記侵入した影響の小さな外来ノイズに対する割
り込み処理によって半導体集積回路の本来の動作が中断
するなどの発生確率を小さくして、半導体集積回路の本
来の動作についての稼働効率の低下を防止しながら、影
響の大きな外来ノイズに対しては確実に誤動作を回避で
きる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体集積
回路の構成を示すブロック図である。

【図２】 この発明の実施の形態１における半導体集積
回路のノイズ検知回路の構成を示す回路図である。

【図３】 この発明の実施の形態１における半導体集積
回路のノイズ検知回路の動作を示すタイミングチャート
である。

【図４】 この発明の実施の形態３における半導体集積
回路のノイズ幅判定回路の構成を示す回路図である。

【図５】 この発明の実施の形態３における半導体集積
回路のノイズ幅判定回路の動作を示すタイミングチャー
トである。

【図６】 従来の半導体集積回路の構成を示すブロック
図である。

【図７】 従来の半導体集積回路のインターフェース装
置の出力回路の構成を示す回路図である。

【図８】 各種外来ノイズによるＶｃｃ電源に与える影
響を示す波形図である。

【符号の説明】

１ マイクロコンピュータチップ（チップ）、４ イン
ターフェース装置（データ入出力部）、１３ 配線容量
（ノイズ抑制手段）、１０１ ノイズ検知回路、１０２
データ入出力部用電源線、１０３ ノイズ検出端（デ
ータ入出力部用電源線の終端）、１２６ 割り込み回路
（割り込み処理手段）、２００ ノイズ幅判定回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ処理を行う中央処理装置と、外部
   回路との間でデータの授受を行うＩ／Ｏポートあるいは
   インターフェース装置などのデータ入出力部と、データ
   の記憶を行う記憶回路とを少なくとも備え、前記中央処
   理装置，前記データ入出力部，前記記憶回路などを１つ
   のチップ上に構成した半導体集積回路において、前記チ
   ップ上周辺に配置され前記中央処理装置および前記記憶
   回路に電力を供給する電源線から分岐し、前記データ入
   出力部へ電力を供給するデータ入出力部用電源線と、該
   データ入出力部用電源線の終端側において前記データ入
   出力部から前記データ入出力部用電源線へ侵入する外来
   ノイズを検出し、割り込み信号を出力するノイズ検知回
   路と、該ノイズ検知回路から出力された割り込み信号に
   より所定の割り込み処理を行う割り込み処理手段とを備
   えていることを特徴とする半導体集積回路。
2. 【請求項２】 前記ノイズ検知回路は、前記データ入出
   力部から前記データ入出力部用電源線へ侵入する外来ノ
   イズを、前記データ入出力部用電源線の終端側において
   前記中央処理装置，前記記憶回路などにおける他の回路
   素子の閾値よりも高く設定された閾値により検出するこ
   とを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記ノイズ検知回路へ電力を供給する前
   記電源線は、前記データ入出力部から侵入する外来ノイ
   ズを抑制するノイズ抑制手段を有し、あるいは前記外来
   ノイズの侵入に対するノイズ耐性を向上させた配置構成
   の電源線であることを特徴とする請求項２記載の半導体
   集積回路。
4. 【請求項４】 前記データ入出力部から前記データ入出
   力部用電源線へ侵入する外来ノイズに対し、前記データ
   入出力部用電源線の終端側において前記外来ノイズの幅
   を識別し、所定の幅を越えた前記外来ノイズの入力に対
   してのみ前記ノイズ検知回路へ外来ノイズが入力された
   ことを示す外来ノイズ入力信号を出力するノイズ幅判定
   回路を備えていることを特徴とする請求項１から請求項
   ３のうちのいずれか１項記載の半導体集積回路。