JPH0973403A

JPH0973403A - インサーキットエミュレータ装置におけるトレース格納メモリの分割記録装置

Info

Publication number: JPH0973403A
Application number: JP7282354A
Authority: JP
Inventors: Miya Ikegami; 美也池上; Betsukaa Akuseru; ベッカーアクセル
Original assignee: Tokyo Denshi Sekkei KK
Current assignee: Canon I Tech Inc
Priority date: 1995-09-06
Filing date: 1995-09-06
Publication date: 1997-03-18

Abstract

(57)【要約】（修正有）【課題】一度の試走で複数カ所のプログラム実行状況を
解析できる。【解決手段】インサーキットエミュレータ装置内部のト
レース格納メモリ及びトレース格納メモリを制御するそ
の周辺制御回路で構成し、インサーキットエミュレータ
装置のトレース格納メモリの記録方法を１、若しくはそ
の１／２、１又は２の乗数分の１（１／Ｘ：Ｘは２の乗
数）に分割記録する。また、トレース格納メモリを１、
若しくはその１／２、又は２の乗数分の１（１／Ｘ：Ｘ
は２の乗数）に分割し、その分割した領域の１又は２以
上を任意に選択して１記録エリアとし、選択したエリア
に記録格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】コンピュータ装置を動作させるた
めの装置の内部回路、またはそのプログラムが正常に動
作しているか否かを解析するために、マイクロプロセッ
サ開発支援装置（以下一般名称の「インサーキットエミ
ュレータ装置」と記す）を使用して該コンピュータ装置
の内部回路、およびそのプログラムの内容／実行状態を
解析する方法が取られる。しかしコンピュータ装置（イ
ンサーキットエミュレータ装置を接続したコンピュータ
装置は、一般的には「ターゲットコンピュータ装置」と
称されているが、本発明及び本明細書ではこの「インサ
ーキットエミュレータ装置」を接続した「ターゲットコ
ンピュータ装置」のことを単に「コンピュータ装置」と
記す）に接続したインサーキットエミュレータ装置の内
部のトレース格納メモリへの格納記録は、該メモリとそ
の制御関係回路の問題から、あるプログラム番地からそ
の装置に準備されたメモリの格納許容範囲迄のフレーム
分の１回限りしか格納することが出来なかった。本発明
では前記トレース格納メモリの記録可能な格納容量を１
倍（分割しない）、又はその２分の１（１／２）、ある
いは２の乗数倍分の１（１／Ｘ：Ｘは２の乗数倍）に分
割記録可能とし、分割した領域に複数のプログラム実行
個所の実行状況を格納する事が出来るインサーキットエ
ミュレータ装置を提供する事にある。

【０００２】

【従来の技術】従来からコンピュータ装置のプログラム
の実行／解析には、そのプログラムに仮のデータを与え
て試行させ、初期の目的としたデータまたは結果が得ら
れるか否かを確認しながらプログラムの実行／解析を行
っていた。さらに近年では該プログラムの解析にはイン
サーキットエミュレータ装置が多く用いられるようにな
ってきた。従来のインサーキットエミュレータ装置を使
用してプログラムを実行／解析しようとした場合、該イ
ンサーキットエミュレータ装置のトレース格納メモリ
は、前記の通りメモリとその制御回路の関係から分割格
納が難かしく、仲々実現されなかった本発明では、新し
いトレース格納メモリへの分割格納装置（方法）を提供
することにある。

【０００３】

【発明が解決しようとする課題】本発明では前記のとお
り、コンピュータ装置のＣＰＵが実行するプログラムを
解析するインサーキットエミュレータ装置におけるトレ
ース格納メモリの１回当りの格納容量の分割手法、及び
分割されたその１個所当りの記録容量の大きさを限定さ
れた範囲内で可変指定する方法を提供することにより、
従来プログラム実行状況の１箇所部分のみのしか解析出
来なかったインサーキットエミュレータ装置のトレース
格納すべきメモリを、任意の整数分の１に分割し、分割
したそれぞれの箇所に別の箇所のプログラム実行状況を
トレース格納メモリに格納すること。並びに１回の格納
容量が分割された１、又は２以上を連続して格納するこ
とももできること、等々一度コンピュータ装置を試走さ
せれば複数カ所のプログラム実行状況、及び問題個所の
記録容量の大きさを可変指定することで、前記課題を解
決することができるインサーキットエミュレータ装置を
提供することにある。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に本発明ではプログラムの実行状況を実行／解析するコ
ンピュータ装置と、該コンピュータ装置のプログラムの
実行状況を実行／解析するインサーキットエミュレータ
装置と、該インサーキットエミュレータ装置内に装備し
た該トレース格納メモリの１回の格納容量の大きさを決
定するトレース格納メモリの１回当りの記録格納メモリ
サイズ状態カウンタと、該トレース格納メモリの分割数
を決定するための分割状態コードと、フレーム数の大き
さを決定する為のフレーム数状態コードと、トレース格
納メモリのアドレス番地を制御（決定）するアドレスカ
ウンタと、終了転から後の格納するフレーム数を制御
（決定）する為のディレイカウンタと、トレース格納メ
モリの記録格納開始点等を検出するイベント回路ブロッ
クとその周辺回路とで構成し、前記のイベント回路ブロ
ックとディレイカウンタの動作によって、オペレータが
定めた（希望した）トレース結果を記録格納出来るよう
にすることで前記課題を解決することにある。

【０００５】

【実施例】図１は、本発明の一実施例を示すトレース／
イベント部の機能を示すブロック図である。図２は、本
発明の一実施例を示すトレース／イベント部の主要回路
を示すブロック図である。本図においての諸結線は、主
要結線のみを示しているので細部において必ずしも一致
しない部分があるところはご容赦願いたい。図３は、本
発明の一実施例を示すイベント回路を示すブロック図で
ある。図４は、本発明の実施例の一部のアドレスカウン
タ／ディレイカウンタ部を示す回路ブロック図である。
図５はイベント検出からアドレスカウンタ、ディレイカ
ウンタの動作状況を示すチャート図である。図６は、従
来のプローブＩ／Ｆブロックを介しインサーキットエミ
ュレータ装置とコンピュータ装置を接続した状態の両装
置の主要機能を示すブロック図である。表１は、トレー
ス格納メモリのフレームの大きさを決定する状態コード
の状態を示す表である。表２は、トレース格納メモリの
フレームのフレーム分割数を決定する状態コードの状態
を示す表である。表３は、トレース格納メモリのフレー
ム数の大きさと、１回の記録するフレーム分割数を決定
する状態コードとの関係を示す表である。

【０００６】図６においてコンピュータ装置のＣＰＵ７
０が実行するプログラムの実行状況を記録するトレース
格納メモリ１５の記録格納は概ね次の手順で処理され
る。すなわち、コンピュータ装置のＣＰＵ７０が実行
（処理）中のプログラムの信号は、ＩＣＥバス８２、サ
ンプリング／デコード回路８５を介しサンプリングバス
８９に伝達される。オペレータがホストコンピュータ装
置９４から入力したプログラムの「何番地からトレース
結果を格納開始せよ」又は「トレース開始条件」等の
「トレース開始アドレスデータ又は条件」は、ホストコ
ンピュータ・インターフェイス（Ｉ／Ｆ）９３、メイン
ＣＰＵ９０、マザーバス８８を介してイベント回路ブロ
ック１４に予め記憶される。一方トレースコントローラ
１０３は、コンピュータ装置のＣＰＵ７０が実行中のプ
ログラムのアドレスを監視し、イベント回路ブロック１
４に記録されたトレース開始アドレス情報に基づき、Ｃ
ＰＵバス８２のコンピュータ装置のＣＰＵ７０のプログ
ラム実行状況をゲート（通過）させ、記録すべく実処理
時間信号（タイムメジャー信号）、その他の記録格納す
べき信号と共にトレース格納メモリ１５に送られ、トレ
ース格納メモリ１５の記録許容範囲（フレーム範囲
数）、又は指定記録フレーム数、あるいは中断等の指令
で中断されるまでのフレーム数がトレース格納メモリ１
５に記録格納される。

【０００７】他方、前記で記録格納されたコンピュータ
装置のＣＰＵ７０のプログラム実行結果は、ホストコン
ピュータ装置９４からの指示に基づき、トレース格納メ
モリ１４からトレースコントローラ１０３を介して、ホ
ストコンピュータ装置９４に伝達表示され、オペレータ
はその表示結果をチェック／確認することで、コンピュ
ータ装置のＣＰＵ７０が実行したプログラムの実行結果
と、設計したプログラムとの相違／問題点を解決する事
でコンピュータ装置のプログラムの実行／解析（デバッ
グ）が行われる。以上は従来のインサーキットエミュレ
ータ装置の動作の概略であるが、前記従来動作では、記
録すべきプログラムの実行の「何番地から何番地まで」
あるいは「何番地から何行（フレーム）分まで」と、あ
る指定した番地から１ケ所のみしか記録することが出来
なかった。理由はトレース格納メモリに格納すべきメモ
リの記録番地分割管理手法、何番地から格納せよとの指
示を実行するイベント回路ブロックの複数記録管理手
法、前記に対応するソフトウエア／ハードウエア上の問
題があり実現されなかった。しかし、コンピュータ装置
技術が進歩するにつれ、コンピュータ装置のプログラミ
ング技術、及びインサーキットエミュレータ装置の使用
方法も多用化し、１回のコンピュータ装置のプログラム
の実行で、複数のプログラム問題箇所を記録格納すべく
要求がなされて来た。以上の要望に添うべくなされたの
が本発明である。

【０００８】図２において本発明の一実施例を説明す
る。先ず各ブロックの説明をすると、トレース格納メモ
リ１５は目的であるコンピュータ装置のＣＰＵ７０が動
作するプログラムの実行状況のデータを格納するメイン
となるメモリで、データを格納する格納項目は（本発明
の為の一実施例として）１フレーム当り２５６ビットで
構成されている。さらに前記（Ｃ）の主となるデータ記
録エリアは次に示すー迄の２５６ビットで構成、そ
のビット配置は次の通りである。記号内容記録ビット配置ＳＡ：アドレスデータ０− ３１番ＳＤ：メイン・データ３２− ６３〃ＳＣ：コントロール信号６４− ９５〃ＳＢ：その他のサンプルデータエリア９６− １２７〃ＭＥＡＳ：測定計時信号（メジャー信号）１２８− １４３〃ＴＡＧ：状態信号１４４− １５９〃ＥＭＥＡ：拡張測定計時信号１６０− １７５〃ＥＴＡＧ：拡張状態信号１７６− １９１〃（予備）： − − １９２− ２５５〃

【０００９】今、ここで前記トレース格納メモリ１５を
分割記録しようとする場合、次の２つの条件が考えられ
る。（ａ）トレース格納メモリの記録可能フレーム数を前記
の通り最大１２８Ｋフレーム（記録フレームとは、作成
したコンピュータ装置のプログラムの概ね１行となる
が、実際はそのＣＰＵ７０の実行の１行であり、プログ
ラム上での１行でもフレーム数は２−４／５行になる場
合もある）とした場合、プログラムの実行状況の１行を
１フレームと考え、その分割記録方法としてはその２分
の１、４分の１、・・・・と２の倍々数（乗数）に分割
する方法。（ｂ）あるプログラムのトレース結果を格納するとき、
ある時は４Ｋフレーム、別の時では８Ｋフレーム、ある
いは別の時は３２Ｋ、又は１２８Ｋフレーム全部等々
と、希望する解析プログラムの内容により記録するフレ
ーム数を変更したい場合、が考えられる。よって本発明
では、１度のプログラムの実行で記録できるフレームの
大きさは、表１に示すとおり、４Ｋ、８Ｋ、３２Ｋ、１
２８Ｋの４種類に選択可能とした。したがってこれらを
表す状態コードも４条件であるから２ビットで構成出来
て、０−０ー１−１で表すことが出来る（分割数を
４以上にすると当然ながらこの状態コードを表すビット
数もそれに従い３（電気的に難しいが）ビット（８個
迄）ー４ビット（１６個迄）と増すことは言う迄もな
い）。次に、フレームの分割数は表２に示すとおり１
（分割しない）、４分割（１／４）、３２分割（１／３
２）、１２８分割（１／１２８）に分割するとした場
合、４つの状態に分割するから、前記同様２ビットで表
現でき、したがって状態コードも０−０ー１−１で
表現することが出来る（尚、表１と同様分割数を４分割
以上にすると、この状態コードを表すビット数もそれに
従い３ビットー４ビットと増さなければならないことは
言う迄もない）。

【００１０】以上の様に、分割数を決定する場合、フレ
ーム数の分割すべきその大きさと、状態コードとは次の
通りに設定したこととして以下説明する。すなわち、フ
レーム数の最大を１２８Ｋフレーム、フレームの分割数
を４とした場合、さらに本発明では、１２８Ｋフレームのトレース格納メ
モリのアドレスを管理するためにさらに拡張バンク・ア
ドレス（以下「ＥＢＡアドレス」と記す）を付加してあ
る。ＥＢＡアドレスは、４ビットで構成してあるので十
進数で０ー１５となるから、１２８Ｋフレームのトレー
ス格納メモリ１５を１６で分割し、１・ＥＢＡアドレス
当り８Ｋフレームを構成し、トレース格納メモリ１５を
管理することとした。すなわちＥＢＡアドレス（２進数）：トレース格納メモリアドレス（十進数）００００（十進数で０）：８Ｋ（００１−００８Ｋフレーム）０００１（〃１）：８Ｋ（００９ー０１６Ｋ〃）００１０（〃２）：８Ｋ（０１７ー０２４Ｋ〃）・・・・・・１１１１（〃１５）：８Ｋ（１２１ー１２８Ｋ〃）

【００１１】故に、トレース格納メモリ１５の全容量１
２８Ｋを４で割った３２Ｋは、３２Ｋ÷８Ｋ＝４、すな
わち各３２Ｋフレームは、ＥＢＡアドレスの０−３（十
進数）番地に記録されることとなる。よって状態カウン
タとＥＢＡアドレスとの関係は（実際は２進数で４桁）の各ＥＢＡアドレスが付加され
る。次に、アドレスカウンタ２１のメモリ配置はアドレス：０１−１２・・アドレスコード１８
ビットの下１６ビットを割当ＥＢＡアドレス：１３−１６・・拡張アドレス・コー
ド（ＥＢＡアドレス）４ビットと、はアドレス、は拡張アドレス（ＥＢＡアドレ
ス）となっている。

【００１２】以上から本発明では、前記の使用するフレ
ームの大きさと分割数の双方を加味した方法を提案する
もので、格納領域の大きさを最大１２８Ｋフレームとし
た場合、分割数は１、４、１６、６４として表３に示す
通り１０通りに設定することができる。すなわち、表３
において、トレース格納メモリ１５の格納領域の大きさ
を（イ）の最大で４Ｋフレームとした場合、４分割する
と各分割領域の大きさは１Ｋフレームとなり、２Ｋ以下
となるので本実施例の場合では分割出来ないから、１フ
レームの大きさは最大４Ｋの１個である。また、（ニ）
の場合最大の１２８Ｋフレームであるから、全容量を４
個に分割した場合１２８Ｋ÷４＝３２Ｋフレームで４個
に分割記録する事が出来る事を意味する。以下、各ブロ
ックの動作は前記のとおり、１２８Ｋフレーム、４分割
１個当り３２Ｋフレームに分割したとして説明する。い
ま、オペレータがホストコンピュータ装置から入力した
フレームの大きさ、すなわちフレーム数を最大１２８Ｋ
とし、フレーム分割数を４分割とする信号＝表１の１
２８Ｋ［１、１］、表２の（Ｂ）の４分割の状態コード
［０、１］、（以下：単に「状態コード」とした場合、
表１の・・・・、表２の（Ａ）（Ｂ）・・・、表３
の（イ）（ロ）・・・、記録開始アドレス＝Ｘ１、Ｘ２
・・・等を総称することを意味する）は、トレースＭＯ
ＤＥブロック１３を経て、アドレスカウンタ２１、及び
シーケンスＲＡＭブロック２９他に入力保持される。

【００１３】次にコンピュータ装置、インサーキットエ
ミュレータ装置が動作開始すると、装置全体のスタート
信号（ＴＯＮ）が発せら、アドレスカウンタ２１の分割
されたフレームである３２Ｋ／１（３２Ｋに４分割され
たトレース格納メモリの第１番目のフレームの意）のア
ドレスカウンタがカウントを開始する。このアドレスカ
ウンタ２１はフレーム数が３２Ｋに指定されているか
ら、０（十進数）から（３２Ｋである）３２７６７（十
進数）迄をカウントするが、３２７６７の次は０に戻
り、再び順次カウントアップし、トレース格納メモリ１
５のトレース格納番地となる。したがってトレース格納
メモリ１５にも順次記録されることとなるが、前記カウ
ンタが０に戻ると、トレース格納メモリ１５のアドレス
も０に戻り、記録データは上書きされる（言う迄もない
が、上書きされ場合前の記録は残らない）。尚、先の状
態コードが１６分割、８Ｋフレームと指示した場合は０
からカウントアップし８１２１でその次は０に戻ること
になり、１２８Ｋフレームで分割１（分割しない）とし
た場合には０ー１３１０７１（１２８×１０２４−１）
となりその次は前記同様０に戻る（これら数値は便宜上
１０進数で表記してあるが、実際は１６進数での数値で
あります）。

【００１４】いま、コンピュータ装置のプログラムが最
初に記録すべきＸ１番地に達した時、イベント・コンパ
レータ２７はサンプリング・バス８９から入力されたト
レース中のバス・アドレスと予め記憶されている値とを
比較し、記録開始すべきであるとの信号をイベント・セ
レクタ２８に送り、さらにこの場合はイベント・セレク
タ２８はその信号をシーケンスＲＡＭ２９に送る。シー
ケンスＲＡＭ２９は前記信号が入力されるとアドレスカ
ウンタ２１に記録開始信号であるＡＣＥＮを発信し、ア
ドレスカウンタ２２のカウンタがカウントアップを開始
する。ディレイカウンタ２２は、先のフレーム４分割数
のカウンの数である３２Ｋの状態コード信号を受け、デ
ィレイカウンタ２２内のカウンタのカウントアップの限
度設定（セッティング）を３２Ｋ迄（実際は１２８Ｋ−
［マイナス］３２Ｋ＝９６Ｋである９６０００（１０進
数／実際は１６進数）をセッティングし、前記ディレイ
カウンタ２２のカウント開始信号（ＤＣＥＮ）を受ける
と、９６０００から上にカウントアップしてゆき、９６
０００（１０進数／実際は１６進数）、９６０００、９
６００１、９６００２、９６００３・・・・・１２８Ｋ
である１２８０００（実際は１６進数で「ＦＦ・・Ｆ
Ｆ」）に達すると、カウントフルの信号（ＤＣＦ）がア
ドレスカウンタ２１、及びシーケンスＲＡＭ２９に発信
される。尚、ディレイカウンタ２２のカウントアップの
設定（セッティング）は、１２８Ｋフレームで１分割の
時はカウンタに０００００をセッティングするが、１２
８Ｋ÷３２分割＝４Ｋフレームの時は、１２８Ｋ−４Ｋ
＝１２４Ｋの数値である１２４０００を設定（セッティ
ング）し、全て１２８０００（１６進数で「ＦＦ・・Ｆ
Ｆ」）となったときカウントが終了する方法を採ってい
る。

【００１５】前記ディレイカウンタ２２からのカウント
フル信号（ＤＣＦ）を受けたアドレスカウンタ２１は、
アドレスカウンタのカウントアップを中止する。従って
カウント開始の信号から前記カウントフル（ＤＣＦ）信
号を受ける迄の間、アドレスカウンタのカウントアップ
が回転しており、その間トレース格納メモリ１５にプロ
グラムのトレース結果が実際に記録格納され、残されて
いることになる。これらの動作をチャートにすると図５
に示すとおりとなり、イベント信号（記録開始信号：図
５ではイベントーイベントに該当）が入力されると
ディレイカウンタ２２はカウントを開始し、カウントフ
ル迄カウントし、カウントフル（ＤＣＦ）になると、次
に記録すべき分割した第２のアドレスカウンタに移りで
ぃれいかうんた２２はカウンターが初期化され次のイベ
ント信号の待機状態となる。以下、この状態を分割され
た数（本説明の場合は４分割）続くこととなる。ここで
先に述べた、トレース格納メモリ１５の記録フレーム数
は最大１２８Ｋフレームであるから、本実施例では拡張
アドレスバス（ＥＢＡアドレス）４ビット分を追加しア
ドレスを管理している。すなわち前述したアドレスコード：１８ビット拡張アドレスコード（ＥＢＡアドレス）：４ビットデータ記録エリア：２５６ビットで構成している。の「拡張アドレスコード（ＥＢＡア
ドレス）の４ビットは（１０進数で）１６であるから、
１２８Ｋ÷１６＝８Ｋ毎にアドレスを割り付けている。

【００１６】トレースＭＯＤＥブロック１３は、ホスト
コンピュータ装置９４から入力されたオペレータからの
入力情報をマザー・バス８２を経由して中継／記憶する
ブロックで、前記の分割状態コード（ＤＶＴＲＣ）、フ
レームの大きさ状態コード（ＴＲＣＭＥＭＯ）の両信
号、記録開始すべきＸ１番地、Ｘ２番地、・・・・をア
ドレスカウンタ２１、シーケンスＲＡＭ２９他に送出す
る。シーケンスＲＡＭ２９はプログラマブルＲＡＭメモ
リ／１６ビットで構成され、図２に示すトレーサボード
部全体の制御を司る。先ずシーケンスＲＡＭ２９は次の
信号が入力される。ＭＡ１−２３：メインアドレス信号（２４ビットで構
成）ＭＤ０−１５：メインデータ信号（１６ビットで構
成）ＬＳＴＤＶ：アドレスカウンタ２１からのカウント信
号でトレース格納メモリ１５の分割の１個を繰返し記録
（重ね書き）するか、次の分割フレームへジャンプする
かの指示信号（１ビット）ＤＣＦ：ディレイカウンタ２２からのカウント
・フル信号（１ビット）ＥＶ：イベントセレクタ２８からシーケンス
ＲＡＭ２９へのトレース格納開始の
Ｘ１番地、Ｘ２番地・・・のイベント情報信号（８
ビット）ＥＣＦ：イベントカウンタ３０からのキャリー
・アウトプット信号トレースを任意の位置で中断したい
時のカウントアップ信号次に、シーケンスＲＡＭ２９は、トレーサボード部の動
作・制御の為に次の信号を各ブロックに出力する。ＡＣＥＮ：アドレスカウンタ（ＡＣ）のカウント
開始指示信号ＤＣＥＮ：ディレイカウンタ２２のカウント開始
指示信号形態信号により、本信号Ｈｉとなったときディレイカウ
ンタ２２がカウントを開始する。ＢＲＫ：イベント形態カウントで、エミュレー
ションの形態により、ＣＰＵ７０の動作を中断する／し
ないの信号ＥＣＥＮ：イベント形態カウンタ。イベントの回
数をカウントするＤＣＲＥＮ：トレース格納メモリ１５を分割した
時、次の部分に行くか、繰り返すか
の信号。

【００１７】アドレスカウンタ２１は、トレース格納メ
モリ１５に諸データを格納する為に、トレース格納メモ
リ１５のアドレスを設定する為のカウンタで、オペレー
タが入力した２つの状態信号（ＤＶＴＲＣ、ＴＲＣＭＥ
ＭＯ）と、前記ＥＢＡアドレスをもとにトレース格納メ
モリ１５に格納するアドレスを設定するカウンタで、次
のメモリ容量で構成している。アドレスカウンタ：トレース格納メモリのアドレスを
設定するカウンタ０ー１２の１３ビットで構成ＥＢＡアドレスカウンタ：前記アドレスカウンタを１
ブロック（８Ｋフレーム単位）に管理する４ビットで構
成するカウンタＡＣＲ０８：アドレスカウンタが８Ｋになった
時に該信号を保持するカウンタメモリ（１ビットで構
成）ＡＣＲ０４：アドレスカウンタが４Ｋになった
時に該信号を保持するカウンタメモリ（１ビットで構
成）ＤＣＦ：後記ディレイカウンタ・フルの指
示信号を保持するカウンタメモリ（１ビットで構成）予備：アドレスカウンタ３２ビット構成
の残り１２ビット

【００１８】ディレイカウンタ２２は、前述のとおりト
レース格納メモリ１５に格納する格納フレーム数を設定
（カウント）するカウンタで、トレースＭＯＤＥブロッ
ク１３からの２つの状態信号（ＤＶＴＲＣ、ＴＲＣＭＥ
ＭＯ）をもとに、格納フレーム数、すなわち、本実施例
の１格納ブロック３２Ｋの場合、１２８Ｋ−３２Ｋ＝９
６Ｋである（説明を分かりやすくする為十進数で表現・
・実際は１６進数で構成されている）数値をカウンタの
初期設定として９６０００に設定し、カウント開始の信
号（ＤＣＥＮ）がシーケンスＲＡＭから届くと、９６０
０１、９６００２、９６００３、・・・・とカウントア
ップし、１２８０００（実際は１６進数で「ＦＦ・・Ｆ
Ｆ」になると）カウント・フルの信号（ＤＣＦ）をアド
レスカウンタ２１、シーケンスＲＡＭ２５に出力され
る。（参考として：表３の最大フレーム分割数を６４と
した場合、１２８÷６４＝２Ｋで、１格納フレームは２
Ｋとなるから、この場合は１２８Ｋ−２Ｋ＝１２６Ｋと
なり、１２６０００に初期値を設定し、順次カウントア
ップして１２８０００［実際は１６進数で「ＦＦ・・Ｆ
Ｆ」］になったところでカウント・フル信号（ＤＣＦ）
が発せられることになる）。

【００１９】トレースＣＰＵコネクタ２６はサンプリン
グ・バス８２＝コンピュータ装置ＣＰＵバスからトレー
ス格納メモリ１５の記録に必要な信号を入力し、トレー
スＭＯＤＥブロック１３からと、シーケンシャルＲＡＭ
ブロック２９から、アドレスカウンタからのアドレスカ
ウント信号、ディレイカウンタからの信号とＣＰＵバス
からのメインアドレス及びメインデータの信号を受け、
前記トレース格納メモリに格納するメインアドレス／メ
インデータ信号をＳＡ、ＳＢ、ＳＣ、ＳＤに分離生成
し、該信号をイベントコンパレータ２７に伝送する。イ
ベントコンパレータ２７はトレースＣＰＵコネクタ２６
からのＳＡ、ＳＢ、ＳＣ、ＳＤの各信号を入力し、オペ
レータが最初に入力したトレース開始するか／否かＸ１
番地ーＸ４番地のアドレス等を比較し、トレース格納メ
モリ１５にデータ伝送路３４を経て信号が送られると同
時に、Ｘ１番地とアドレスが一致した場合には、その信
号をＣＡ、ＣＢ、ＣＣ、ＣＤの信号としてその旨のデー
タを前記信号を次段のイベントセレクター２８に送信符
号化して転送する。さらにイベントセレクタ２８は、イ
ベントコンパレータからの信号（ＣＡ、ＣＢ、ＣＣ、Ｃ
Ｄ）を検知し、トレース開始すべしの信号をシーケンス
ＲＡＭ２９にはトレース開始信号発信用として、及びト
レース格納メモリ１５に記録格納用の信号として伝送す
る。イベントカウンタ３０は、トレースを何等かの理由
で中断する／しないの場合、シーケンスＲＡＭ２９への
出力信号、すなわちＥＣＥＮ信号を基にカウントアップ
を開始し、カウント・フルの「ＦＦ・・ＦＦ」になった
とき、ＥＣＮ信号をシーケンスＲＡＭ２９に入力する
と、シーケンスＲＡＭ２９はトレースを中断するブレー
ク信号（ＢＲＫ）を必要な各各ブロックに発信する。

【００２０】以上、各機能ブロックの動作概要を説明し
たが、次にトレース格納メモリ１５への格納の例を説明
する。いま動作例を説明するためオペレータは、前記同
様次の通りに条件を設定したとする、すなわちフレームの最大記録数を１２８Ｋフレームとする・・
・・・（表１から）状態信号１−１トレース格納メモリの分割数を４とする（ＤＶＴＲ
Ｃ）・・（表２から）状態信号０−１前記からトレース格納メモリの１個当りの格納フレー
ム容量は、表３から３２Ｋフレームとなる（ＴＲＣＭＥ
ＭＯ）前記４分割した各状態へのトレース開始アドレスを・
・・・Ｘ１番地、Ｘ２番地、Ｘ３番地、Ｘ４番地と設定したこととして説明する。

【００２１】以上の条件から、オペレータは（ａ）最初にインサーキットエミュレータ装置に接続さ
れているホストコンピュータ装置９４から、マザーバス
８８を介してトレースＭＯＤＥブロック１３に前記の条
件を入力する。（ｂ）ホストコンピュータ装置９４からのトレース開始
信号（ＴＯＮ）が入力されると、コンピュータ装置のＣ
ＰＵ７０はプログラムの実行を開始する。（ｃ）ホストコンピュータ装置９４からのトレース開始
信号（ＴＯＮ）がトレースＭＯＤＥブロック１３にも入
力されると、該トレース開始信号がシーケンスＲＡＭ２
９に伝達され、シーケンスＲＡＭ２９は該トレース開始
信号を関係各ブロックにトレース開始信号（ＴＯＮ）を
発信し、アドレスカウンタ２１のアドレスカウンタは該
トレース開始信号をもとにカウントアップを開始する。
該アドレスカウンタは所定の数（この場合１格納フレー
ムは３２Ｋであるから０００００から３２０００）にな
るとカウンタは０００００に戻り、再度００００１、０
０００２とカウントアップを（後述するカウントアップ
停止信号が届くまで）何回でも繰り返している（図４参
照）。故にトレース格納メモリ１５には前記トレース格
納すべくアドレス信号が入力されるので、格納が実行さ
れるが、前記カウンタが一巡すると同じアドレスに戻る
ので、後に入力された信号に書き替えら格納が繰り返さ
れることとなる。

【００２２】（ｄ）一方トレースＣＰＵコネクタ２６は
（以下図３参照）、シーケンスＲＡＭ２９からのトレー
ス開始信号（ＴＯＮ）を受け、ＣＰＵバスからのトレー
スデータをＳＡ（アドレス）、ＳＢ（他のデータ）、Ｓ
Ｃ（コントロール）、ＳＤ（Ｄａｔａ）信号に分離しゲ
ート（通過）させ、イベントコンパレータ２７に送る。（ｅ）イベントコンパレータ２７は、トレースＣＰＵコ
ネクタ２６からの入力されたアドレス信号（ＳＡ）と、
最初にオペレータが入力した格納開始を指示したアドレ
ス「Ｘ１番地」とを比較し、アドレスが一致した場合格
納開始となるので、該一致した旨の信号をイベントセレ
クタ２８を介し、シーケンスＲＡＭ２９に送出する。（ｆ）イベントセレクタ２８は、該信号をイベント信号
（ＥＶ）に変換し、シーケンスＲＡＭ２９に送出すると
共にトレース格納メモリ１５に送り記録させる。（ｇ）シーケンスＲＡＭ２９は（以下図４参照）、前記
トレース開始の信号（ＥＶ）が入力されると、ディレイ
カウンタ２２にカウント・アップの開始の信号（ＤＣＥ
Ｎ）がディレイカウンタ２２に発せられる。

【００２３】（ｈ）前記ＤＣＥＮの信号が届くとディレ
イカウンタ２２のカウンタは、カウント・アップを開始
する。尚、ディレイカウンタ２２は前述のとおり、第１
記録ブロックへの記録フレーム数である３２Ｋの場合、
カウンタの初期設定値は１２８−３２＝９６Ｋ：９６０
００に設定されているから、カウンタは９６００１、９
６００２・・・とカウントアップして行き、１２８００
０（１６進数で「ＦＦ・・ＦＦ」）になると、カウント
・フル信号（ＤＣＦ）がアドレスカウンタ２１、シーケ
ンスＲＡＭ２９に出力される。（ｉ）一方、アドレスカウンタ２１は、前記カウントフ
ル信号（ＤＣＦ）が入力されると、アドレスカウンタの
カウントアップを中止する。すなわちトレース格納メモ
リ１５のアドレス・カウンタのカウンタが中止されるの
で、カウンタ・アップしていた過去の（最後の）３２Ｋ
フレーム分が格納されることになる。故に、ディレイカ
ウンタで設定したカウントアップの３２Ｋフレーム分が
トレース格納メモリ１５に残され格納されることとな
る。（ｊ）前記第１ブロックのカウント＝トレース格納メモ
リ１５への格納が終了すると、前述のディレイカウンタ
２２のカウントフル信号（ＤＣＦ）を元に、アドレスカ
ウンタ２１は第１ブロックのアドレスから第２ブロック
への２個の状態コードカウンタをカウントアップし、さ
らにアドレスカウンタの上位の桁をアップさせ、次の第
２ブロック（Ｘ２番地のイベント）でのアドレスカント
アップに備える。（ｋ）本発明の１つである分割したフレームの１つを連
続して、例えば３２Ｋの２個を連続した記録フレームと
したい時は前記２つの状態コードと、ディレイカウンタ
２２の初期設定値を変え、さらにアドレスカウンタの上
位の桁を設定することで目的を達成することが容易とな
る。

【００２４】

【発明の効果】以上説明したように、本発明を利用した
インサーキットエミュレータ装置は、コンピュータ装置
のＣＰＵ７０が実行するプログラムの実行状況を記録格
納するインサーキットエミュレータ装置の内部のトレー
ス格納メモリ１５に記録格納すべきエリアを分割記録す
ることが出来るので、１回のコンピュータ装置のプログ
ラムを実行すれば、複数個所（本発明例では最大６４個
所）の実行状況を記録格納出来るし、さらに、前記分割
した記録格納エリアの（本発明例では最大６４箇所の）
１又は２以上を任意に複数箇所を連続して使用すること
が出来る等、コンピュータ装置のプログラムのデバッグ
が素早く実行することが出来、デバッグに要する時間を
大幅に節約する事が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すトレース／イベント部
機能ブロックを示す図である。

【図２】本発明の一実施例を示すトレース／イベント部
主要回路ブロックを示す図である。

【図３】本発明の一実施例を示すイベント回路ブロック
を示す図である。

【図４】本発明の実施例の一部を示すアドレスカウンタ
／ディレイカウンタを示す回路ブロック図である。

【図５】イベント検出からアドレスカウンタ、ディレイ
カウンタの動作状況を示すチャート図である。

【図６】プローブＩ／Ｆブロックを介しインサーキット
エミュレータ装置とコンピュータ装置を接続した状態の
両機能の主要ブロック図である。

【表１】トレース格納メモリのフレームの大きさを決定する状態
コードの状態を示す表である。

【表２】トレース格納メモリのフレームのフレーム分割数を決定
する状態コードの状態を示す表である。

【表３】トレース格納メモリのフレーム数の大きさと、１回の記
録するフレーム分割数を決定する状態コードとの関係を
示す表である。

【符号の説明】

１３トレースＭＯＤＥブロック１５トレース格納メモリ２１アドレスカウンタ２２ディレイカウンタ２３クロック・ジェネレータ２４メモリ・カウンタ２６トレースＣＰＵ・コネクタ２７イベント・コンパレータ２８イベント・セレクタ２９シーケンスＲＡＭ７０ターゲットコンピュータ装置８２コンピュータ装置のＣＰＵバス８８インサーキットエミュレータ装置のメインＣＰＵ
バス９０インサーキットエミュレータ装置内のメインＣＰ
Ｕ９３ホストコンピュータ装置

Claims

【特許請求の範囲】

【請求項１】コンピュータ装置の中央処理制御装置（Ｃ
ＰＵ）の実行状況を解析するインサーキットエミュレー
タ装置において、前記インサーキットエミュレータ装置
内部のトレース格納メモリと、該トレース格納メモリを
制御するその周辺制御回路とで構成し、該インサーキッ
トエミュレータ装置のトレース格納メモリの記録方法を
１、又はその２分の１（１／２）、あるいは２の乗数分
の１（１／Ｘ：Ｘは２の乗数）に分割記録する事を特長
とするインサーキットエミュレータ装置。
【請求項２】コンピュータ装置の中央処理制御装置（Ｃ
ＰＵ）の実行状況を解析するインサーキットエミュレー
タ装置において、前記インサーキットエミュレータ装置
内部のトレース格納メモリと、該トレース格納メモリを
制御するその周辺制御回路とで構成し、該インサーキッ
トエミュレータ装置のトレース格納メモリを１、又はそ
の２分の１（１／２）、あるいは２の乗数分の１（１／
Ｘ：Ｘは２の乗数）に分割し、かつその分割した領域の
１または２以上を任意に選択して１記録エリアとし、前
記任意に選択した記録エリアに記録格納する事を特長と
するインサーキットエミュレータ装置。
【請求項３】コンピュータ装置の中央処理制御装置（Ｃ
ＰＵ）の実行状況を解析するインサーキットエミュレー
タ装置において、前記インサーキットエミュレータ装置
内部のトレース格納メモリと、該トレース格納メモリを
制御するその周辺制御回路とで構成し、該トレース格納
メモリを制御するその周辺制御回路とで構成し、該イン
サーキットエミュレータ装置のトレース格納メモリを
１、又はその２分の１（１／２）、あるいは２の乗数分
の１（１／Ｘ：Ｘは２の乗数）に分割し、該分割された
トレース格納メモリに追加のアドレス管理用のバンクア
ドレスを設け、該バンクアドレスはトレース格納メモリ
をブロックに分割するようにアドレスとして、前記分割
された該メモリの記録フレーム数を管理する事を特長と
するインサーキットエミュレータ装置。
【請求項４】コンピュータ装置の中央処理制御装置（Ｃ
ＰＵ）の実行状況を解析するインサーキットエミュレー
タ装置において、前記インサーキットエミュレータ装置
内部のトレース格納メモリと、該トレース格納メモリを
制御するその周辺制御回路とで構成し、該インサーキッ
トエミュレータ装置のトレース格納メモリの記録方法を
１、又はその２分の１（１／２）、あるいは２の乗数分
の１（１／Ｘ：Ｘは２の乗数）に分割記録出来るように
して、かつ分割記録の記録アドレス／記録フレーム数を
状態カウンタとディレイカウンタにより記録すべくアド
レスと記録フレーム数を管理し、分割されたトレース格
納メモリに記録格納することを特長とするインサーキッ
トエミュレータ装置。【請求項４】コンピュータ装置の中央処理制御装置（Ｃ
ＰＵ）の実行状況を解析するインサーキットエミュレー
タ装置において、前記インサーキットエミュレータ装置
内部のトレース格納メモリと、該トレース格納メモリを
制御するその周辺制御回路とで構成し、該インサーキッ
トエミュレータ装置のトレース格納メモリの記録方法を
１、又はその２分の１（１／２）、あるいは２の乗数分
の１（１／Ｘ：Ｘは２の乗数）に分割記録し、該分割記
録された１個の格納エリアの格納フレーム数はディレイ
カウンタに設定した設定条件でのカウント数に依存し
て、トレース格納メモリに格納する事を特長とするイン
サーキットエミュレータ装置。