JPH0973769A - ディジタルｒｆメモリ装置 - Google Patents
ディジタルｒｆメモリ装置Info
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- JPH0973769A JPH0973769A JP7226205A JP22620595A JPH0973769A JP H0973769 A JPH0973769 A JP H0973769A JP 7226205 A JP7226205 A JP 7226205A JP 22620595 A JP22620595 A JP 22620595A JP H0973769 A JPH0973769 A JP H0973769A
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Abstract
(57)【要約】
【課題】本発明は位相ずれの無い繰り返し信号の再生を
可能とすることによりスプリアスを抑圧することができ
るディジタルＲＦメモリ装置を提供することを目的とす
る。 【解決手段】手段１１でＲＦ信号をディジタル信号（Ｄ
信号）に変換し、手段１２でＤ信号の記憶／再生を行
い、再生Ｄ信号を手段１３でアナログ信号に変換するデ
ィジタルＲＦメモリ装置であって、手段１４で、Ｄ信号
を手段１２の任意区間のアドレスＡ0 〜Ａn の記憶領域
に記憶する制御と、Ｄ信号記憶先頭から複数個のアドレ
スＡ0 〜Ａ0+n の記憶領域のＤ信号振幅値を検出し、検
出振幅値と一致する振幅値のＤ信号の記憶領域のアドレ
スＡL を検出し、先頭アドレスＡ0 から検索アドレスＡ
L 間のアドレスを再生アドレスＡ0 〜ＡL として記憶し
ておき、再生アドレスＡ0 〜ＡL の記憶領域に記憶され
たＤ信号を読み出す制御を行うように構成する。
可能とすることによりスプリアスを抑圧することができ
るディジタルＲＦメモリ装置を提供することを目的とす
る。 【解決手段】手段１１でＲＦ信号をディジタル信号（Ｄ
信号）に変換し、手段１２でＤ信号の記憶／再生を行
い、再生Ｄ信号を手段１３でアナログ信号に変換するデ
ィジタルＲＦメモリ装置であって、手段１４で、Ｄ信号
を手段１２の任意区間のアドレスＡ0 〜Ａn の記憶領域
に記憶する制御と、Ｄ信号記憶先頭から複数個のアドレ
スＡ0 〜Ａ0+n の記憶領域のＤ信号振幅値を検出し、検
出振幅値と一致する振幅値のＤ信号の記憶領域のアドレ
スＡL を検出し、先頭アドレスＡ0 から検索アドレスＡ
L 間のアドレスを再生アドレスＡ0 〜ＡL として記憶し
ておき、再生アドレスＡ0 〜ＡL の記憶領域に記憶され
たＤ信号を読み出す制御を行うように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はパルス変調等のかか
った広帯域のＲＦ(Radio Frequency) 信号の記憶／再生
を行うディジタルＲＦメモリ装置（ＤＲＦＭ）に関す
る。
った広帯域のＲＦ(Radio Frequency) 信号の記憶／再生
を行うディジタルＲＦメモリ装置（ＤＲＦＭ）に関す
る。
【０００２】このＤＲＦＭは、レーダーのトランスポン
ダやリピータ、ジャマー等のアナログ信号の記憶と再生
が必要となる装置、違法電波の探索や医療分野等の信号
の記憶／再生が必要となる装置に適用されるものであ
り、より精度の高い信号波形の記憶／再生が要望されて
いる。
ダやリピータ、ジャマー等のアナログ信号の記憶と再生
が必要となる装置、違法電波の探索や医療分野等の信号
の記憶／再生が必要となる装置に適用されるものであ
り、より精度の高い信号波形の記憶／再生が要望されて
いる。
【０００３】
【従来の技術】ＤＲＦＭは、パルス変調等のかかった複
雑な信号波形の記憶／再生が可能であり、瞬時の信号波
形の記憶と、所望時間に所望の信号波形を再生できるよ
うになっている。
雑な信号波形の記憶／再生が可能であり、瞬時の信号波
形の記憶と、所望時間に所望の信号波形を再生できるよ
うになっている。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のＤＲＦＭにおいては、図１８に示すように、記憶信
号波形１，２の繰り返し再生を行い、再生信号波形３を
得た場合に、符号４で示すように波形のつなぎ目に位相
ずれが生じ、スプリアス増大の要因となる問題があっ
た。
来のＤＲＦＭにおいては、図１８に示すように、記憶信
号波形１，２の繰り返し再生を行い、再生信号波形３を
得た場合に、符号４で示すように波形のつなぎ目に位相
ずれが生じ、スプリアス増大の要因となる問題があっ
た。
【０００５】本発明は、このような点に鑑みてなされた
ものであり、位相ずれの無い繰り返し信号の再生を可能
とすることによりスプリアスを抑圧することができるデ
ィジタルＲＦメモリ装置を提供することを目的としてい
る。
ものであり、位相ずれの無い繰り返し信号の再生を可能
とすることによりスプリアスを抑圧することができるデ
ィジタルＲＦメモリ装置を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】図１に本発明の原理図を
示す。図中、１１はＡ／Ｄ変換手段であり、ＲＦ信号を
ディジタル信号に変換するものである。１２はメモリ手
段であり、ディジタル信号の記憶／再生を行うものであ
る。
示す。図中、１１はＡ／Ｄ変換手段であり、ＲＦ信号を
ディジタル信号に変換するものである。１２はメモリ手
段であり、ディジタル信号の記憶／再生を行うものであ
る。
【０００７】１４はメモリ制御手段であり、ディジタル
信号をメモリ手段１２の任意区間のアドレスＡ0 〜Ａn
の記憶領域に記憶する制御と、ディジタル信号が記憶さ
れた先頭から複数個のアドレスＡ0 〜Ａ0+n の記憶領域
に記憶された複数の基準となる振幅値を検出し、この検
出された複数の基準振幅値と一致する複数の振幅値の先
頭の振幅値が記憶された記憶領域のアドレスＡL を検出
し、先頭アドレスＡ0から検出アドレスＡL 間のアドレ
スを再生アドレスＡ0 〜ＡL として記憶し、該再生アド
レスＡ0 〜ＡL の記憶領域に記憶されたディジタル信号
を読み出す制御を行うものである。
信号をメモリ手段１２の任意区間のアドレスＡ0 〜Ａn
の記憶領域に記憶する制御と、ディジタル信号が記憶さ
れた先頭から複数個のアドレスＡ0 〜Ａ0+n の記憶領域
に記憶された複数の基準となる振幅値を検出し、この検
出された複数の基準振幅値と一致する複数の振幅値の先
頭の振幅値が記憶された記憶領域のアドレスＡL を検出
し、先頭アドレスＡ0から検出アドレスＡL 間のアドレ
スを再生アドレスＡ0 〜ＡL として記憶し、該再生アド
レスＡ0 〜ＡL の記憶領域に記憶されたディジタル信号
を読み出す制御を行うものである。
【０００８】１３はＤ／Ａ変換手段であり、メモリ手段
１２から読み出されたディジタル信号をアナログ信号に
変換するものである。
１２から読み出されたディジタル信号をアナログ信号に
変換するものである。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態によるＤＲＦＭのブロック構成図である。
施の形態について説明する。図２は本発明の第１実施形
態によるＤＲＦＭのブロック構成図である。
【００１０】図２において、符号１１はＡ／Ｄ変換部、
１２はメモリ部、１３はＤ／Ａ変換部、１４はメモリ制
御部である。Ａ／Ｄ変換部１１は、入力されるアナログ
のＲＦ信号をディジタル信号に変換してメモリ部１２へ
出力するものである。
１２はメモリ部、１３はＤ／Ａ変換部、１４はメモリ制
御部である。Ａ／Ｄ変換部１１は、入力されるアナログ
のＲＦ信号をディジタル信号に変換してメモリ部１２へ
出力するものである。
【００１１】メモリ部１２は、Ａ／Ｄ変換部１１から出
力されるディジタル信号の記憶／再生を行うものであ
る。メモリ制御部１４は、メモリ部１２へのディジタル
信号の記憶／再生の制御を行うものである。記憶制御
は、ディジタル信号を所定周期分、メモリ部１２の図３
に示すアドレスＡ0 〜Ａn の記憶領域に記憶するように
制御するものである。但し、図３にはディジタル信号を
変換前のアナログ信号波形で示した。
力されるディジタル信号の記憶／再生を行うものであ
る。メモリ制御部１４は、メモリ部１２へのディジタル
信号の記憶／再生の制御を行うものである。記憶制御
は、ディジタル信号を所定周期分、メモリ部１２の図３
に示すアドレスＡ0 〜Ａn の記憶領域に記憶するように
制御するものである。但し、図３にはディジタル信号を
変換前のアナログ信号波形で示した。
【００１２】再生制御は、まず、ディジタル信号が記憶
された先頭から複数個のアドレスＡ 0 〜Ａ0+n の記憶領
域に記憶されたディジタル信号の各々の振幅値（複数の
基準振幅値）を検出し、複数の基準振幅値と一致（同配
列で且つ同値）する複数の振幅値をアドレスの記憶領域
を順番に検索することによって検出する。
された先頭から複数個のアドレスＡ 0 〜Ａ0+n の記憶領
域に記憶されたディジタル信号の各々の振幅値（複数の
基準振幅値）を検出し、複数の基準振幅値と一致（同配
列で且つ同値）する複数の振幅値をアドレスの記憶領域
を順番に検索することによって検出する。
【００１３】複数の基準振幅値と一致する複数の振幅値
が検出された場合、その検出された複数の振幅値の先頭
の振幅値が記憶されたメモリ部１２の記憶領域のアドレ
スＡ L を検出し、先頭アドレスＡ0 〜検索アドレスＡL
間のアドレスを、再生アドレスＡ0 〜ＡL として再生ア
ドレス記憶部１９に記憶しておき、メモリ部１２からの
読み出し時に、その再生アドレスＡ0 〜ＡL に対応する
アドレスの記憶領域に記憶されたディジタル信号が読み
だされるように制御する。
が検出された場合、その検出された複数の振幅値の先頭
の振幅値が記憶されたメモリ部１２の記憶領域のアドレ
スＡ L を検出し、先頭アドレスＡ0 〜検索アドレスＡL
間のアドレスを、再生アドレスＡ0 〜ＡL として再生ア
ドレス記憶部１９に記憶しておき、メモリ部１２からの
読み出し時に、その再生アドレスＡ0 〜ＡL に対応する
アドレスの記憶領域に記憶されたディジタル信号が読み
だされるように制御する。
【００１４】先頭アドレスＡ0 の振幅値と検索アドレス
ＡL の振幅値とは同値なので、１回の再生制御で１周期
分の信号波形が読みだされるようになる。Ｄ／Ａ変換部
１３は、メモリ部１２から出力されるディジタル信号を
アナログ信号に変換して出力するものである。この出力
されるアナログ信号が再生されたＲＦ信号となる。
ＡL の振幅値とは同値なので、１回の再生制御で１周期
分の信号波形が読みだされるようになる。Ｄ／Ａ変換部
１３は、メモリ部１２から出力されるディジタル信号を
アナログ信号に変換して出力するものである。この出力
されるアナログ信号が再生されたＲＦ信号となる。
【００１５】このような構成において、メモリ部１２に
記憶された信号波形が例えば３回連続して再生される場
合、メモリ制御部１４の制御によって、図４に符号１
５，１６，１７で示すように、再生アドレスＡ0 〜ＡL
の信号波形が連続３回メモリ部１２から読みだされ、こ
の読みだされたディジタル信号がＤ／Ａ変換部１３で変
換されることによって符号１８で示すつなぎ目に位相ず
れのない信号波形が得られることになる。
記憶された信号波形が例えば３回連続して再生される場
合、メモリ制御部１４の制御によって、図４に符号１
５，１６，１７で示すように、再生アドレスＡ0 〜ＡL
の信号波形が連続３回メモリ部１２から読みだされ、こ
の読みだされたディジタル信号がＤ／Ａ変換部１３で変
換されることによって符号１８で示すつなぎ目に位相ず
れのない信号波形が得られることになる。
【００１６】上述した第１実施形態によれば、メモリ部
１２に記憶したディジタルの信号波形を再生する場合
に、メモリ部１２から読みだされる信号波形の１周期の
先頭位置の振幅値と後尾位置の振幅値とが同値なので、
再生を連続複数回行って連続する再生信号波形を得た場
合に、従来のように信号波形のつなぎ目に位相ずれが生
じることがなくなる。即ち、位相ずれの無い繰り返し信
号の再生を可能とすることによりスプリアスを抑圧する
ことができる。
１２に記憶したディジタルの信号波形を再生する場合
に、メモリ部１２から読みだされる信号波形の１周期の
先頭位置の振幅値と後尾位置の振幅値とが同値なので、
再生を連続複数回行って連続する再生信号波形を得た場
合に、従来のように信号波形のつなぎ目に位相ずれが生
じることがなくなる。即ち、位相ずれの無い繰り返し信
号の再生を可能とすることによりスプリアスを抑圧する
ことができる。
【００１７】次に、第２実施形態を図５を参照して説明
する。但し、図５に示す第２実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
する。但し、図５に示す第２実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
【００１８】図５において、２０は一致回数設定部、２
１はメモリ制御部１４に設けた一致回数カウント部であ
る。一致回数設定部２０は、第１実施形態で説明した複
数の基準振幅値と一致する複数の振幅値の箇所をメモリ
制御部１４に何箇所検出させるかを設定するものであ
る。
１はメモリ制御部１４に設けた一致回数カウント部であ
る。一致回数設定部２０は、第１実施形態で説明した複
数の基準振幅値と一致する複数の振幅値の箇所をメモリ
制御部１４に何箇所検出させるかを設定するものであ
る。
【００１９】一致回数カウント部２１は、メモリ制御部
１４が複数の基準振幅値と一致する複数の振幅値の箇所
を、一致回数設定部２０に設定された回数検出するまで
カウントし、設定回数検出した時点で検出動作を停止さ
せるものである。
１４が複数の基準振幅値と一致する複数の振幅値の箇所
を、一致回数設定部２０に設定された回数検出するまで
カウントし、設定回数検出した時点で検出動作を停止さ
せるものである。
【００２０】このような構成において、一致回数設定部
２０に検出回数が３回と設定されているとする。再生制
御は、まず、メモリ制御部１４が、複数の基準振幅値を
検出し、複数の基準振幅値と一致する複数の振幅値の箇
所を３箇所検出する。
２０に検出回数が３回と設定されているとする。再生制
御は、まず、メモリ制御部１４が、複数の基準振幅値を
検出し、複数の基準振幅値と一致する複数の振幅値の箇
所を３箇所検出する。
【００２１】この際、複数の基準振幅値と一致する複数
の振幅値の先頭振幅値が記憶された記憶領域の第１検出
アドレスＡL1が検出されると、再生アドレス記憶部１９
に先頭アドレスＡ0 〜第１検出アドレスＡL1間の第１再
生アドレスＡ0 〜ＡL1が記憶される。
の振幅値の先頭振幅値が記憶された記憶領域の第１検出
アドレスＡL1が検出されると、再生アドレス記憶部１９
に先頭アドレスＡ0 〜第１検出アドレスＡL1間の第１再
生アドレスＡ0 〜ＡL1が記憶される。
【００２２】次に、第１検出アドレスＡL1以降の、複数
の基準振幅値と一致する複数の振幅値の先頭振幅値が記
憶された記憶領域の第２検出アドレスＡL2が検出される
と、再生アドレス記憶部１９に第１検索アドレスＡL1〜
第２検索アドレスＡL2間の第２再生アドレスＡL1〜ＡL2
が記憶される。
の基準振幅値と一致する複数の振幅値の先頭振幅値が記
憶された記憶領域の第２検出アドレスＡL2が検出される
と、再生アドレス記憶部１９に第１検索アドレスＡL1〜
第２検索アドレスＡL2間の第２再生アドレスＡL1〜ＡL2
が記憶される。
【００２３】そして、第２検出アドレスＡL2以降の、複
数の基準振幅値と一致する複数の振幅値の先頭振幅値が
記憶された記憶領域の第３検出アドレスＡL3が検出され
ると、再生アドレス記憶部１９に第２検索アドレスＡL2
〜第３検索アドレスＡL3間の第３再生アドレスＡL2〜Ａ
L3が記憶される。
数の基準振幅値と一致する複数の振幅値の先頭振幅値が
記憶された記憶領域の第３検出アドレスＡL3が検出され
ると、再生アドレス記憶部１９に第２検索アドレスＡL2
〜第３検索アドレスＡL3間の第３再生アドレスＡL2〜Ａ
L3が記憶される。
【００２４】ここで、再生アドレス記憶部１９に記憶さ
れた第１〜第３再生アドレスＡ0 〜ＡL1，ＡL1〜ＡL2，
ＡL2〜ＡL3に対応する各々の１周期分の信号波形の両側
の振幅値は何れも同値となっている。
れた第１〜第３再生アドレスＡ0 〜ＡL1，ＡL1〜ＡL2，
ＡL2〜ＡL3に対応する各々の１周期分の信号波形の両側
の振幅値は何れも同値となっている。
【００２５】従って、何れの再生アドレスＡ0 〜ＡL1，
ＡL1〜ＡL2，ＡL2〜ＡL3に対応するメモリ部１２のアド
レスの記憶領域に記憶されたディジタル信号を読み出
し、つなぎ合わせたとしても、つなぎ目に位相ずれのな
い信号波形が得られることになる。
ＡL1〜ＡL2，ＡL2〜ＡL3に対応するメモリ部１２のアド
レスの記憶領域に記憶されたディジタル信号を読み出
し、つなぎ合わせたとしても、つなぎ目に位相ずれのな
い信号波形が得られることになる。
【００２６】以上説明した第２実施形態によれば、第１
実施形態と同様な効果が得られる他、各々波形が異なる
複数の信号を任意に再生してつなぎ目に位相ずれのない
連続した信号を得ることができる。また、同一振幅値間
の信号波形を１区間の再生波形とするので、入力ＲＦ信
号が変調信号であってもつなぎ目に位相ずれのない連続
した信号を得ることができる。
実施形態と同様な効果が得られる他、各々波形が異なる
複数の信号を任意に再生してつなぎ目に位相ずれのない
連続した信号を得ることができる。また、同一振幅値間
の信号波形を１区間の再生波形とするので、入力ＲＦ信
号が変調信号であってもつなぎ目に位相ずれのない連続
した信号を得ることができる。
【００２７】次に、第３実施形態を図６を参照して説明
する。但し、図６に示す第３実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
する。但し、図６に示す第３実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
【００２８】図６において、２３はメモリ領域設定スイ
ッチである。このメモリ領域設定スイッチ２３は、メモ
リ制御部１４の制御によって書き込まれるメモリ部１２
へのディジタル信号のメモリ領域を設定するものであ
る。
ッチである。このメモリ領域設定スイッチ２３は、メモ
リ制御部１４の制御によって書き込まれるメモリ部１２
へのディジタル信号のメモリ領域を設定するものであ
る。
【００２９】メモリ領域の設定は、メモリ部１２のアド
レスの指定によって行われるものであり、予め判明して
いる入力ＲＦ信号の周波数からメモリ部１２にＲＦ信号
を何周期分記憶させるかを求め、この求めた周期分のＲ
Ｆ信号が記憶できるメモリ量が設定されるものである。
レスの指定によって行われるものであり、予め判明して
いる入力ＲＦ信号の周波数からメモリ部１２にＲＦ信号
を何周期分記憶させるかを求め、この求めた周期分のＲ
Ｆ信号が記憶できるメモリ量が設定されるものである。
【００３０】また、メモリ制御部１４は、メモリ領域設
定スイッチ２３で設定されたアドレスＡ0 〜Ａm 間にデ
ィジタル信号を順次書き込む制御を行い、その書き込み
時に先頭から複数個のアドレスＡ0 〜Ａ0+n の記憶領域
に記憶されたディジタル信号の各々の振幅値（複数の基
準振幅値）を検出し、また後尾設定アドレスＡm にディ
ジタル信号が書き込まれた以降、複数の基準振幅値と一
致する複数の振幅値が記憶されるまで書き込み制御を行
い、その複数の振幅値が書き込まれた時点で、その複数
の振幅値の先頭の振幅値が記憶された記憶領域のアドレ
スＡL を検出し、先頭アドレスＡ0 〜検索アドレスＡL
間のアドレスを、再生アドレスＡ0 〜Ａ L として再生ア
ドレス記憶部１９に記憶し、メモリ部１２からの読み出
し時に、その再生アドレスＡ0 〜ＡL に対応するアドレ
スの記憶領域に記憶されたディジタル信号が読みだされ
るように制御する。
定スイッチ２３で設定されたアドレスＡ0 〜Ａm 間にデ
ィジタル信号を順次書き込む制御を行い、その書き込み
時に先頭から複数個のアドレスＡ0 〜Ａ0+n の記憶領域
に記憶されたディジタル信号の各々の振幅値（複数の基
準振幅値）を検出し、また後尾設定アドレスＡm にディ
ジタル信号が書き込まれた以降、複数の基準振幅値と一
致する複数の振幅値が記憶されるまで書き込み制御を行
い、その複数の振幅値が書き込まれた時点で、その複数
の振幅値の先頭の振幅値が記憶された記憶領域のアドレ
スＡL を検出し、先頭アドレスＡ0 〜検索アドレスＡL
間のアドレスを、再生アドレスＡ0 〜Ａ L として再生ア
ドレス記憶部１９に記憶し、メモリ部１２からの読み出
し時に、その再生アドレスＡ0 〜ＡL に対応するアドレ
スの記憶領域に記憶されたディジタル信号が読みだされ
るように制御する。
【００３１】このような構成によれば、任意周期分のデ
ィジタル信号の記憶動作をメモリ量を設定することによ
って行うことが可能となり、その記憶されたディジタル
信号の再生を第１実施形態同様に行うことができる。
ィジタル信号の記憶動作をメモリ量を設定することによ
って行うことが可能となり、その記憶されたディジタル
信号の再生を第１実施形態同様に行うことができる。
【００３２】従って、第３実施形態によれば、第１実施
形態と同様な効果が得られる他、各々波形が異なる複数
の信号を任意に再生してつなぎ目に位相ずれのない連続
した信号を得ることができる。また、同一振幅値間の信
号波形を１区間の再生波形とするので、入力ＲＦ信号が
変調信号であってもつなぎ目に位相ずれのない連続した
信号を得ることができる。
形態と同様な効果が得られる他、各々波形が異なる複数
の信号を任意に再生してつなぎ目に位相ずれのない連続
した信号を得ることができる。また、同一振幅値間の信
号波形を１区間の再生波形とするので、入力ＲＦ信号が
変調信号であってもつなぎ目に位相ずれのない連続した
信号を得ることができる。
【００３３】次に、第４実施形態を図７を参照して説明
する。但し、図７に示す第４実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
する。但し、図７に示す第４実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
【００３４】図７に示す第４実施形態が図２に示した第
１実施形態と異なる点は、位相レベル許容範囲設定スイ
ッチ２５を設けることによって、メモリ制御部１４が、
複数の基準振幅値と一致する複数の振幅値を検出する際
に、複数の振幅値が複数の基準振幅値と完全に一致しな
くてもほぼ一致していれば、その後、第１実施形態で説
明したと同様に、その複数の振幅値の先頭の振幅値が記
憶されたメモリ部１２の記憶領域のアドレスＡL を検出
し、先頭アドレスＡ0 〜検索アドレスＡL 間のアドレス
を、再生アドレスＡ0 〜ＡL として再生アドレス記憶部
１９に記憶しておき、メモリ部１２からの読み出し時
に、その再生アドレスＡ0 〜ＡL に対応するアドレスの
記憶領域に記憶されたディジタル信号が読みだされるよ
うに制御するようにした点にある。
１実施形態と異なる点は、位相レベル許容範囲設定スイ
ッチ２５を設けることによって、メモリ制御部１４が、
複数の基準振幅値と一致する複数の振幅値を検出する際
に、複数の振幅値が複数の基準振幅値と完全に一致しな
くてもほぼ一致していれば、その後、第１実施形態で説
明したと同様に、その複数の振幅値の先頭の振幅値が記
憶されたメモリ部１２の記憶領域のアドレスＡL を検出
し、先頭アドレスＡ0 〜検索アドレスＡL 間のアドレス
を、再生アドレスＡ0 〜ＡL として再生アドレス記憶部
１９に記憶しておき、メモリ部１２からの読み出し時
に、その再生アドレスＡ0 〜ＡL に対応するアドレスの
記憶領域に記憶されたディジタル信号が読みだされるよ
うに制御するようにした点にある。
【００３５】このような第４実施形態においても、第１
実施形態とほぼ同様な効果が得られ、その他、一致検出
まので時間を短縮することができる。次に、第５実施形
態を図８を参照して説明する。但し、図８に示す第５実
施形態において図２に示した第１実施形態の各部に対応
する部分には同一符号を付し、その説明を省略する。
実施形態とほぼ同様な効果が得られ、その他、一致検出
まので時間を短縮することができる。次に、第５実施形
態を図８を参照して説明する。但し、図８に示す第５実
施形態において図２に示した第１実施形態の各部に対応
する部分には同一符号を付し、その説明を省略する。
【００３６】図８に示す第５実施形態が図２に示した第
１実施形態と異なる点は、位相不一致許容個数設定スイ
ッチ２７を設けることによって、メモリ制御部１４が、
複数の基準振幅値と一致する複数の振幅値を検出する際
に、複数の振幅値の全てが複数の基準振幅値と一致しな
くても、何個かの振幅値が基準振幅値と一致していれ
ば、その後、第１実施形態で説明したと同様に、その複
数の振幅値の先頭の振幅値が記憶されたメモリ部１２の
記憶領域のアドレスＡL を検出し、先頭アドレスＡ0 〜
検索アドレスＡL 間のアドレスを、再生アドレスＡ0 〜
ＡL として再生アドレス記憶部１９に記憶しておき、メ
モリ部１２からの読み出し時に、その再生アドレスＡ0
〜ＡL に対応するアドレスの記憶領域に記憶されたディ
ジタル信号が読みだされるように制御するようにした点
にある。
１実施形態と異なる点は、位相不一致許容個数設定スイ
ッチ２７を設けることによって、メモリ制御部１４が、
複数の基準振幅値と一致する複数の振幅値を検出する際
に、複数の振幅値の全てが複数の基準振幅値と一致しな
くても、何個かの振幅値が基準振幅値と一致していれ
ば、その後、第１実施形態で説明したと同様に、その複
数の振幅値の先頭の振幅値が記憶されたメモリ部１２の
記憶領域のアドレスＡL を検出し、先頭アドレスＡ0 〜
検索アドレスＡL 間のアドレスを、再生アドレスＡ0 〜
ＡL として再生アドレス記憶部１９に記憶しておき、メ
モリ部１２からの読み出し時に、その再生アドレスＡ0
〜ＡL に対応するアドレスの記憶領域に記憶されたディ
ジタル信号が読みだされるように制御するようにした点
にある。
【００３７】このような第５実施形態においても、第１
実施形態とほぼ同様な効果が得られ、その他、一致検出
まので時間を短縮することができる。次に、第６実施形
態を図９を参照して説明する。但し、図９に示す第６実
施形態において図２に示した第１実施形態の各部に対応
する部分には同一符号を付し、その説明を省略する。
実施形態とほぼ同様な効果が得られ、その他、一致検出
まので時間を短縮することができる。次に、第６実施形
態を図９を参照して説明する。但し、図９に示す第６実
施形態において図２に示した第１実施形態の各部に対応
する部分には同一符号を付し、その説明を省略する。
【００３８】図９に示す第６実施形態が図２に示した第
１実施形態と異なる点は、Ａ／Ｄ変換部１１とメモリ部
１２及びメモリ制御部１４との間に、第１信号記憶制御
部２８を設け、この第１信号記憶制御部２８の出力信号
に応じてメモリ制御部１４がメモリ部１２へのディジタ
ル信号の記憶制御を行うようにした点にある。
１実施形態と異なる点は、Ａ／Ｄ変換部１１とメモリ部
１２及びメモリ制御部１４との間に、第１信号記憶制御
部２８を設け、この第１信号記憶制御部２８の出力信号
に応じてメモリ制御部１４がメモリ部１２へのディジタ
ル信号の記憶制御を行うようにした点にある。
【００３９】第１信号記憶制御部２８は、Ａ／Ｄ変換部
１１から出力されるディジタル信号を図示せぬシステム
クロック信号によって順次シフトさせ、メモリ部１２へ
出力する第１〜第ｎフリップフロップ（以降ＳＦＦとい
う）２９，３０，３１と、Ａ／Ｄ変換部１１から出力さ
れるディジタル信号をシステムクロック信号の１周期間
隔で１回のみ出力される第１〜第ｎラッチパルス信号Ｐ
１，Ｐ２，Ｐｎによって保持する第１〜第ｎフリップフ
ロップ（以降ＲＦＦという）３２，３３，３４と、第１
ＳＦＦ２９と第１ＲＦＦ３２との出力データの一致／不
一致を判定し、この判定結果をメモリ制御部１４へ出力
する第１一致／不一致判定部３５、第２ＳＦＦ３０と第
２ＲＦＦ３３との出力データの一致／不一致を判定し、
この判定結果をメモリ制御部１４へ出力する第２一致／
不一致判定部３６、…、第ｎＳＦＦ３１と第ｎＲＦＦ３
４との出力データの一致／不一致を判定し、この判定結
果をメモリ制御部１４へ出力する第ｎ一致／不一致判定
部３７とを具備して構成されている。
１１から出力されるディジタル信号を図示せぬシステム
クロック信号によって順次シフトさせ、メモリ部１２へ
出力する第１〜第ｎフリップフロップ（以降ＳＦＦとい
う）２９，３０，３１と、Ａ／Ｄ変換部１１から出力さ
れるディジタル信号をシステムクロック信号の１周期間
隔で１回のみ出力される第１〜第ｎラッチパルス信号Ｐ
１，Ｐ２，Ｐｎによって保持する第１〜第ｎフリップフ
ロップ（以降ＲＦＦという）３２，３３，３４と、第１
ＳＦＦ２９と第１ＲＦＦ３２との出力データの一致／不
一致を判定し、この判定結果をメモリ制御部１４へ出力
する第１一致／不一致判定部３５、第２ＳＦＦ３０と第
２ＲＦＦ３３との出力データの一致／不一致を判定し、
この判定結果をメモリ制御部１４へ出力する第２一致／
不一致判定部３６、…、第ｎＳＦＦ３１と第ｎＲＦＦ３
４との出力データの一致／不一致を判定し、この判定結
果をメモリ制御部１４へ出力する第ｎ一致／不一致判定
部３７とを具備して構成されている。
【００４０】Ａ／Ｄ変換部１１から出力されるディジタ
ル信号の先頭である第１振幅値が第１ＳＦＦ２９に保持
された時点で第１パルス信号Ｐ１によって第ｎＲＦＦ３
４に第１振幅値が保持され、第１振幅値が第２ＳＦＦ３
０に、第２振幅値が第１ＳＦＦ２９に保持された時点で
第２パルス信号Ｐ２によって第２ＲＦＦ３３に第２振幅
値が保持され、第１振幅値が第ｎＳＦＦ３１に、第２振
幅値が第２ＳＦＦ３０に、第ｎ振幅値が第１ＳＦＦ２９
に保持された時点で第ｎパルス信号Ｐｎによって第１Ｒ
ＦＦ３２に第ｎ振幅値が保持される。
ル信号の先頭である第１振幅値が第１ＳＦＦ２９に保持
された時点で第１パルス信号Ｐ１によって第ｎＲＦＦ３
４に第１振幅値が保持され、第１振幅値が第２ＳＦＦ３
０に、第２振幅値が第１ＳＦＦ２９に保持された時点で
第２パルス信号Ｐ２によって第２ＲＦＦ３３に第２振幅
値が保持され、第１振幅値が第ｎＳＦＦ３１に、第２振
幅値が第２ＳＦＦ３０に、第ｎ振幅値が第１ＳＦＦ２９
に保持された時点で第ｎパルス信号Ｐｎによって第１Ｒ
ＦＦ３２に第ｎ振幅値が保持される。
【００４１】第１振幅値が第ｎＳＦＦ３１に、第２振幅
値が第２ＳＦＦ３０に、第ｎ振幅値が第１ＳＦＦ２９に
保持された時点で、第ｎＲＦＦ３４に第１振幅値が、第
２ＲＦＦ３３に第２振幅値が、第１ＲＦＦ３２に第ｎ振
幅値が保持されるので、この時、全ての一致／不一致判
定部３５〜３７の判定結果が一致を示すものとなる。
値が第２ＳＦＦ３０に、第ｎ振幅値が第１ＳＦＦ２９に
保持された時点で、第ｎＲＦＦ３４に第１振幅値が、第
２ＲＦＦ３３に第２振幅値が、第１ＲＦＦ３２に第ｎ振
幅値が保持されるので、この時、全ての一致／不一致判
定部３５〜３７の判定結果が一致を示すものとなる。
【００４２】メモリ制御部１４は、立ち上げ時に、全て
の判定結果が一致を示す状態となった際に、メモリ部１
２にディジタル信号の書き込み動作を開始するように制
御し、この後、同様に全ての判定結果が一致を示す状態
となった際に書き込み動作を停止するように制御する。
の判定結果が一致を示す状態となった際に、メモリ部１
２にディジタル信号の書き込み動作を開始するように制
御し、この後、同様に全ての判定結果が一致を示す状態
となった際に書き込み動作を停止するように制御する。
【００４３】即ち、メモリ部１２に立ち上げ時に記憶さ
れたディジタル信号の連続する複数の振幅値と一致する
複数の振幅値の先頭振幅値がメモリ部１２に記憶された
時点で書き込み動作を停止するようになっている。
れたディジタル信号の連続する複数の振幅値と一致する
複数の振幅値の先頭振幅値がメモリ部１２に記憶された
時点で書き込み動作を停止するようになっている。
【００４４】そして、メモリ部１２に立ち上げ時に先頭
の振幅値が記憶された記憶領域のアドレスＡ0 と、最後
に振幅値が記憶された記憶領域のアドレスＡL との間の
アドレスを、再生アドレスＡ0 〜ＡL として再生アドレ
ス記憶部１９に記憶しておき、メモリ部１２からの読み
出し時に、その再生アドレスＡ0 〜ＡL に対応するアド
レスの記憶領域に記憶されたディジタル信号が読みださ
れるように制御する。
の振幅値が記憶された記憶領域のアドレスＡ0 と、最後
に振幅値が記憶された記憶領域のアドレスＡL との間の
アドレスを、再生アドレスＡ0 〜ＡL として再生アドレ
ス記憶部１９に記憶しておき、メモリ部１２からの読み
出し時に、その再生アドレスＡ0 〜ＡL に対応するアド
レスの記憶領域に記憶されたディジタル信号が読みださ
れるように制御する。
【００４５】このような第６実施形態においても、第１
実施形態同様な効果が得られ、その他、一致検出まので
時間を短縮することができる。次に、第７実施形態を図
１０を参照して説明する。但し、図１０に示す第７実施
形態において図２に示した第１実施形態の各部に対応す
る部分には同一符号を付し、その説明を省略する。
実施形態同様な効果が得られ、その他、一致検出まので
時間を短縮することができる。次に、第７実施形態を図
１０を参照して説明する。但し、図１０に示す第７実施
形態において図２に示した第１実施形態の各部に対応す
る部分には同一符号を付し、その説明を省略する。
【００４６】図１０に示す第７実施形態が図２に示した
第１実施形態と異なる点は、Ａ／Ｄ変換部１１とメモリ
制御部１４との間に、第２信号記憶制御部３９を設け、
この第２信号記憶制御部３９の出力信号に応じてメモリ
制御部１４がメモリ部１２へのディジタル信号の記憶制
御を行うようにした点にある。
第１実施形態と異なる点は、Ａ／Ｄ変換部１１とメモリ
制御部１４との間に、第２信号記憶制御部３９を設け、
この第２信号記憶制御部３９の出力信号に応じてメモリ
制御部１４がメモリ部１２へのディジタル信号の記憶制
御を行うようにした点にある。
【００４７】第２信号記憶制御部３９は、入力ＲＦ信号
が並列に入力され、この入力されたＲＦ信号を後述する
量で遅延する第１〜第ｎディレイライン４０，４１，４
２と、各ディレイライン４０〜４５の各々に接続され、
遅延したＲＦ信号の振幅値とリファレンス電圧Ｖ１，Ｖ
２，Ｖｎとを比較し、この比較結果をメモリ制御部１４
へ出力する比較器４３，４４，４５とを具備して構成さ
れている。
が並列に入力され、この入力されたＲＦ信号を後述する
量で遅延する第１〜第ｎディレイライン４０，４１，４
２と、各ディレイライン４０〜４５の各々に接続され、
遅延したＲＦ信号の振幅値とリファレンス電圧Ｖ１，Ｖ
２，Ｖｎとを比較し、この比較結果をメモリ制御部１４
へ出力する比較器４３，４４，４５とを具備して構成さ
れている。
【００４８】各ディレイライン４０〜４２の遅延量は、
メモリ部１２の１記憶領域に記憶される振幅値の間隔に
対応するものであり、その振幅値間隔をｄとすると第１
ディレイライン４０の遅延量はｄ、第２ディレイライン
４１の遅延量は２×ｄ、…、第ｎディレイライン４２の
遅延量はｎ×ｄとなっている。
メモリ部１２の１記憶領域に記憶される振幅値の間隔に
対応するものであり、その振幅値間隔をｄとすると第１
ディレイライン４０の遅延量はｄ、第２ディレイライン
４１の遅延量は２×ｄ、…、第ｎディレイライン４２の
遅延量はｎ×ｄとなっている。
【００４９】また、リファレンス電圧Ｖ１〜Ｖｎは、入
力されるＲＦ信号の任意波形部分の連続する振幅値と同
じ値が設定される。立ち上げ時に、各リファレンス電圧
Ｖ１〜Ｖｎと同値のＲＦ信号の振幅値が、各ディレイラ
イン４０〜４２から出力されると、全ての比較器４３〜
４５の比較結果が一致を示すものとなり、この時、メモ
リ制御部１４が、メモリ部１２にディジタル信号の書き
込み動作を開始するように制御し、この後、同様に全て
の比較結果が一致を示す状態となった際に書き込み動作
を停止するように制御する。
力されるＲＦ信号の任意波形部分の連続する振幅値と同
じ値が設定される。立ち上げ時に、各リファレンス電圧
Ｖ１〜Ｖｎと同値のＲＦ信号の振幅値が、各ディレイラ
イン４０〜４２から出力されると、全ての比較器４３〜
４５の比較結果が一致を示すものとなり、この時、メモ
リ制御部１４が、メモリ部１２にディジタル信号の書き
込み動作を開始するように制御し、この後、同様に全て
の比較結果が一致を示す状態となった際に書き込み動作
を停止するように制御する。
【００５０】即ち、メモリ部１２に立ち上げ時に記憶さ
れたディジタル信号の連続する複数の振幅値と一致する
複数の振幅値の先頭振幅値がメモリ部１２に記憶された
時点で書き込み動作を停止するようになっている。
れたディジタル信号の連続する複数の振幅値と一致する
複数の振幅値の先頭振幅値がメモリ部１２に記憶された
時点で書き込み動作を停止するようになっている。
【００５１】そして、メモリ部１２に立ち上げ時に先頭
の振幅値が記憶された記憶領域のアドレスＡ0 と、最後
に振幅値が記憶された記憶領域のアドレスＡL との間の
アドレスを、再生アドレスＡ0 〜ＡL として再生アドレ
ス記憶部１９に記憶しておき、メモリ部１２からの読み
出し時に、その再生アドレスＡ0 〜ＡL に対応するアド
レスの記憶領域に記憶されたディジタル信号が読みださ
れるように制御する。
の振幅値が記憶された記憶領域のアドレスＡ0 と、最後
に振幅値が記憶された記憶領域のアドレスＡL との間の
アドレスを、再生アドレスＡ0 〜ＡL として再生アドレ
ス記憶部１９に記憶しておき、メモリ部１２からの読み
出し時に、その再生アドレスＡ0 〜ＡL に対応するアド
レスの記憶領域に記憶されたディジタル信号が読みださ
れるように制御する。
【００５２】このような第７実施形態においても、第１
実施形態同様な効果が得られ、その他、一致検出まので
時間を短縮することができる。次に、第８実施形態を図
１１を参照して説明する。但し、図１１に示す第８実施
形態において図２に示した第１実施形態の各部に対応す
る部分には同一符号を付し、その説明を省略する。
実施形態同様な効果が得られ、その他、一致検出まので
時間を短縮することができる。次に、第８実施形態を図
１１を参照して説明する。但し、図１１に示す第８実施
形態において図２に示した第１実施形態の各部に対応す
る部分には同一符号を付し、その説明を省略する。
【００５３】図１１に示す第８実施形態が図２に示した
第１実施形態と異なる点は、Ａ／Ｄ変換部１１とメモリ
部１２及びメモリ制御部１４との間に、第３信号記憶制
御部４７を設け、この第３信号記憶制御部４７の出力信
号に応じてメモリ制御部１４がメモリ部１２へのディジ
タル信号の記憶制御を行うようにした点にある。
第１実施形態と異なる点は、Ａ／Ｄ変換部１１とメモリ
部１２及びメモリ制御部１４との間に、第３信号記憶制
御部４７を設け、この第３信号記憶制御部４７の出力信
号に応じてメモリ制御部１４がメモリ部１２へのディジ
タル信号の記憶制御を行うようにした点にある。
【００５４】第３信号記憶制御部４７は、Ａ／Ｄ変換部
１１から出力されるディジタル信号を図示せぬシステム
クロック信号によって順次シフトさせ、メモリ部１２へ
出力する第１〜第ｎフリップフロップ（ＦＦ）４８，４
９，５０と、この各ＦＦ４８〜５０の保持された振幅値
と、ＲＦ信号の任意波形部分の連続する振幅値に対応す
るデータであるリファレンス振幅値Ｄ１，Ｄ２，Ｄｎと
一致／不一致を判定するｎ個の一致／不一致判定部５
１，５２，５３とを具備して構成されている。
１１から出力されるディジタル信号を図示せぬシステム
クロック信号によって順次シフトさせ、メモリ部１２へ
出力する第１〜第ｎフリップフロップ（ＦＦ）４８，４
９，５０と、この各ＦＦ４８〜５０の保持された振幅値
と、ＲＦ信号の任意波形部分の連続する振幅値に対応す
るデータであるリファレンス振幅値Ｄ１，Ｄ２，Ｄｎと
一致／不一致を判定するｎ個の一致／不一致判定部５
１，５２，５３とを具備して構成されている。
【００５５】立ち上げ時に、各リファレンス振幅値Ｄ１
〜Ｄｎと同値の振幅値が、各ＦＦ４８〜５０に逆シフト
順に保持され、これによって全ての一致／不一致判定部
５１〜５３の比較結果が一致を示すものとなると、この
時、メモリ制御部１４が、メモリ部１２にディジタル信
号の書き込み動作を開始するように制御し、この後、同
様に全ての判定結果が一致を示す状態となった際に書き
込み動作を停止するように制御する。
〜Ｄｎと同値の振幅値が、各ＦＦ４８〜５０に逆シフト
順に保持され、これによって全ての一致／不一致判定部
５１〜５３の比較結果が一致を示すものとなると、この
時、メモリ制御部１４が、メモリ部１２にディジタル信
号の書き込み動作を開始するように制御し、この後、同
様に全ての判定結果が一致を示す状態となった際に書き
込み動作を停止するように制御する。
【００５６】即ち、メモリ部１２に立ち上げ時に記憶さ
れたディジタル信号の連続する複数の振幅値と一致する
複数の振幅値の先頭振幅値がメモリ部１２に記憶された
時点で書き込み動作を停止するようになっている。
れたディジタル信号の連続する複数の振幅値と一致する
複数の振幅値の先頭振幅値がメモリ部１２に記憶された
時点で書き込み動作を停止するようになっている。
【００５７】そして、メモリ部１２に立ち上げ時に先頭
の振幅値が記憶された記憶領域のアドレスＡ0 と、最後
に振幅値が記憶された記憶領域のアドレスＡL との間の
アドレスを、再生アドレスＡ0 〜ＡL として再生アドレ
ス記憶部１９に記憶しておき、メモリ部１２からの読み
出し時に、その再生アドレスＡ0 〜ＡL に対応するアド
レスの記憶領域に記憶されたディジタル信号が読みださ
れるように制御する。
の振幅値が記憶された記憶領域のアドレスＡ0 と、最後
に振幅値が記憶された記憶領域のアドレスＡL との間の
アドレスを、再生アドレスＡ0 〜ＡL として再生アドレ
ス記憶部１９に記憶しておき、メモリ部１２からの読み
出し時に、その再生アドレスＡ0 〜ＡL に対応するアド
レスの記憶領域に記憶されたディジタル信号が読みださ
れるように制御する。
【００５８】このような第８実施形態においても、第１
実施形態同様な効果が得られ、その他、一致検出まので
時間を短縮することができる。次に、第９実施形態を図
１２を参照して説明する。但し、図１２に示す第９実施
形態において図２に示した第１実施形態の各部に対応す
る部分には同一符号を付し、その説明を省略する。
実施形態同様な効果が得られ、その他、一致検出まので
時間を短縮することができる。次に、第９実施形態を図
１２を参照して説明する。但し、図１２に示す第９実施
形態において図２に示した第１実施形態の各部に対応す
る部分には同一符号を付し、その説明を省略する。
【００５９】図１２に示す第９実施形態が図２に示した
第１実施形態と異なる点は、メモリ部１２とＤ／Ａ変換
部１３間に信号処理部５５を接続した点にある。信号処
理部５５は、メモリ部１２から読みだされたディジタル
信号による信号曲線の関数を、最小２乗法等による解析
を行って求め、この求められた曲線関数に対応するディ
ジタル信号を連続して出力するものである。
第１実施形態と異なる点は、メモリ部１２とＤ／Ａ変換
部１３間に信号処理部５５を接続した点にある。信号処
理部５５は、メモリ部１２から読みだされたディジタル
信号による信号曲線の関数を、最小２乗法等による解析
を行って求め、この求められた曲線関数に対応するディ
ジタル信号を連続して出力するものである。
【００６０】従って、メモリ制御部１４は第１実施形態
で説明したように再生アドレスＡn〜ＡL 間のディジタ
ル信号をメモリ部１２から読み出す必要はなく、任意ア
ドレス間のディジタル信号を読みだせばよい。
で説明したように再生アドレスＡn〜ＡL 間のディジタ
ル信号をメモリ部１２から読み出す必要はなく、任意ア
ドレス間のディジタル信号を読みだせばよい。
【００６１】このような第９実施形態においても、第１
実施形態同様な効果が得られ、その他、パルス変調など
の信号にも対応可能な高精度な位相補正を行った信号の
繰り返し再生を行うことができる。
実施形態同様な効果が得られ、その他、パルス変調など
の信号にも対応可能な高精度な位相補正を行った信号の
繰り返し再生を行うことができる。
【００６２】次に、第１０実施形態を図１３を参照して
説明する。但し、図１３に示す第１０実施形態において
図２に示した第１実施形態の各部に対応する部分には同
一符号を付し、その説明を省略する。
説明する。但し、図１３に示す第１０実施形態において
図２に示した第１実施形態の各部に対応する部分には同
一符号を付し、その説明を省略する。
【００６３】図１３において、５７はディレイライン、
５８，５９はミキサ、６０は周波数分析器、６１はＬＯ
制御器（ローカル信号制御器）である。周波数分析器６
０は、入力ＲＦ信号の周波数を検出し、Ａ／Ｄ変換部１
１で変換されるＲＦ信号のＳ／Ｎ比が向上するように、
Ａ／Ｄ変換部１１に入力されるＲＦ信号の周波数をミキ
サ５８で変換するためのローカル信号をＬＯ制御器６１
から出力するように制御する。また、ミキサ５８で変換
されたＲＦ信号の周波数をミキサ５９で元に戻すローカ
ル信号をＬＯ制御器６１から出力するように制御する。
５８，５９はミキサ、６０は周波数分析器、６１はＬＯ
制御器（ローカル信号制御器）である。周波数分析器６
０は、入力ＲＦ信号の周波数を検出し、Ａ／Ｄ変換部１
１で変換されるＲＦ信号のＳ／Ｎ比が向上するように、
Ａ／Ｄ変換部１１に入力されるＲＦ信号の周波数をミキ
サ５８で変換するためのローカル信号をＬＯ制御器６１
から出力するように制御する。また、ミキサ５８で変換
されたＲＦ信号の周波数をミキサ５９で元に戻すローカ
ル信号をＬＯ制御器６１から出力するように制御する。
【００６４】ディレイライン５７は、周波数分析器６０
がＲＦ信号の周波数を検出し、この検出結果に応じたロ
ーカル信号がミキサ５８に供給されるタイミングと同タ
イミングで分析されるＲＦ信号がミキサ５８に供給され
るように、ＲＦ信号を遅延させるものである。
がＲＦ信号の周波数を検出し、この検出結果に応じたロ
ーカル信号がミキサ５８に供給されるタイミングと同タ
イミングで分析されるＲＦ信号がミキサ５８に供給され
るように、ＲＦ信号を遅延させるものである。
【００６５】このような第１０実施形態においても、第
１実施形態同様な効果が得られる他、Ａ／Ｄ変換部１１
への入力ＲＦ信号をサンプリング周波数に対して十分小
さくしてＳ／Ｎ比が良くなるようにするので、スプリア
スの抑圧が可能となり、また、ディジタル構成部分の規
模の縮小が可能となる。
１実施形態同様な効果が得られる他、Ａ／Ｄ変換部１１
への入力ＲＦ信号をサンプリング周波数に対して十分小
さくしてＳ／Ｎ比が良くなるようにするので、スプリア
スの抑圧が可能となり、また、ディジタル構成部分の規
模の縮小が可能となる。
【００６６】次に、第１１実施形態を図１４を参照して
説明する。但し、図１４に示す第１１実施形態において
図２に示した第１実施形態の各部に対応する部分には同
一符号を付し、その説明を省略する。
説明する。但し、図１４に示す第１１実施形態において
図２に示した第１実施形態の各部に対応する部分には同
一符号を付し、その説明を省略する。
【００６７】図１４において、６３，６９はミキサ、６
４はディレイライン、６５は高速Ａ／Ｄ変換器、６６は
低速高精度Ａ／Ｄ変換器、６７は高速Ｄ／Ａ変換器、６
８は低速高精度Ｄ／Ａ変換器、７０は周波数分析器、６
１はＬＯ制御器（ローカル信号制御器）である。
４はディレイライン、６５は高速Ａ／Ｄ変換器、６６は
低速高精度Ａ／Ｄ変換器、６７は高速Ｄ／Ａ変換器、６
８は低速高精度Ｄ／Ａ変換器、７０は周波数分析器、６
１はＬＯ制御器（ローカル信号制御器）である。
【００６８】ミキサ６３は、入力ＲＦ信号を固定ローカ
ル信号ＬＯ１によって所定周波数に変換する。ミキサ６
９は、ミキサ６３で変換されたＲＦ信号の周波数を固定
ローカル信号ＬＯ２で元に戻すように変換する。
ル信号ＬＯ１によって所定周波数に変換する。ミキサ６
９は、ミキサ６３で変換されたＲＦ信号の周波数を固定
ローカル信号ＬＯ２で元に戻すように変換する。
【００６９】周波数分析器７０は、入力ＲＦ信号の周波
数が高周波か低周波かを検出し、高周波の場合にＡ／Ｄ
制御部７１が高速Ａ／Ｄ変換器６５と高速Ｄ／Ａ変換器
６７とを作動させる制御を行うように指示し、低周波の
場合に低速高精度Ａ／Ｄ変換器６６と低速高精度Ｄ／Ａ
変換器とを作動させる制御を行うように指示する。
数が高周波か低周波かを検出し、高周波の場合にＡ／Ｄ
制御部７１が高速Ａ／Ｄ変換器６５と高速Ｄ／Ａ変換器
６７とを作動させる制御を行うように指示し、低周波の
場合に低速高精度Ａ／Ｄ変換器６６と低速高精度Ｄ／Ａ
変換器とを作動させる制御を行うように指示する。
【００７０】ディレイライン６４は、周波数分析器７０
がＲＦ信号の周波数を検出し、先の指示によってＡ／Ｄ
制御部７１が動作制御を行うタイミングの後にＲＦ信号
が高速Ａ／Ｄ変換器６５又は低速高精度Ａ／Ｄ変換器６
６に供給されるように、ＲＦ信号を遅延させるものであ
る。
がＲＦ信号の周波数を検出し、先の指示によってＡ／Ｄ
制御部７１が動作制御を行うタイミングの後にＲＦ信号
が高速Ａ／Ｄ変換器６５又は低速高精度Ａ／Ｄ変換器６
６に供給されるように、ＲＦ信号を遅延させるものであ
る。
【００７１】このような第１１実施形態においても、第
１実施形態同様な効果が得られる他、ＲＦ信号が高周波
の場合に高速Ａ／Ｄ変換器６５を用い、低周波の場合に
低速高精度Ａ／Ｄ変換器６６を用いることによって、よ
り広帯域の信号に対応でき、また低周波の信号に対して
は、より高精度の信号の記憶／再生が可能となる。
１実施形態同様な効果が得られる他、ＲＦ信号が高周波
の場合に高速Ａ／Ｄ変換器６５を用い、低周波の場合に
低速高精度Ａ／Ｄ変換器６６を用いることによって、よ
り広帯域の信号に対応でき、また低周波の信号に対して
は、より高精度の信号の記憶／再生が可能となる。
【００７２】次に、第１２実施形態を図１５を参照して
説明する。但し、図１５に示す第１２実施形態において
図２に示した第１実施形態の各部に対応する部分には同
一符号を付し、その説明を省略する。
説明する。但し、図１５に示す第１２実施形態において
図２に示した第１実施形態の各部に対応する部分には同
一符号を付し、その説明を省略する。
【００７３】図１５に示す第１２実施形態は、Ａ／Ｄ変
換部１１をｎ個のＡ／Ｄ変換器７３，７４，７５を用
い、メモリ部１２をｎ個のメモリ部７６，７７，７８を
用い、Ｄ／Ａ変換部１３をｎ個のＤ／Ａ変換器７９，８
０，８１を用いて構成し、更に、各Ｄ／Ａ変換器７９，
８０，８１の出力信号をｎ：１に多重化して出力するア
ナログのマルチプレクサ（ＭＵＸ）を具備して構成され
ている。
換部１１をｎ個のＡ／Ｄ変換器７３，７４，７５を用
い、メモリ部１２をｎ個のメモリ部７６，７７，７８を
用い、Ｄ／Ａ変換部１３をｎ個のＤ／Ａ変換器７９，８
０，８１を用いて構成し、更に、各Ｄ／Ａ変換器７９，
８０，８１の出力信号をｎ：１に多重化して出力するア
ナログのマルチプレクサ（ＭＵＸ）を具備して構成され
ている。
【００７４】また、ＲＦ信号が並列に入力される各Ａ／
Ｄ変換器７３，７４，７５及びＤ／Ａ変換器７９，８
０，８１は、各々位相の異なるサンプリングクロック信
号ＣＬＫ１，ＣＬＫ２，ＣＬＫｎを有し、更に、各メモ
リ部７６，７７，７８もそのクロック信号ＣＬＫ１，Ｃ
ＬＫ２，ＣＬＫｎを有している。
Ｄ変換器７３，７４，７５及びＤ／Ａ変換器７９，８
０，８１は、各々位相の異なるサンプリングクロック信
号ＣＬＫ１，ＣＬＫ２，ＣＬＫｎを有し、更に、各メモ
リ部７６，７７，７８もそのクロック信号ＣＬＫ１，Ｃ
ＬＫ２，ＣＬＫｎを有している。
【００７５】また、この構成の場合、図１５には示して
いないがメモリ制御部１４は、単にメモリ部１２のデー
タの書き込み／読み出し制御を行うものでよい。このよ
うに各々位相の異なるクロック信号ＣＬＫで処理され、
各Ｄ／Ａ変換器７９，８０，８１から出力されるＲＦ信
号をマルチプレクサ８２で多重化することによって、第
１実施形態同様な効果が得られる他、広帯域、低スプリ
アスの信号の記憶／再生が可能となる。次に、第１３実
施形態を図１６を参照して説明する。但し、図１６に示
す第１３実施形態において図１５に示した第１２実施形
態の各部に対応する部分には同一符号を付し、その説明
を省略する。
いないがメモリ制御部１４は、単にメモリ部１２のデー
タの書き込み／読み出し制御を行うものでよい。このよ
うに各々位相の異なるクロック信号ＣＬＫで処理され、
各Ｄ／Ａ変換器７９，８０，８１から出力されるＲＦ信
号をマルチプレクサ８２で多重化することによって、第
１実施形態同様な効果が得られる他、広帯域、低スプリ
アスの信号の記憶／再生が可能となる。次に、第１３実
施形態を図１６を参照して説明する。但し、図１６に示
す第１３実施形態において図１５に示した第１２実施形
態の各部に対応する部分には同一符号を付し、その説明
を省略する。
【００７６】図１６に示す第１３実施形態が図１５に示
した第１２実施形態と異なる点は、ｎ個のＤ／Ａ変換器
７９，８０，８１を１個のＤ／Ａ変換器１３のみとし、
そのＤ／Ａ変換器１３と各メモリ部７６，７７，７８間
に、各メモリ部７６，７７，７８の出力ディジタル信号
をｎ：１に多重化するマルチプレクサ（ＭＵＸ）を具備
したことにある。
した第１２実施形態と異なる点は、ｎ個のＤ／Ａ変換器
７９，８０，８１を１個のＤ／Ａ変換器１３のみとし、
そのＤ／Ａ変換器１３と各メモリ部７６，７７，７８間
に、各メモリ部７６，７７，７８の出力ディジタル信号
をｎ：１に多重化するマルチプレクサ（ＭＵＸ）を具備
したことにある。
【００７７】但し、マルチプレクサ８４及びＤ／Ａ変換
器１３のサンプリングクロック信号ＣＬＫＸは、クロッ
ク信号ＣＬＫｎ×ｎ（このｎはメモリ部又はＡ／Ｄ変換
器の個数ｎと同値）の周波数のものが適用されている。
器１３のサンプリングクロック信号ＣＬＫＸは、クロッ
ク信号ＣＬＫｎ×ｎ（このｎはメモリ部又はＡ／Ｄ変換
器の個数ｎと同値）の周波数のものが適用されている。
【００７８】このような第１３実施形態においても第１
２実施形態同様な効果が得られる。次に、第１４実施形
態を図１７を参照して説明する。但し、図１７に示す第
１４実施形態において図２に示した第１実施形態の各部
に対応する部分には同一符号を付し、その説明を省略す
る。
２実施形態同様な効果が得られる。次に、第１４実施形
態を図１７を参照して説明する。但し、図１７に示す第
１４実施形態において図２に示した第１実施形態の各部
に対応する部分には同一符号を付し、その説明を省略す
る。
【００７９】図１７において、８６は周波数分析器、８
７，８８，８９は各々特性の異なるｎ個のバンドパスフ
ィルタであり、Ｄ／Ａ変換部１３の出力側に並列接続さ
れている。
７，８８，８９は各々特性の異なるｎ個のバンドパスフ
ィルタであり、Ｄ／Ａ変換部１３の出力側に並列接続さ
れている。
【００８０】周波数分析器８６は、入力ＲＦ信号の周波
数を検出し、Ｄ／Ａ変換部１３から出力されるＲＦ信号
のＳ／Ｎ比を向上させるように帯域制限を行うフィルタ
８７〜８９の何れかを作動させるように制御を行う。
数を検出し、Ｄ／Ａ変換部１３から出力されるＲＦ信号
のＳ／Ｎ比を向上させるように帯域制限を行うフィルタ
８７〜８９の何れかを作動させるように制御を行う。
【００８１】このような第１０実施形態においても、第
１実施形態同様な効果が得られる他、Ｄ／Ａ変換部１３
から出力されるＲＦ信号のＳ／Ｎ比が良くなるようにす
るので、よりスプリアスの抑圧が可能となる。
１実施形態同様な効果が得られる他、Ｄ／Ａ変換部１３
から出力されるＲＦ信号のＳ／Ｎ比が良くなるようにす
るので、よりスプリアスの抑圧が可能となる。
【００８２】
【発明の効果】以上説明したように、本発明のディジタ
ルＲＦメモリ装置によれば、位相ずれの無い繰り返し信
号の再生が可能となるので、スプリアスを抑圧すること
ができる効果がある。
ルＲＦメモリ装置によれば、位相ずれの無い繰り返し信
号の再生が可能となるので、スプリアスを抑圧すること
ができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施形態によるＤＲＦＭのブロッ
ク構成図である。
ク構成図である。
【図３】図２に示すメモリ部への信号波形記憶／再生制
御の説明図である。
御の説明図である。
【図４】信号波形再生制御の説明図である。
【図５】本発明の第２実施形態によるＤＲＦＭのブロッ
ク構成図である。
ク構成図である。
【図６】本発明の第３実施形態によるＤＲＦＭのブロッ
ク構成図である。
ク構成図である。
【図７】本発明の第４実施形態によるＤＲＦＭのブロッ
ク構成図である。
ク構成図である。
【図８】本発明の第５実施形態によるＤＲＦＭのブロッ
ク構成図である。
ク構成図である。
【図９】本発明の第６実施形態によるＤＲＦＭのブロッ
ク構成図である。
ク構成図である。
【図１０】本発明の第７実施形態によるＤＲＦＭのブロ
ック構成図である。
ック構成図である。
【図１１】本発明の第８実施形態によるＤＲＦＭのブロ
ック構成図である。
ック構成図である。
【図１２】本発明の第９実施形態によるＤＲＦＭのブロ
ック構成図である。
ック構成図である。
【図１３】本発明の第１０実施形態によるＤＲＦＭのブ
ロック構成図である。
ロック構成図である。
【図１４】本発明の第１１実施形態によるＤＲＦＭのブ
ロック構成図である。
ロック構成図である。
【図１５】本発明の第１２実施形態によるＤＲＦＭのブ
ロック構成図である。
ロック構成図である。
【図１６】本発明の第１３実施形態によるＤＲＦＭのブ
ロック構成図である。
ロック構成図である。
【図１７】本発明の第１４実施形態によるＤＲＦＭのブ
ロック構成図である。
ロック構成図である。
【図１８】従来例の説明図である。
１１ Ａ／Ｄ変換手段 １２ メモリ手段 １３ Ｄ／Ａ変換手段 １４ メモリ制御手段
Claims (15)
- 【請求項１】 ＲＦ信号をディジタル信号に変換するＡ
／Ｄ変換手段と、 該ディジタル信号の記憶／再生を行うメモリ手段と、 該ディジタル信号を該メモリ手段の任意区間のアドレス
Ａ0 〜Ａn の記憶領域に記憶する制御と、該ディジタル
信号が記憶された先頭から複数個のアドレスＡ 0 〜Ａ
0+n の記憶領域に記憶された複数の基準となる振幅値を
検出し、この検出された複数の基準振幅値と一致する複
数の振幅値の先頭振幅値が記憶された記憶領域のアドレ
スＡL を検出し、先頭アドレスＡ0 から検出アドレスＡ
L 間のアドレスを再生アドレスＡ0 〜ＡL として記憶
し、該再生アドレスＡ0 〜ＡL の記憶領域に記憶された
ディジタル信号を読み出す制御を行うメモリ制御手段
と、 該メモリ手段から読み出されたディジタル信号をアナロ
グ信号に変換するＤ／Ａ変換手段とを具備したことを特
徴とするディジタルＲＦメモリ装置。 - 【請求項２】 前記複数の基準振幅値と一致する複数の
振幅値の箇所を前記メモリ制御手段に何箇所検出させる
かを設定する一致回数設定手段を設け、 前記メモリ制御手段が、該複数の基準振幅値と一致する
複数の振幅値の箇所を、該一致回数設定手段の設定検出
回数だけ検出し、この各々の検出箇所の先頭振幅値が記
憶された記憶領域のアドレスＡL1〜ＡLnを検出し、該先
頭アドレスＡ0から第１の検出アドレスＡL1間のアドレ
ス、及び各検出アドレスＡL1〜ＡLn間のアドレスを各
々、再生アドレスＡ0 〜ＡL1，ＡL1〜ＡL2，ＡL2〜ＡLn
として記憶し、該各々の再生アドレスＡ0 〜ＡL1，ＡL1
〜ＡL2，ＡL2〜ＡLnの記憶領域に記憶されたディジタル
信号を読み出す制御を行うようにしたことを特徴とする
請求項１記載のディジタルＲＦメモリ装置。 - 【請求項３】 前記ＲＦ信号の任意周期分に対応する前
記ディジタル信号を記憶する前記メモリ手段の記憶領域
のアドレスＡ0 〜Ａm を設定するメモリ領域設定スイッ
チを設け、 前記メモリ制御手段が、該メモリ領域設定スイッチで設
定されたアドレスＡ0〜Ａm 間にディジタル信号を順次
記憶し、この記憶時に前記複数の基準振幅値を検出し、
後尾設定アドレスＡm にディジタル信号が記憶された以
降、該複数の基準振幅値と一致する複数の振幅値が記憶
されるまで記憶制御を行い、その複数の振幅値が書き込
まれた時点で、該複数の振幅値の先頭の振幅値が記憶さ
れた記憶領域のアドレスＡL を検出し、先頭アドレスＡ
0 から検出アドレスＡL 間のアドレスを再生アドレスＡ
0 〜ＡL として記憶し、該再生アドレスＡ0 〜ＡL の記
憶領域に記憶されたディジタル信号を読み出す制御を行
うようにしたことを特徴とする請求項１記載のディジタ
ルＲＦメモリ装置。 - 【請求項４】 前記複数の基準振幅値と一致する複数の
振幅値の先頭振幅値が記憶された記憶領域のアドレスＡ
L の検出を、該複数の振幅値が該複数の基準振幅値とほ
ぼ一致していれば前記メモリ制御手段が行うようにする
振幅値許容範囲設定スイッチを設けたことを特徴とする
請求項１記載のディジタルＲＦメモリ装置。 - 【請求項５】 前記複数の基準振幅値と一致する複数の
振幅値の先頭振幅値が記憶された記憶領域のアドレスＡ
L の検出を、該複数の振幅値の幾つかが該複数の基準振
幅値と一致していれば前記メモリ制御手段が行うように
する振幅値不一致許容個数設定スイッチを設けたことを
特徴とする請求項１記載のディジタルＲＦメモリ装置。 - 【請求項６】 前記Ａ／Ｄ変換手段と前記メモリ手段間
に、該Ａ／Ｄ変換手段から出力されるディジタル信号の
振幅値を順次シフトして保持するＮ個の第１群のデータ
保持手段を接続し、該第１群のデータ保持手段と同数で
あって、該Ａ／Ｄ変換手段から出力されるディジタル信
号の振幅値をその出力順に保持する第２群のデータ保持
手段を設け、該第２群のデータ保持手段に保持された各
々の振幅値と一致する振幅値がその保持順に該第１群の
データ保持手段の第Ｎ個目から第１個目に向かって保持
された際に、前記メモリ制御手段が該メモリ手段への振
幅値の記憶を開始し、再び該第２群のデータ保持手段に
保持された各々の振幅値と一致する振幅値がその保持順
に該第１群のデータ保持手段の第Ｎ個目から第１個目に
向かって保持された際に、該メモリ制御手段が該メモリ
手段への振幅値の記憶を停止し、該記憶開始時に振幅値
が記憶された記憶領域の先頭アドレスＡ0と、該記憶停
止時に振幅値が記憶された記憶領域のアドレスＡL を検
出し、先頭アドレスＡ0 から検出アドレスＡL 間のアド
レスを再生アドレスＡ0 〜ＡL として記憶する制御を行
うようにしたことを特徴とする請求項１記載のディジタ
ルＲＦメモリ装置。 - 【請求項７】 前記ＲＦ信号を所定間隔で遅延するＮ個
の遅延手段と、該ＲＦ信号の任意箇所の連続するＮ個の
振幅値をリファレンス電圧とし、このＮ個のリファレン
ス電圧と該Ｎ個の遅延手段の各々で遅延した各振幅値と
を比較するＮ個の比較手段とを設け、前記メモリ制御手
段が、該Ｎ個の比較手段の比較結果が全て一致を示す場
合に該メモリ手段への振幅値の記憶を開始し、再び該比
較結果が全て一致を示す場合に該メモリ手段への振幅値
の記憶を停止し、該記憶開始時に振幅値が記憶された記
憶領域の先頭アドレスＡ0 と、該記憶停止時に振幅値が
記憶された記憶領域のアドレスＡL を検出し、先頭アド
レスＡ0 から検出アドレスＡL 間のアドレスを再生アド
レスＡ0 〜ＡL として記憶する制御を行うようにしたこ
とを特徴とする請求項１記載のディジタルＲＦメモリ装
置。 - 【請求項８】 前記Ａ／Ｄ変換手段と前記メモリ手段間
に、該Ａ／Ｄ変換手段から出力されるディジタル信号の
振幅値を順次シフトして保持するＮ個の第１群のデータ
保持手段を接続し、前記ＲＦ信号の任意箇所の連続する
Ｎ個の振幅値をリファレンス振幅値とし、該Ｎ個のリフ
ァレンス振幅値と一致する振幅値が該第１群のデータ保
持手段の第Ｎ個目から第１個目に向かって保持された際
に、前記メモリ制御手段が該メモリ手段への振幅値の記
憶を開始し、再び該Ｎ個のリファレンス振幅値と一致す
る振幅値が該第１群のデータ保持手段の第Ｎ個目から第
１個目に向かって保持された際に、該メモリ制御手段が
該メモリ手段への振幅値の記憶を停止し、該記憶開始時
に振幅値が記憶された記憶領域の先頭アドレスＡ 0 と、
該記憶停止時に振幅値が記憶された記憶領域のアドレス
ＡL を検出し、先頭アドレスＡ0 から検出アドレスＡL
間のアドレスを再生アドレスＡ0 〜ＡL として記憶する
制御を行うようにしたことを特徴とする請求項１記載の
ディジタルＲＦメモリ装置。 - 【請求項９】 前記メモリ手段と前記Ｄ／Ａ変換手段間
に、該メモリ手段から読みだされたディジタル信号によ
る信号曲線の関数を求め、この求められた曲線関数の信
号に対応するディジタル信号を連続して出力する信号処
理手段を接続したことを特徴とする請求項１記載のディ
ジタルＲＦメモリ装置。 - 【請求項１０】 前記Ａ／Ｄ変換手段の入力側に接続さ
れた第１ミキサと、前記Ｄ／Ａ変換手段の出力側に接続
された第２ミキサと、該第１及び第２ミキサへローカル
信号を供給するローカル生成手段と、該第１ミキサに供
給される前記ＲＦ信号の周波数を検出し、該ＲＦ信号の
周波数が、該Ａ／Ｄ変換手段での変換時にＳ／Ｎ比が向
上する周波数に該第１ミキサ手段で変換されるように、
該ローカル生成手段から出力されるローカル信号の周波
数を制御すると共に、該第１ミキサで変換されたＲＦ信
号の周波数を該第２ミキサで元に戻す周波数のローカル
信号が該ローカル生成手段から出力されるように制御す
る周波数分析手段とを具備したことを特徴とする請求項
１記載のディジタルＲＦメモリ装置。 - 【請求項１１】 前記Ａ／Ｄ変換手段の代わりに、前記
メモリ手段の入力側に並列に接続された高速Ａ／Ｄ変換
手段及び低速高精度Ａ／Ｄ変換手段を具備し、前記Ｄ／
Ａ変換手段の代わりに、前記メモリ手段の出力側に並列
に接続された高速Ｄ／Ａ変換手段及び低速高精度Ｄ／Ａ
変換手段を具備し、該高速Ａ／Ｄ変換手段及び該低速高
精度Ａ／Ｄ変換手段に供給される前記ＲＦ信号の周波数
が高周波か低周波かを検出し、該高周波の場合に該高速
Ａ／Ｄ変換手段と該高速Ｄ／Ａ変換手段とが作動するよ
うに制御し、該低周波の場合に該低速高精度Ａ／Ｄ変換
手段と該低速高精度Ｄ／Ａ変換手段とが作動するように
制御する周波数分析手段を具備したことを特徴とする請
求項１記載のディジタルＲＦメモリ装置。 - 【請求項１２】 前記Ａ／Ｄ変換手段、前記メモリ手
段、前記Ｄ／Ａ変換手段の処理列回路を、並列に複数配
置し、該複数の処理列回路の出力信号を多重化して出力
する多重化手段を具備し、該複数の処理列回路が各々異
なるサンプリングクロック信号で作動することを特徴と
する請求項１記載のディジタルＲＦメモリ装置。 - 【請求項１３】 前記Ａ／Ｄ変換手段、前記メモリ手段
の処理列回路を、並列にｎ列配置し、該ｎ列の処理列回
路の出力信号を多重化して前記Ｄ／Ａ変換手段へ出力す
る多重化手段を具備し、該ｎ列の処理列回路が各々異な
るサンプリングクロック信号で作動し、該多重化手段及
び該Ｄ／Ａ変換手段が該サンプリングクロック信号の該
ｎ倍の周波数のサンプリングクロック信号で作動するこ
とを特徴とする請求項１記載のディジタルＲＦメモリ装
置。 - 【請求項１４】 前記メモリ制御手段が、前記処理列回
路のメモリ手段の書き込み／読み出し制御のみを行うこ
とを特徴とする請求項１２又は１３記載のディジタルＲ
Ｆメモリ装置。 - 【請求項１５】 前記Ｄ／Ａ変換手段の出力側に接続さ
れた各々特性の異なる複数のフィルタと、前記Ａ／Ｄ変
換手段に入力されるＲＦ信号の周波数を検出し、この検
出周波数のＲＦ信号が該Ｄ／Ａ変換手段から出力される
際に、出力ＲＦ信号のＳ／Ｎ比が向上するようにフィル
タリングを行う該複数のフィルタの何れかを動作制御す
る周波数分析手段とを具備したことを特徴とする請求項
１記載のディジタルＲＦメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226205A JPH0973769A (ja) | 1995-09-04 | 1995-09-04 | ディジタルｒｆメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226205A JPH0973769A (ja) | 1995-09-04 | 1995-09-04 | ディジタルｒｆメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973769A true JPH0973769A (ja) | 1997-03-18 |
Family
ID=16841546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226205A Withdrawn JPH0973769A (ja) | 1995-09-04 | 1995-09-04 | ディジタルｒｆメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032498A (ja) * | 2006-07-27 | 2008-02-14 | Denso Corp | 信号処理装置 |
-
1995
- 1995-09-04 JP JP7226205A patent/JPH0973769A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032498A (ja) * | 2006-07-27 | 2008-02-14 | Denso Corp | 信号処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040401 |