JPH0973771A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ＣＰＵによるデ−タの読出，書込みならびに番
地設定の手間を省略してＣＰＵ実行時間の短縮化がなさ
れたデ−タ記憶装置を提供するものである。 【解決手段】第１に、波形信号および接点信号のデ−タ
を得るデ−タ変換回路と、デ−タの制御を行うＣＰＵ
と、メモリと、一定周期のデ−タ書込み信号を発生する
パルス発生回路とを具備して構成したものであり、第２
に、波形信号および接点信号のデ−タを得るデ−タ変換
回路と、デ−タの制御を行うＣＰＵと、メモリと、メモ
リの番地を設定するためのカウンタを具備して構成した
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は波形信号および接点
信号を記録するためのデ−タ記憶装置に関するものであ
る。

【０００２】

【従来の技術】パワ−ドライブシステムにあるいは遠方
操作表示装置等に、一般的に用いられる波形信号および
接点信号を記録するためのデ−タ記憶装置が知られてい
る。図２は従来技術の説明のため表した構成例を示した
ものであって、１はデ−タの変換を行うデ−タ変換回
路、２はデ−タの制御を行うＣＰＵ、３はデ−タを記録
または再生するための一つもしくは複数の記録媒体であ
るメモリである。また、 101はデ−タ、 102はデ−タバ
ス、 103はアドレスバス、 104は書込み信号、 105は読
込信号である。

【０００３】この種の構成のデ−タ記憶装置の動作を説
明すると、つぎの如くである。すなわち、デ−タ変換回
路１に得られたデ−タ 101はデ−タバス 102を介してＣ
ＰＵ２に読み込まれ、つぎに、ＣＰＵ２がメモリ３の番
地を設定してデ−タ101の書込みを行う。ＣＰＵ２は、
デ−タ 101をデ−タバス 102上に出すと同時に、メモリ
３に対して書込み信号 104およびアドレスバス 103上に
設定した番地を与え、したがって、デ−タ 101はメモリ
３上に記憶される。

【０００４】また、ＣＰＵ２がメモリ３に記憶された内
容を読み込む際には、先に読込を行う番地を設定する。
ＣＰＵ２が読み込む動作を行うことにより、アドレスバ
ス 103上に予め設定された番地が現出すると同時に、メ
モリ３に対して読込信号 105が与えられ、メモリ３から
デ−タバス 102上に読込を行う番地の記憶された内容が
出力される。

【０００５】

【発明が解決しようとする課題】かような従来のデ−タ
記憶装置には、つぎの欠点がある。デ−タをメモリ上に
記憶する際に、ＣＰＵが逐一デ−タ変換回路からデ−タ
を読込、メモリに書込みを行う必要がある。また、メモ
リ上に記憶されたデ−タを読み出す際に、ＣＰＵより逐
一番地を設定しなければならず、ＣＰＵの実行時間に負
担を生じていた。

【０００６】しかして本発明の目的とするところは、Ｃ
ＰＵによるデ−タの読出，書込みならびに番地設定の手
間を省略してＣＰＵ実行時間の短縮化がなされた格別な
デ−タ記憶装置を提供する、ことにある。

【０００７】

【課題を解決するための手段】本発明は上述したような
点に鑑みなされたものであって、つぎの如く構成したも
のである。第１に、波形信号および接点信号を得て信号
変換するデ−タ変換回路と、デ−タ変換回路出力のデ−
タの制御を行うＣＰＵと、デ−タを記録または再生する
ためのメモリと、一定周期のデ−タ書込み信号を発生さ
せるパルス発生回路とを具備して構成し、デ−タ書込み
信号によりデ−タをメモリに伝送するようにしてなるも
のである。第２に、波形信号および接点信号を得て信号
変換するデ−タ変換回路と、デ−タ変換回路出力のデ−
タの制御を行うＣＰＵと、デ−タを記録または再生する
ためのメモリと、メモリの番地を設定するためのカウン
タとを具備して構成し、ＣＰＵが出すデ−タ読込信号を
カウンタにより計数しかつその結果をメモリの番地に設
定するようにしてなるものである。

【０００８】かかる解決手段により、デ−タ変換回路に
より得られたデ−タはデ−タバス上に現出される。この
際に、メモリおよびカウンタにパルス発生回路から出力
されたデ−タ書込み信号が与えられ、デ−タバス上に現
出したデ−タがメモリ上に書き込まれると同時に、カウ
ンタがデ−タ書込み信号を計数し、メモリに与えるアド
レスバス上の番地が更新される。また、ＣＰＵがデ−タ
の読込動作を行うと、デ−タ読込信号がメモリおよびカ
ウンタに与えられ、メモリに記憶された内容がＣＰＵに
読み込まれると同時に、カウンタがデ−タ読込信号を計
数し、メモリに与えるアドレスバス上の番地が更新され
る、作用効果を奏し得る。

【０００９】

【発明の実施の形態】具体的には、特にパルス発生回路
およびカウンタが設けられ、メモリとカウンタ間にアド
レスバスが接続され、パルス発生回路から書込み信号が
メモリおよびカウンタに与えられ、またＣＰＵから読込
信号がメモリおよびカウンタに与えられる、如く構成さ
れる。さらに、本発明を図面に基づいて、詳細説明す
る。

【００１０】

【実施例】図１は図２に類して表した本発明の一実施例
の要部構成を示すものであって、２’はＣＰＵ、３’は
メモリ、４はバルス発生回路、５はカウンタである。ま
た、 103’はアドレスバス、 104’は書込み信号、 10
5’は読込信号である。

【００１１】かかる構成の動作を説明すると、つぎの如
くである。すなわち、デ−タ変換回路１は、得られたデ
−タ 101をデ−タバス 102上に現出する。この際に、メ
モリ３’およびカウンタ５にバルス発生回路４から出力
された書込み信号 104’が与えられ、デ−タバス 102上
に現出したデ−タ 101がメモリ３’上に書き込まれると
同時に、カウンタ５が書込み信号 104’を計数し、メモ
リ３’に与えるアドレスバス 103’上の番地が更新され
る。したがって、ＣＰＵ２’により読込および書込み動
作を行うことなく、メモリ３’にデ−タ 101を記憶する
ことができる。

【００１２】ＣＰＵ２’がデ−タの読み込む動作を行う
と、読込信号 105’がメモリ３’およびカウンタ５に与
えられ、メモリ３’に記憶された内容がＣＰＵ２’に読
み込まれると同時に、カウンタ５が読込信号 105’を計
数し、メモリ３’に与えるアドレスバス 103’上の番地
が更新される。したがってＣＰＵ２’は、メモリ３’に
対して固定された番地の読込動作を行うことにより、メ
モリ３’上の全ての番地に記憶された内容を読み込むこ
とができる。

【００１３】

【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵによるデ−タの読出，書込みならびに番地設定の手
間を省略してＣＰＵ実行時間の短縮化がなされた装置を
提供でき、実用上の効果は極めて顕著である。

【図面の簡単な説明】

【図１】図１は本発明が適用された一実施例を示すブロ
ツク図である。

【図２】図２は従来技術の説明のため示したブロツク図
である。

【符号の説明】

１ デ−タ変換回路 ２ ＣＰＵ ２’ ＣＰＵ ３ メモリ ３’ メモリ ４ バルス発生回路 ５ カウンタ 101 デ−タ 102 デ−タバス 103 アドレスバス 103’ アドレスバス 104 書込み信号 104’ 書込み信号 105 読込信号 105’ 読込信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 波形信号および接点信号を得て信号変換
   するデ−タ変換回路と、該デ−タ変換回路出力のデ−タ
   の制御を行うＣＰＵと、前記デ−タを記録または再生す
   るためのメモリと、一定周期のデ−タ書込み信号を発生
   させるパルス発生回路とを具備して構成し、該デ−タ書
   込み信号により前記デ−タをメモリに伝送するようにし
   たことを特徴とするデ−タ記憶装置。
2. 【請求項２】 波形信号および接点信号を得て信号変換
   するデ−タ変換回路と、該デ−タ変換回路出力のデ−タ
   の制御を行うＣＰＵと、前記デ−タを記録または再生す
   るためのメモリと、該メモリの番地を設定するためのカ
   ウンタとを具備して構成し、前記ＣＰＵが出すデ−タ読
   込信号を前記カウンタにより計数しかつその結果を前記
   メモリの番地に設定するようにしたことを特徴とするデ
   −タ記憶装置。