JPH0973784A - 半導体装置及びその制御回路 - Google Patents

半導体装置及びその制御回路

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JPH0973784A
JPH0973784A JP25554695A JP25554695A JPH0973784A JP H0973784 A JPH0973784 A JP H0973784A JP 25554695 A JP25554695 A JP 25554695A JP 25554695 A JP25554695 A JP 25554695A JP H0973784 A JPH0973784 A JP H0973784A
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potential
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line
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Masayuki Mizuno
正之 水野
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタの動作速度を早めるべ
く、そのしきい電圧を低くすると、定常電流が無視でき
なくなり、消費電力が増大する。 【解決手段】 高電位の第１の電源線１０１と、低電位
の第２の電源線１０２と、前記第１の電源線１０１の電
位と等電位または若干低電位に設定可能な第３の電源線
１０３と、前記第２の電源線１０２の電位と等電位また
は若干高電位に設定可能な第４の電源線１０４とを備え
る。スタチック型メモリセルを構成するｐＭＯＳトラン
ジスタＰ１，Ｐ２の基板端子を第１の電源線１０１に、
ソースを第３の電源線１０３にそれぞれ接続し、ｎＭＯ
ＳトランジスタＮ１，Ｎ２の各基板端子を第２の電源線
１０２に、ソースを第４の電源線１０４にそれぞれ接続
する。第１及び第２の電源線と、第３及び第４の電源線
との間に、待機時には電位差を持たせ、駆動時には等電
位とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体記憶
装置のように、ＭＯＳトランジスタを用いた半導体装置
と、この半導体装置を駆動する際の電源供給を制御する
ための制御回路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置として図４に示す
スタチック型のメモリセルがある。同図において、ｎＭ
ＯＳトランジスタＮ２１とＮ２２をクロス接続し、かつ
各ｎＭＯＳトランジスタＮ２１，Ｎ２２にそれぞれｐＭ
ＯＳトランジスタＰ２１，Ｐ２２のソース・ドレインを
縦続接続し、これらを高電位の第１の電源線１０１と低
電位の第２の電源線１０２との間に接続している。ま
た、前記各ｎＭＯＳトランジスタＮ２１，Ｎ２２のゲー
トにはセレクト用のｎＭＯＳトランジスタＮ２３，Ｎ２
４をそれぞれ介して第１及び第２のビット線Ｂ１，Ｂ２
に接続し、かつこれらｎＭＯＳトランジスタＮ１３，Ｎ
１４のゲートをワード線Ｗに接続している。
【０００３】この半導体記憶装置においては、ワード線
Ｗに所要の電位を印加することで、ビット線Ｂ１，Ｂ２
を介してトランジスタＮ２１，Ｎ２２，Ｐ２１，Ｐ２２
で構成されるメモリセルに対してデータを読み書き可能
であることは言うまでもなく、ここではその詳細な説明
は省略する。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
装置での読み出し速度は、ワード線Ｗが有効になった時
に、ビット線Ｂ１，Ｂ２の振幅が如何に早く大きくなる
かで決まり、各ＭＯＳトランジスタＰ２１，Ｐ２２，Ｎ
２１〜Ｎ２４のオン電流が大きいほど速度が高くなる。
したがって、各ＭＯＳトランジスタのしきい電圧を低下
させると読み出し速度が速くなることになる。しかし、
ＭＯＳトランジスタのしきい電圧を低下させた場合、第
１の電源線１０１と第２の電源線１０２との間に流れる
定常電流が大きくなり、この定常電流は無視できなくな
り、半導体記憶装置の消費電力を増大させる。
【０００５】例えば、図４の半導体記憶装置をマイクロ
プロセッサに搭載させるキャッシュメモリに適用した場
合を考える。通常、マイクロプロセッサを構成するトラ
ンジスタのしきい電圧は、ｎＭＯＳトランジスタに関し
ては１種類、ｐＭＯＳトランジスタに関しては１種類と
いうように固定的に設定されている。マイクロプロセッ
サの動作速度を高めるために、しきい電圧の低いトラン
ジスタのみで全体を構成した場合、キャッシュメモリに
おける前記した定常電流が大きくなり、マイクロプロセ
ッサ全体の消費電力を増加させる。このため、しきい電
圧の低いｎＭＯＳトランジスタとしきい電圧の低いｐＭ
ＯＳトランジスタ、しきい電圧の高いｎＭＯＳトランジ
スタとしきい電圧の高いｐＭＯＳトランジスタというよ
うに、２組で構成し、しきい電圧の高いトランジスタを
キャッシュメモリに適用するという手法が必要となる。
しかしながら、この手法を採用する場合には、２組のト
ランジスタを作り込む必要があり、半導体製造工程の増
加を招き、製造コストを増加させるという問題が生じ
る。本発明の目的は、動作速度を向上する一方で消費電
力の低減を可能にした半導体装置とその制御回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置はＭ
ＯＳトランジスタを回路素子とし、そのしきい電圧を低
く設定した半導体装置において、ＭＯＳトランジスタの
基板端子をソース端子よりも絶対電位の高い電源線に接
続したことを特徴とする。例えば、高電位の第１の電源
と、低電位の第２の電源と、前記第１の電源と等電位ま
たは若干低電位に設定可能な第３の電源と、前記第２の
電源と等電位または若干高電位に設定可能な第４の電源
とを備えており、半導体装置としてのメモリセルを構成
するｐＭＯＳトランジスタの基板端子を第１の電源に、
ソースを第３の電源にそれぞれ接続し、ｎＭＯＳトラン
ジスタの各基板端子を第２の電源に、ソースを第４の電
源にそれぞれ接続する。
【０００７】また、本発明の半導体装置の制御回路は、
高電位が供給される第１の電源線と、低電位が供給され
る第２の電源線と、前記第１の電源線に第１の電位差発
生回路を介して接続されて第１の電源線の電位よりも若
干低い電位が供給される第３の電源線と、前記第２の電
源線に第２の電位差発生回路を介して接続されて第２の
電源線の電位よりも若干高い電位が供給される第３の電
源線と、前記第１の電源線と第３の電源線を短絡可能な
第１のスイッチ回路と、前記第２の電源線と第４の電源
線を短絡可能な第２のスイッチ回路と、前記第１のスイ
ッチ回路と第２のスイッチ回路とを同時にオン、オフ制
御する制御線とを備える。また、第３の電源線と第４の
電源線との間に、第１のスイッチ回路に連動する第４の
スイッチ回路と第２の容量素子を接続し、かつ第２のス
イッチ回路に連動する第３のスイッチ回路と第１の容量
素子を接続することが好ましい。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を６素子型のスタチッ
ク型メモリセルに適用した実施形態の回路図である。ｎ
ＭＯＳトランジスタＮ１とＮ２をクロス接続し、かつ各
ｎＭＯＳトランジスタＮ１，Ｎ２にそれぞれｐＭＯＳト
ランジスタＰ１，Ｐ２のソース・ドレインを縦続接続
し、これらを高電位の第１の電源線１０１と低電位の第
２の電源線１０２との間に接続している。換言すれば、
前記トランジスタＮ１とＰ１とで第１のインバータ回路
を構成し、トランジスタＮ２とＰ２とで第２のインバー
タ回路を構成し、これらのインバータ回路を互いに背中
合わせに接続した構成とされる。また、前記各ｎＭＯＳ
トランジスタＮ１，Ｎ２のゲートにはセレクト用のｎＭ
ＯＳトランジスタＮ３，Ｎ４をそれぞれ介して第１及び
第２のビット線Ｂ１，Ｂ２に接続し、かつこれらｎＭＯ
ＳトランジスタＮ３，Ｎ４のゲートをワード線Ｗに接続
している。
【０００９】ここで、この実施形態では、前記第１の電
源線１０１の電位よりも若干低電位の第３の電源線１０
３と、第２の電源線１０２の電位よりも若干高電位の第
４の電源線１０４を設けている。そして、前記ｎＭＯＳ
トランジスタＮ１，Ｎ２はそのソースを第４の電源線１
０４に接続し、その基板端子（バックゲート）を第２の
電源線１０２に接続している。また、前記ｐＭＯＳトラ
ンジスタＰ１，Ｐ２はそのソースを第３の電源線１０３
に接続し、その基板端子を第１の電源線１０１に接続し
ている。すなわち、ｎＭＯＳトランジスタＮ１，Ｎ２て
は、ソースよりも基板端子を低電位とし、ｐＭＯＳトラ
ンジスタＰ１，Ｐ２ではソースよりも基板端子を高電位
として回路を構成している。
【００１０】なお、図１のメモルセルの各トランジスタ
について詳細な接続を説明すれば次の通りである。第１
のｐＭＯＳトランジスタＰ１は、基板端子が第１の電源
線１０１に、ソースが第３の電源線１０３に、ドレイン
が第１のｎＭＯＳトランジスタＮ１のドレインに、ゲー
トが同じく第１のｎＭＯＳトランジスタＮ１のゲートに
それぞれ接続される。第２のｐＭＯＳトランジスタＰ２
は、基板端子が第１の電源線１０１に、ソースが第３の
電源線１０３に、ドレインが第２のｎＭＯＳトランジス
タＮ２のドレインに、ゲートが同じく第２のｎＭＯＳト
ランジスタＮ２のゲートにそれぞれ接続される。
【００１１】また、第１のｎＭＯＳトランジスタＮ１
は、基板端子が第２の電源線１０２に、ソースが第４の
電源線１０４に、ドレインが前記第１のｐＭＯＳトラン
ジスタＰ１のドレインと共に第３のｎＭＯＳトランジス
タＮ３のドレインにそれぞれ接続される。第２のｎＭＯ
ＳトランジスタＮ２は、基板端子が第２の電源線１０２
に、ソースが第４の電源線１０４に、ドレインが前記第
２のｐＭＯＳトランジスタＰ２のドレインと共に第４の
ｎＭＯＳトランジスタＮ４のドレインにそれぞれ接続さ
れる。さらに、第３のｎＭＯＳトランジスタＮ３は、基
板端子が第２の電源線１０２に、ソースが第１のビット
線Ｂ１にゲートがワード線Ｗにそれぞれ接続される。第
４のｎＭＯＳトランジスタＮ４は、基板端子が第２の電
源線１０２に、ソースが第２のビット線Ｂ２にゲートが
ワード線Ｗにそれぞれ接続される。
【００１２】この半導体記憶装置では、各ＭＯＳトラン
ジスタＰ１，Ｐ２，Ｎ１〜Ｎ４の基板端子がソースと分
離され、それぞれが異なる電源線に接続されている。こ
のことにより、半導体記憶装置の動作時にはソースの電
位を基板電位の電位と等しくし、半導体記憶装置の待機
時にはｎＭＯＳトランジスタのソースの電位を基板電位
の電位より高くし、ｐＭＯＳトランジスタのソースの電
位を基板電位の電位より低くすることができる。
【００１３】いま、半導体記憶装置の待機時に、第１及
び第２の電源線１０１，１０２に対して第３及び第４の
電源線１０３，１０４の電位を低くしてｎＭＯＳトラン
ジスタのソースの電位を基板電位より高くし、かつｐＭ
ＯＳトランジスタのソースの電位を基板電位より低くす
れば、各トランジスタにおけるしきい電圧は高くなり、
したがって、待機時での各ＭＯＳトランジスタにおける
定常電流が無くなり消費電力を削減することができる。
【００１４】一方、半導体記憶装置の動作時に、第１及
び第２の電源線１０１，１０２に対して第３及び第４の
電源線１０３，１０４の電位を等しくして各ＭＯＳトラ
ンジスタのソースの電位を基板電位と等しくすれば、各
トランジスタにおけるしきい電圧は初期の設定通りに低
くなり、したがって、各トランジスタの動作速度が増加
され、半導体記憶装置の高速動作が可能となる。
【００１５】図２は図１に示した半導体記憶装置の第１
ないし第４の各電源線１０１〜１０４に対して所要の電
位を供給するための制御回路を示す回路図である。第１
の電源線１０１と第２の電源線１０２にはそれぞれ図外
の電源から所定の電位が供給されている。そして、第１
の電源線１０１と第３の電源線１０３との間にはｎＭＯ
ＳトランジスタＮ１１で構成される第１の電位差発生回
路が接続され、第３の電源線１０３に対して第１の電源
線１０１よりもｎＭＯＳトランジスタＮ１１のゲート・
ソース間電圧に相当する電位だけ低い電位を供給してい
る。同様に、第２の電源線１０２と第４の電源線１０４
との間にはｐＭＯＳトランジスタＰ１１で構成される第
２の電位差発生回路が接続され、第４の電源線１０４に
対して第２の電源線１０２よりもｐＭＯＳトランジスタ
Ｐ１１のゲート・ソース間電圧に相当する電位だけ高い
電位を供給している。
【００１６】また、前記第１の電源線１０１と第３の電
源線１０３との間には第１のスイッチ回路としてのｐＭ
ＯＳトランジスタＰ１２のソース・ドレインが接続さ
れ、そのゲートは制御線１０５に接続される。同様に、
前記第２の電源線１０２と第４の電源線１０４との間に
は第２のスイッチ回路としてのｎＭＯＳトランジスタＮ
１２のソース・ドレインが接続され、そのゲートは前記
制御線１０５に接続されたインバータ回路ＩＮＶ１の出
力端に接続される。
【００１７】さらに、前記第３の電源線１０３と第４の
電源線との間には、第１の容量素子Ｃ１と第３のスイッ
チ回路としてのｎＭＯＳトランジスタＮ１３を直列接続
した回路と、第２の容量素子Ｃ２と第４のスイッチ回路
としてのｎＭＯＳトランジスタＮ１４を直列接続した回
路とをそれぞれ接続し、各トランジスタＮ１３，Ｎ１４
のゲートをそれぞれ前記制御線１０５と、インバータ回
路ＩＮＶ１の出力端に接続される。
【００１８】この制御回路において、まず、制御線１０
５がローレベルの時を考える。この時、第１のスイッチ
回路Ｐ１２と第２のスイッチ回路Ｎ１２と第３のスイッ
チ回路Ｎ１３が閉じ、第４のスイッチ回路Ｎ１４が開
く。第３の電源線１０３の電位は第１の電源線１０１の
電位と等しくなり、第４の電源線１０４の電位は第２の
電源線１０２の電位と等しくなる。定常状態では第１の
容量素子Ｃ１には、第１の電源線１０１と第２の電源線
１０２の電位差に対応する電荷が保存される。
【００１９】次に、制御線１０５がハイレベルの時を考
える。この時、第１のスイッチ回路Ｐ１２と第２のスイ
ッチ回路Ｎ１２と第３のスイッチ回路Ｎ１３が開き、第
４のスイッチ回路Ｎ１４が閉じる。第１の電位差発生回
路Ｎ１１により、第３の電源線１０３の電位は第１の電
源線１０１の電位より低いレベルになる。また、第２の
電位差発生回路Ｐ１１により、第４の電源線１０４の電
位は第２の電源線１０２の電位より高いレベルになる。
定常状態では第２の容量素子Ｃ２には、前記の第１の電
源線１０１の電位より低いレベルと前記の第２の電源線
１０２の電位より高いレベルの電位差に対応する電荷が
保存される。
【００２０】このように、制御線１０５のローレベルと
ハイレベルの状態に応じて、第３の電源線１０３と第４
の電源線１０４の電位は異なるが、それぞれの電位に対
応して第１の容量素子Ｃ１と第２の容量素子Ｃ２がある
ため、制御線１０５がローレベルとハイレベルの状態を
移行するときの時間を短縮できる。すなわち、制御線１
０５がローレベルとハイレベルの状態を変化させたと
き、第１の容量素子Ｃ１と第２の容量素子Ｃ２に保存さ
れた電荷による電位差の初期値は、第３の電源線１０３
と第４の電源線１０４が定常状態になったときの電位レ
ベルであるため、第３の電源線１０３と第４の電源線１
０４の電位を早く定常状態に移行するように働く。
【００２１】この制御回路を前記第１の実施例の半導体
記憶装置に適用した場合、制御線１０５がローレベル
（動作時）とハイレベル（待機時）の状態に応じて半導
体記憶装置の動作時には半導体記憶装置を構成するＭＯ
Ｓトランジスタのソースの電位を基板電位の電位と等し
くし、半導体記憶装置の待機時にはｎＭＯＳトランジス
タのソースの電位を基板電位の電位より高くしｐＭＯＳ
トランジスタのソースの電位を基板電位の電位より低く
することができる。
【００２２】これにより、前記したように、ｎＭＯＳト
ランジスタのソースの電位を基板電位の電位より高くし
た場合にしきい電圧は高くなり、ｐＭＯＳトランジスタ
のソースの電位を基板電位より低くした場合にしきい電
圧は高くなることから、動作時にＭＯＳトランジスタの
しきい電圧が低くなるため高速動作が可能となり、待機
時にＭＯＳトランジスタのしきい電圧が高くなるため定
常電流がなくなり消費電力を削減できる。
【００２３】図３は本発明の第２実施形態の回路図であ
る。この実施形態では、第１実施形態のｐＭＯＳトラン
ジスタＰ１，Ｐ２を抵抗Ｒ１，Ｒ２に置き換えたもので
ある。すなわち、第１の実施形態のｐＭＯＳトランジス
タＰ１，Ｐ２はそれぞれｎＭＯＳトランジスタＮ１，Ｎ
２の負荷として動作するものであり、抵抗Ｒ１，Ｒ２に
置き換えても同様な機能が得られる。
【００２４】この実施形態においても、各ＭＯＳトラン
ジスタＮ１〜Ｎ４の基板端子がソースと分離され、異な
る電源線に接続されているため、半導体記憶装置の動作
時にはソースの電位を基板電位の電位と等しくすること
で、しきい値電圧が低くされて高速動作が可能となり、
半導体記憶装置の待機時にはｎＭＯＳトランジスタのソ
ースの電位を基板電位の電位より高くすることで、しき
い電圧が高くされて定常電流が無くなり消費電力を削減
できる。
【００２５】なお、本発明の制御回路は本発明の半導体
記憶装置にのみに適用できるのではなく、基板端子とソ
ースとを独立した電源に接続可能に構成されたＭＯＳト
ランジスタからなる半導体装置であれば、動作時にＭＯ
Ｓトランジスタのしきい電圧を低くすることで高速動作
が可能となり、待機時にＭＯＳトランジスタのしきい電
圧を高くすること定常電流がなくなり消費電力を削減で
きる。
【００２６】
【発明の効果】以上説明したように本発明の半導体装置
では、ＭＯＳトランジスタの基板端子をソースと分離し
てそれぞれ異なる電位の電源線に接続しているので、半
導体装置の動作時にはソースの電位を基板電位の電位と
等しくすることでしきい電圧を低くして高速動作が可能
となり、半導体装置の待機時にはソースの電位を基板電
位の電位より高くすることこでしきい電圧を高くして定
常電流を無くし、消費電力を削減できる。
【００２７】また、本発明の制御回路では、第１及び第
２の電源線に対して第３，第４の電源線を設け、電位差
発生回路及びスイッチ回路により第３，第４の電源線の
電位を第１及び第２の電源線の電位よりも絶対電位を低
くし、あるいは等電位としているので、前記した本発明
の半導体装置における半導体装置の高速動作と消費電力
の削減を実現することができる。また、容量素子とスイ
ッチ回路の直列回路を第１，第２の電源線と第３，第４
の電源線との間に挿入することで、ＭＯＳトランジスタ
のソースの電位を高速に変化させることができ、前記し
た半導体装置の切り替えの高速化を実現することができ
る。
【図面の簡単な説明】
【図１】本発明を半導体記憶装置に適用した第１の実施
形態の回路図である。
【図２】図１の半導体記憶装置を駆動制御するための制
御回路の一実施形態の回路図である。
【図３】本発明を半導体記憶装置に適用した第２の実施
形態の回路図である。
【図４】従来の半導体記憶装置の一例の回路図である。
【符号の説明】
Ｐ１，Ｐ２ ｐＭＯＳトランジスタ Ｎ１〜Ｎ４ ｎＭＯＳトランジスタ １０１〜１０４ 電源線 １０５ 制御線 Ｂ１，Ｂ２ ビット線 Ｗ ワード線 Ｐ１１，Ｎ１１ 電位差発生回路 Ｐ１２，Ｎ１２〜Ｎ１４ スイッチ回路 Ｃ１，Ｃ２ 容量素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置及びその制御回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体記憶
装置のように、ＭＯＳトランジスタを用いた半導体装置
と、この半導体装置を駆動する際の電源供給を制御する
ための制御回路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置として図４に示す
スタチック型のメモリセルがある。同図において、ｎＭ
ＯＳトランジスタＮ２１とＮ２２をクロス接続し、かつ
各ｎＭＯＳトランジスタＮ２１，Ｎ２２にそれぞれｐＭ
ＯＳトランジスタＰ２１，Ｐ２２のソース・ドレインを
縦続接続し、これらを高電位の第１の電源線１０１と低
電位の第２の電源線１０２との間に接続している。ま
た、前記各ｎＭＯＳトランジスタＮ２１，Ｎ２２のゲー
トにはセレクト用のｎＭＯＳトランジスタＮ２３，Ｎ２
４をそれぞれ介して第１及び第２のビット線Ｂ１，Ｂ２
に接続し、かつこれらｎＭＯＳトランジスタＮ１３，Ｎ
１４のゲートをワード線Ｗに接続している。
【０００３】この半導体記憶装置においては、ワード線
Ｗに所要の電位を印加することで、ビット線Ｂ１，Ｂ２
を介してトランジスタＮ２１，Ｎ２２，Ｐ２１，Ｐ２２
で構成されるメモリセルに対してデータを読み書き可能
であることは言うまでもなく、ここではその詳細な説明
は省略する。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
装置での読み出し速度は、ワード線Ｗが有効になった時
に、ビット線Ｂ１，Ｂ２の振幅が如何に早く大きくなる
かで決まり、各ＭＯＳトランジスタＰ２１，Ｐ２２，Ｎ
２１〜Ｎ２４のオン電流が大きいほど速度が高くなる。
したがって、各ＭＯＳトランジスタのしきい電圧を低下
させると読み出し速度が速くなることになる。しかし、
ＭＯＳトランジスタのしきい電圧を低下させた場合、第
１の電源線１０１と第２の電源線１０２との間に流れる
定常電流が大きくなり、この定常電流は無視できなくな
り、半導体記憶装置の消費電力を増大させる。
【０００５】例えば、図４の半導体記憶装置をマイクロ
プロセッサに搭載させるキャッシュメモリに適用した場
合を考える。通常、マイクロプロセッサを構成するトラ
ンジスタのしきい電圧は、ｎＭＯＳトランジスタに関し
ては１種類、ｐＭＯＳトランジスタに関しては１種類と
いうように固定的に設定されている。マイクロプロセッ
サの動作速度を高めるために、しきい電圧の低いトラン
ジスタのみで全体を構成した場合、キャッシュメモリに
おける前記した定常電流が大きくなり、マイクロプロセ
ッサ全体の消費電力を増加させる。このため、しきい電
圧の低いｎＭＯＳトランジスタとしきい電圧の低いｐＭ
ＯＳトランジスタ、しきい電圧の高いｎＭＯＳトランジ
スタとしきい電圧の高いｐＭＯＳトランジスタというよ
うに、２組で構成し、しきい電圧の高いトランジスタを
キャッシュメモリに適用するという手法が必要となる。
しかしながら、この手法を採用する場合には、２組のト
ランジスタを作り込む必要があり、半導体製造工程の増
加を招き、製造コストを増加させるという問題が生じ
る。本発明の目的は、動作速度を向上する一方で消費電
力の低減を可能にした半導体装置とその制御回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置はＭ
ＯＳトランジスタを回路素子とし、そのしきい電圧を低
く設定した半導体装置において、ＭＯＳトランジスタの
ソース電位を、前記半導体装置の動作時には基板電位と
等しく設定可能で、前記半導体装置の待機時には基板電
位よりも絶対電位を高く設定可能な電源線に接続したこ
とを特徴とする例えば、高電位の第１の電源と、低電位
の第２の電源と、前記第１の電源と等電位または若干低
電位に設定可能な第３の電源と、前記第２の電源と等電
位または若干高電位に設定可能な第４の電源とを備えて
おり、半導体装置としてのメモリセルを構成するｐＭＯ
Ｓトランジスタの基板端子を第１の電源に、ソースを第
３の電源にそれぞれ接続し、ｎＭＯＳトランジスタの各
基板端子を第２の電源に、ソースを第４の電源にそれぞ
れ接続する。
【０００７】また、本発明の半導体装置の制御回路は、
高電位が供給される第１の電源線と、低電位が供給され
る第２の電源線と、前記第１の電源線に第１の電位差発
生回路を介して接続されて第１の電源線の電位よりも若
干低い電位が供給される第３の電源線と、前記第２の電
源線に第２の電位差発生回路を介して接続されて第２の
電源線の電位よりも若干高い電位が供給される第３の電
源線と、前記第１の電源線と第３の電源線を短絡可能な
第１のスイッチ回路と、前記第２の電源線と第４の電源
線を短絡可能な第２のスイッチ回路と、前記第１のスイ
ッチ回路と第２のスイッチ回路とを同時にオン、オフ制
御する制御線とを備える。また、第３の電源線と第４の
電源線との間に、第１のスイッチ回路に連動する第４の
スイッチ回路と第２の容量素子を接続し、かつ第２のス
イッチ回路に連動する第３のスイッチ回路と第１の容量
素子を接続することが好ましい。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を６素子型のスタチッ
ク型メモリセルに適用した実施形態の回路図である。ｎ
ＭＯＳトランジスタＮ１とＮ２をクロス接続し、かつ各
ｎＭＯＳトランジスタＮ１，Ｎ２にそれぞれｐＭＯＳト
ランジスタＰ１，Ｐ２のソース・ドレインを縦続接続
し、これらを高電位の第１の電源線１０１と低電位の第
２の電源線１０２との間に接続している。換言すれば、
前記トランジスタＮ１とＰ１とで第１のインバータ回路
を構成し、トランジスタＮ２とＰ２とで第２のインバー
タ回路を構成し、これらのインバータ回路を互いに背中
合わせに接続した構成とされる。また、前記各ｎＭＯＳ
トランジスタＮ１，Ｎ２のゲートにはセレクト用のｎＭ
ＯＳトランジスタＮ３，Ｎ４をそれぞれ介して第１及び
第２のビット線Ｂ１，Ｂ２に接続し、かつこれらｎＭＯ
ＳトランジスタＮ３，Ｎ４のゲートをワード線Ｗに接続
している。
【０００９】ここで、この実施形態では、前記第１の電
源線１０１の電位よりも若干低電位の第３の電源線１０
３と、第２の電源線１０２の電位よりも若干高電位の第
４の電源線１０４を設けている。そして、前記ｎＭＯＳ
トランジスタＮ１，Ｎ２はそのソースを第４の電源線１
０４に接続し、その基板端子（バックゲート）を第２の
電源線１０２に接続している。また、前記ｐＭＯＳトラ
ンジスタＰ１，Ｐ２はそのソースを第３の電源線１０３
に接続し、その基板端子を第１の電源線１０１に接続し
ている。すなわち、ｎＭＯＳトランジスタＮ１，Ｎ２て
は、ソースよりも基板端子を低電位とし、ｐＭＯＳトラ
ンジスタＰ１，Ｐ２ではソースよりも基板端子を高電位
として回路を構成している。
【００１０】なお、図１のメモルセルの各トランジスタ
について詳細な接続を説明すれば次の通りである。第１
のｐＭＯＳトランジスタＰ１は、基板端子が第１の電源
線１０１に、ソースが第３の電源線１０３に、ドレイン
が第１のｎＭＯＳトランジスタＮ１のドレインに、ゲー
トが同じく第１のｎＭＯＳトランジスタＮ１のゲートに
それぞれ接続される。第２のｐＭＯＳトランジスタＰ２
は、基板端子が第１の電源線１０１に、ソースが第３の
電源線１０３に、ドレインが第２のｎＭＯＳトランジス
タＮ２のドレインに、ゲートが同じく第２のｎＭＯＳト
ランジスタＮ２のゲートにそれぞれ接続される。
【００１１】また、第１のｎＭＯＳトランジスタＮ１
は、基板端子が第２の電源線１０２に、ソースが第４の
電源線１０４に、ドレインが前記第１のｐＭＯＳトラン
ジスタＰ１のドレインと共に第３のｎＭＯＳトランジス
タＮ３のドレインにそれぞれ接続される。第２のｎＭＯ
ＳトランジスタＮ２は、基板端子が第２の電源線１０２
に、ソースが第４の電源線１０４に、ドレインが前記第
２のｐＭＯＳトランジスタＰ２のドレインと共に第４の
ｎＭＯＳトランジスタＮ４のドレインにそれぞれ接続さ
れる。さらに、第３のｎＭＯＳトランジスタＮ３は、基
板端子が第２の電源線１０２に、ソースが第１のビット
線Ｂ１にゲートがワード線Ｗにそれぞれ接続される。第
４のｎＭＯＳトランジスタＮ４は、基板端子が第２の電
源線１０２に、ソースが第２のビット線Ｂ２にゲートが
ワード線Ｗにそれぞれ接続される。
【００１２】この半導体記憶装置では、各ＭＯＳトラン
ジスタＰ１，Ｐ２，Ｎ１〜Ｎ４の基板端子がソースと分
離され、それぞれが異なる電源線に接続されている。こ
のことにより、半導体記憶装置の動作時にはソースの電
位を基板電位と等しくし、半導体記憶装置の待機時には
ｎＭＯＳトランジスタのソースの電位を基板電位より高
くし、ｐＭＯＳトランジスタのソースの電位を基板電位
より低くすることができる。
【００１３】いま、半導体記憶装置の待機時に、第１及
び第２の電源線１０１，１０２に対して第３及び第４の
電源線１０３，１０４の電位を低くしてｎＭＯＳトラン
ジスタのソースの電位を基板電位より高くし、かつｐＭ
ＯＳトランジスタのソースの電位を基板電位より低くす
れば、各トランジスタにおけるしきい電圧は高くなり、
したがって、待機時での各ＭＯＳトランジスタにおける
定常電流が無くなり消費電力を削減することができる。
【００１４】一方、半導体記憶装置の動作時に、第１及
び第２の電源線１０１，１０２に対して第３及び第４の
電源線１０３，１０４の電位を等しくして各ＭＯＳトラ
ンジスタのソースの電位を基板電位と等しくすれば、各
トランジスタにおけるしきい電圧は初期の設定通りに低
くなり、したがって、各トランジスタの動作速度が増加
され、半導体記憶装置の高速動作が可能となる。
【００１５】図２は図１に示した半導体記憶装置の第１
ないし第４の各電源線１０１〜１０４に対して所要の電
位を供給するための制御回路を示す回路図である。第１
の電源線１０１と第２の電源線１０２にはそれぞれ図外
の電源から所定の電位が供給されている。そして、第１
の電源線１０１と第３の電源線１０３との間にはｎＭＯ
ＳトランジスタＮ１１で構成される第１の電位差発生回
路が接続され、第３の電源線１０３に対して第１の電源
線１０１よりもｎＭＯＳトランジスタＮ１１のゲート・
ソース間電圧に相当する電位だけ低い電位を供給してい
る。同様に、第２の電源線１０２と第４の電源線１０４
との間にはｐＭＯＳトランジスタＰ１１で構成される第
２の電位差発生回路が接続され、第４の電源線１０４に
対して第２の電源線１０２よりもｐＭＯＳトランジスタ
Ｐ１１のゲート・ソース間電圧に相当する電位だけ高い
電位を供給している。
【００１６】また、前記第１の電源線１０１と第３の電
源線１０３との間には第１のスイッチ回路としてのｐＭ
ＯＳトランジスタＰ１２のソース・ドレインが接続さ
れ、そのゲートは制御線１０５に接続される。同様に、
前記第２の電源線１０２と第４の電源線１０４との間に
は第２のスイッチ回路としてのｎＭＯＳトランジスタＮ
１２のソース・ドレインが接続され、そのゲートは前記
制御線１０５に接続されたインバータ回路ＩＮＶ１の出
力端に接続される。
【００１７】さらに、前記第３の電源線１０３と第４の
電源線との間には、第１の容量素子Ｃ１と第３のスイッ
チ回路としてのｎＭＯＳトランジスタＮ１３を直列接続
した回路と、第２の容量素子Ｃ２と第４のスイッチ回路
としてのｎＭＯＳトランジスタＮ１４を直列接続した回
路とをそれぞれ接続し、各トランジスタＮ１３，Ｎ１４
のゲートをそれぞれ前記制御線１０５と、インバータ回
路ＩＮＶ１の出力端に接続される。
【００１８】この制御回路において、まず、制御線１０
５がローレベルの時を考える。この時、第１のスイッチ
回路Ｐ１２と第２のスイッチ回路Ｎ１２と第３のスイッ
チ回路Ｎ１３が閉じ、第４のスイッチ回路Ｎ１４が開
く。第３の電源線１０３の電位は第１の電源線１０１の
電位と等しくなり、第４の電源線１０４の電位は第２の
電源線１０２の電位と等しくなる。定常状態では第１の
容量素子Ｃ１には、第１の電源線１０１と第２の電源線
１０２の電位差に対応する電荷が保存される。
【００１９】次に、制御線１０５がハイレベルの時を考
える。この時、第１のスイッチ回路Ｐ１２と第２のスイ
ッチ回路Ｎ１２と第３のスイッチ回路Ｎ１３が開き、第
４のスイッチ回路Ｎ１４が閉じる。第１の電位差発生回
路Ｎ１１により、第３の電源線１０３の電位は第１の電
源線１０１の電位より低いレベルになる。また、第２の
電位差発生回路Ｐ１１により、第４の電源線１０４の電
位は第２の電源線１０２の電位より高いレベルになる。
定常状態では第２の容量素子Ｃ２には、前記の第１の電
源線１０１の電位より低いレベルと前記の第２の電源線
１０２の電位より高いレベルの電位差に対応する電荷が
保存される。
【００２０】このように、制御線１０５のローレベルと
ハイレベルの状態に応じて、第３の電源線１０３と第４
の電源線１０４の電位は異なるが、それぞれの電位に対
応して第１の容量素子Ｃ１と第２の容量素子Ｃ２がある
ため、制御線１０５がローレベルとハイレベルの状態を
移行するときの時間を短縮できる。すなわち、制御線１
０５がローレベルとハイレベルの状態を変化させたと
き、第１の容量素子Ｃ１と第２の容量素子Ｃ２に保存さ
れた電荷による電位差の初期値は、第３の電源線１０３
と第４の電源線１０４が定常状態になったときの電位レ
ベルであるため、第３の電源線１０３と第４の電源線１
０４の電位を早く定常状態に移行するように働く。
【００２１】この制御回路を前記第１の実施例の半導体
記憶装置に適用した場合、制御線１０５がローレベル
（動作時）とハイレベル（待機時）の状態に応じて半導
体記憶装置の動作時には半導体記憶装置を構成するＭＯ
Ｓトランジスタのソースの電位を基板電位と等しくし、
半導体記憶装置の待機時にはｎＭＯＳトランジスタのソ
ースの電位を基板電位より高くしｐＭＯＳトランジスタ
のソースの電位を基板電位より低くすることができる。
【００２２】これにより、前記したように、ｎＭＯＳト
ランジスタのソースの電位を基板電位より高くした場合
にしきい電圧は高くなり、ｐＭＯＳトランジスタのソー
スの電位を基板電位より低くした場合にしきい電圧は高
くなることから、動作時にＭＯＳトランジスタのしきい
電圧が低くなるため高速動作が可能となり、待機時にＭ
ＯＳトランジスタのしきい電圧が高くなるため定常電流
がなくなり消費電力を削減できる。
【００２３】図３は本発明の第２実施形態の回路図であ
る。この実施形態では、第１実施形態のｐＭＯＳトラン
ジスタＰ１，Ｐ２を抵抗Ｒ１，Ｒ２に置き換えたもので
ある。すなわち、第１の実施形態のｐＭＯＳトランジス
タＰ１，Ｐ２はそれぞれｎＭＯＳトランジスタＮ１，Ｎ
２の負荷として動作するものであり、抵抗Ｒ１，Ｒ２に
置き換えても同様な機能が得られる。
【００２４】この実施形態においても、各ＭＯＳトラン
ジスタＮ１〜Ｎ４の基板端子がソースと分離され、異な
る電源線に接続されているため、半導体記憶装置の動作
時にはソースの電位を基板電位と等しくすることで、し
きい値電圧が低くされて高速動作が可能となり、半導体
記憶装置の待機時にはｎＭＯＳトランジスタのソースの
電位を基板電位より高くすることで、しきい電圧が高く
されて定常電流が無くなり消費電力を削減できる。
【００２５】なお、本発明の制御回路は本発明の半導体
記憶装置にのみに適用できるのではなく、基板端子とソ
ースとを独立した電源に接続可能に構成されたＭＯＳト
ランジスタからなる半導体装置であれば、動作時にＭＯ
Ｓトランジスタのしきい電圧を低くすることで高速動作
が可能となり、待機時にＭＯＳトランジスタのしきい電
圧を高くすること定常電流がなくなり消費電力を削減で
きる。
【００２６】
【発明の効果】以上説明したように本発明の半導体装置
では、ＭＯＳトランジスタの基板端子をソースと分離し
てそれぞれ異なる電位の電源線に接続しているので、半
導体装置の動作時にはソースの電位を基板電位と等しく
することでしきい電圧を低くして高速動作が可能とな
り、半導体装置の待機時にはソースの電位を基板電位よ
り高くすることこでしきい電圧を高くして定常電流を無
くし、消費電力を削減できる。
【００２７】また、本発明の制御回路では、第１及び第
２の電源線に対して第３，第４の電源線を設け、電位差
発生回路及びスイッチ回路により第３，第４の電源線の
電位を第１及び第２の電源線の電位よりも絶対電位を低
くし、あるいは等電位としているので、前記した本発明
の半導体装置における半導体装置の高速動作と消費電力
の削減を実現することができる。また、容量素子とスイ
ッチ回路の直列回路を第１，第２の電源線と第３，第４
の電源線との間に挿入することで、ＭＯＳトランジスタ
のソースの電位を高速に変化させることができ、前記し
た半導体装置の切り替えの高速化を実現することができ
る。
【図面の簡単な説明】
【図１】本発明を半導体記憶装置に適用した第１の実施
形態の回路図である。
【図２】図１の半導体記憶装置を駆動制御するための制
御回路の一実施形態の回路図である。
【図３】本発明を半導体記憶装置に適用した第２の実施
形態の回路図である。
【図４】従来の半導体記憶装置の一例の回路図である。
【符号の説明】 Ｐ１，Ｐ２ ｐＭＯＳトランジスタ Ｎ１〜Ｎ４ ｎＭＯＳトランジスタ １０１〜１０４ 電源線 １０５ 制御線 Ｂ１，Ｂ２ ビット線 Ｗ ワード線 Ｐ１１，Ｎ１１ 電位差発生回路 Ｐ１２，Ｎ１２〜Ｎ１４ スイッチ回路 Ｃ１，Ｃ２ 容量素子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタを回路素子とし、そ
    のしきい電圧を低く設定した半導体装置において、前記
    ＭＯＳトランジスタのソース端子を基板端子と等しくま
    たはこれよりも絶対電位を低く設定可能な電源線に接続
    したことを特徴とする半導体装置。
  2. 【請求項２】 高電位の第１の電源と、低電位の第２の
    電源と、前記第１の電源と等電位または若干低電位に設
    定可能な第３の電源と、前記第２の電源と等電位または
    若干高電位に設定可能な第４の電源とを備え、メモリセ
    ルは、第１のｐＭＯＳトランジスタと第１のｎＭＯＳト
    ランジスタとを縦続接続した第１のインバータ回路と、
    第２のｐＭＯＳトランジスタと第２ｎＭＯＳトランジス
    タとを縦続接続した第２のインバータ回路とを背中合わ
    せに接続し、第１のインバータ回路の入力端子に接続し
    て第１のビット線とワード線に接続される第３のｎＭＯ
    Ｓトランジスタと、第２のインバータ回路の出力端子に
    接続して第２のビット線とワード線に接続される第４の
    ｎＭＯＳトランジスタとで構成され、前記第１及び第２
    のｐＭＯＳトランジスタの基板端子を第１の電源に、ソ
    ースを第３の電源にそれぞれ接続し、第１ないし第４の
    ｎＭＯＳトランジスタの各基板端子を第２の電源に、ソ
    ースを第４の電源にそれぞれ接続してなる請求項１の半
    導体装置。
  3. 【請求項３】 高電位の第１の電源と、低電位の第２の
    電源と、前記第２の電源と等電位または若干高電位に設
    定可能な第４の電源とを備え、メモリセルは、第１の抵
    抗と第１のｎＭＯＳトランジスタとを接続した第１のイ
    ンバータ回路と、第１の抵抗と第２ｎＭＯＳトランジス
    タとを縦続接続した第２のインバータ回路とを背中合わ
    せに接続し、第１のインバータ回路の入力端子に接続し
    て第１のビット線とワード線に接続される第３のｎＭＯ
    Ｓトランジスタと、第２のインバータ回路の出力端子に
    接続して第２のビット線とワード線に接続される第４の
    ｎＭＯＳトランジスタとで構成され、前記第１ないし第
    ４のｎＭＯＳトランジスタの各基板端子を第２の電源
    に、ソースを第４の電源にそれぞれ接続してなる請求項
    １の半導体装置。
  4. 【請求項４】 高電位が供給される第１の電源線と、低
    電位が供給される第２の電源線と、前記第１の電源線に
    第１の電位差発生回路を介して接続されて第１の電源線
    の電位よりも若干低い電位が供給される第３の電源線
    と、前記第２の電源線に第２の電位差発生回路を介して
    接続されて第２の電源線の電位よりも若干高い電位が供
    給される第３の電源線と、前記第１の電源線と第３の電
    源線を短絡可能な第１のスイッチ回路と、前記第２の電
    源線と第４の電源線を短絡可能な第２のスイッチ回路
    と、前記第１のスイッチ回路と第２のスイッチ回路とを
    同時にオン、オフ制御する制御線とを備えることを特徴
    とする半導体装置の制御回路。
  5. 【請求項５】 第３の電源線と第４の電源線との間に、
    第３のスイッチ回路と第１の容量素子との直列回路と、
    第４のスイッチ回路と第２の容量素子との直列回路とが
    それぞれ接続され、第３及び第４のスイッチ回路は背反
    的に動作される請求項４の半導体装置の制御回路。
  6. 【請求項６】 第１及び第２のスイッチ回路は、半導体
    装置の待機時に開放状態とし、駆動時に短絡状態とする
    ように制御線に制御信号を入力可能とする請求項４また
    は５の半導体装置の制御回路。
  7. 【請求項７】 請求項４ないし６の制御回路の第１ない
    し第４の電源線がそれぞれ第１ないし第４の電源として
    接続される請求項２の半導体装置。
  8. 【請求項８】 請求項４ないし６の制御回路の第１、第
    ３、第４の電源線がそれぞれ第１、第３、第４の電源と
    して接続される請求項３の半導体装置。
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