JP3142416B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、ＬＳＩチップの出力段に設けられて外部の装
置等を駆動する、高速動作のための小振幅動作を行うの
に適合された出力回路の構成に関する。本発明に係る出
力回路は、例えば複数のＬＳＩチップを搭載したボード
上においてチップ間入出力インタフェースとして好適に
利用され得る。
り、特に、ＬＳＩチップの出力段に設けられて外部の装
置等を駆動する、高速動作のための小振幅動作を行うの
に適合された出力回路の構成に関する。本発明に係る出
力回路は、例えば複数のＬＳＩチップを搭載したボード
上においてチップ間入出力インタフェースとして好適に
利用され得る。
【０００２】従来、ＬＳＩの入出力レベルはＴＴＬやＬ
ＶＴＴＬ（ＪＥＤＥＣで標準化された３．３Ｖ電源のイ
ンタフェース仕様）が一般的であったが、このレベルの
ままでは転送データ（入出力データ）の周波数が５０Ｍ
Ｈｚを越えるあたりから、信号の反射の影響が大きくな
り、リンギング等による波形歪みを生じて正常なデータ
転送を行えなくなる。そこで、転送データの振幅を±３
００〜±５００ｍＶ程度に微小化する技術が注目されて
いる。この技術によれば、５０ＭＨｚをはるかに越える
１００ＭＨｚ以上での高速データ転送が可能になる。
ＶＴＴＬ（ＪＥＤＥＣで標準化された３．３Ｖ電源のイ
ンタフェース仕様）が一般的であったが、このレベルの
ままでは転送データ（入出力データ）の周波数が５０Ｍ
Ｈｚを越えるあたりから、信号の反射の影響が大きくな
り、リンギング等による波形歪みを生じて正常なデータ
転送を行えなくなる。そこで、転送データの振幅を±３
００〜±５００ｍＶ程度に微小化する技術が注目されて
いる。この技術によれば、５０ＭＨｚをはるかに越える
１００ＭＨｚ以上での高速データ転送が可能になる。
【０００３】
【従来の技術】図１３に従来形における出力回路の適用
例が示される。図示の例はＬＳＩチップ間の入出力イン
タフェースに適用した場合の構成を示すもので、出力回
路は一方のチップ上に設けられ、高電位の電源ラインＶ
CC（５Ｖ）と低電位の電源ラインＶSS（０Ｖ）の間に接
続されたＣＭＯＳ構成のトランジスタ（ｐチャネルトラ
ンジスタＱ１，ｎチャネルトランジスタＱ２）から成っ
ている。また、他方のチップ上には、チップ間を接続す
る伝送ラインＴＭＬを通して入力される信号ＶIN（定常
状態では出力回路の出力信号ＶOUT と同電位）を処理す
るための差動増幅器ＤＡ、終端抵抗器ＲＴ等が設けられ
ている。この終端抵抗器ＲＴは、出力回路を高速に動作
させ、且つ、信号の反射による波形歪みが生じないよう
に動作させるために必要なもので、伝送ラインＴＭＬの
固有インピーダンスと同じインピーダンスに設定されて
いる。受信側では差動増幅器ＤＡにより、終端電圧ＶTT
（＝ＶCC／２）に対して入力信号ＶINが高いか低いかを
検出する。
例が示される。図示の例はＬＳＩチップ間の入出力イン
タフェースに適用した場合の構成を示すもので、出力回
路は一方のチップ上に設けられ、高電位の電源ラインＶ
CC（５Ｖ）と低電位の電源ラインＶSS（０Ｖ）の間に接
続されたＣＭＯＳ構成のトランジスタ（ｐチャネルトラ
ンジスタＱ１，ｎチャネルトランジスタＱ２）から成っ
ている。また、他方のチップ上には、チップ間を接続す
る伝送ラインＴＭＬを通して入力される信号ＶIN（定常
状態では出力回路の出力信号ＶOUT と同電位）を処理す
るための差動増幅器ＤＡ、終端抵抗器ＲＴ等が設けられ
ている。この終端抵抗器ＲＴは、出力回路を高速に動作
させ、且つ、信号の反射による波形歪みが生じないよう
に動作させるために必要なもので、伝送ラインＴＭＬの
固有インピーダンスと同じインピーダンスに設定されて
いる。受信側では差動増幅器ＤＡにより、終端電圧ＶTT
（＝ＶCC／２）に対して入力信号ＶINが高いか低いかを
検出する。
【０００４】図示の構成において、出力回路（Ｑ１，Ｑ
２）に入力される信号（ノードＮ１の信号）が“Ｌ”レ
ベルの場合にはｐチャネルトランジスタＱ１がオンとな
り、ＶCC→Ｑ１→ＲＴ→ＶTTの経路で電流が流れ、入力
信号ＶINのレベルは終端電圧ＶTTより高くなる。一方、
出力回路の入力信号が“Ｈ”レベルの場合にはｎチャネ
ルトランジスタＱ２がオンとなり、逆にＶTT→ＲＴ→Ｑ
２→ＶSSの経路で電流が流れ、入力信号ＶINのレベルは
終端電圧ＶTTより低くなる。
２）に入力される信号（ノードＮ１の信号）が“Ｌ”レ
ベルの場合にはｐチャネルトランジスタＱ１がオンとな
り、ＶCC→Ｑ１→ＲＴ→ＶTTの経路で電流が流れ、入力
信号ＶINのレベルは終端電圧ＶTTより高くなる。一方、
出力回路の入力信号が“Ｈ”レベルの場合にはｎチャネ
ルトランジスタＱ２がオンとなり、逆にＶTT→ＲＴ→Ｑ
２→ＶSSの経路で電流が流れ、入力信号ＶINのレベルは
終端電圧ＶTTより低くなる。
【０００５】
【発明が解決しようとする課題】上述した従来の構成に
おいて高速動作を行うためには、入出力信号ＶOUT,ＶIN
（定常状態では同電位）の電圧は、ＶTT±４００ｍＶ程
度に抑える必要がある。ここで、終端抵抗器ＲＴは伝送
ラインＴＭＬのインピーダンスで決まる（通常は５０
Ω）ので、出力回路の各トランジスタＱ１，Ｑ２のオン
抵抗は自ずと決まってしまう。つまり、各トランジスタ
Ｑ１，Ｑ２は、その大きさが一義的に決まってしまうた
め、それに応じた駆動能力を持つことになる。
おいて高速動作を行うためには、入出力信号ＶOUT,ＶIN
（定常状態では同電位）の電圧は、ＶTT±４００ｍＶ程
度に抑える必要がある。ここで、終端抵抗器ＲＴは伝送
ラインＴＭＬのインピーダンスで決まる（通常は５０
Ω）ので、出力回路の各トランジスタＱ１，Ｑ２のオン
抵抗は自ずと決まってしまう。つまり、各トランジスタ
Ｑ１，Ｑ２は、その大きさが一義的に決まってしまうた
め、それに応じた駆動能力を持つことになる。
【０００６】従って、例えば１つのチップ（出力回路）
で複数の他のチップを駆動したい場合でも、その出力回
路の駆動能力は限られているため、駆動対象となる全て
のチップを高速に駆動することが極めて困難になるとい
った不都合が生じる。このように従来形の出力回路で
は、高速化のための小振幅動作を実現しようとすると、
出力トランジスタを必要以上に大きくできなくなり、そ
のために各トランジスタの駆動能力も相対的に低下する
という課題があった。
で複数の他のチップを駆動したい場合でも、その出力回
路の駆動能力は限られているため、駆動対象となる全て
のチップを高速に駆動することが極めて困難になるとい
った不都合が生じる。このように従来形の出力回路で
は、高速化のための小振幅動作を実現しようとすると、
出力トランジスタを必要以上に大きくできなくなり、そ
のために各トランジスタの駆動能力も相対的に低下する
という課題があった。
【０００７】本発明は、かかる従来技術における課題に
鑑み創作されたもので、高速動作を実現すると共に、出
力トランジスタの駆動能力を高めることができる出力回
路を備えた半導体集積回路を提供することを目的とす
る。
鑑み創作されたもので、高速動作を実現すると共に、出
力トランジスタの駆動能力を高めることができる出力回
路を備えた半導体集積回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明による半導体集積回路は、所定の基準電圧に
対して“Ｈ”レベルを規定する第１の出力電圧と“Ｌ”
レベルを規定する第２の出力電圧を提供する出力回路
と、実質的に無負荷状態の時の前記第１および第２の出
力電圧を、それぞれ電源相当電圧の絶対値よりも小さい
絶対値を持つ所定の電圧レベルとなるように制御する手
段とを具備することを特徴とする。
め、本発明による半導体集積回路は、所定の基準電圧に
対して“Ｈ”レベルを規定する第１の出力電圧と“Ｌ”
レベルを規定する第２の出力電圧を提供する出力回路
と、実質的に無負荷状態の時の前記第１および第２の出
力電圧を、それぞれ電源相当電圧の絶対値よりも小さい
絶対値を持つ所定の電圧レベルとなるように制御する手
段とを具備することを特徴とする。
【０００９】
【作用】上述した構成によれば、実質的に無負荷状態の
時の第１の出力電圧（“Ｈ”レベル）および第２の出力
電圧（“Ｌ”レベル）は、それぞれ電源相当電圧の絶対
値よりも小さい絶対値を持つように制御がなされてい
る。従って、例えば出力回路を典型的なＣＭＯＳ構成の
トランジスタで構成した場合、各トランジスタのソース
電位（この場合、電源相当電圧の絶対値よりも小さい絶
対値を持つ電圧レベル）を適宜選定することにより、出
力トランジスタのオン抵抗、ひいてはトランジスタの駆
動能力を自由に選択することができる。
時の第１の出力電圧（“Ｈ”レベル）および第２の出力
電圧（“Ｌ”レベル）は、それぞれ電源相当電圧の絶対
値よりも小さい絶対値を持つように制御がなされてい
る。従って、例えば出力回路を典型的なＣＭＯＳ構成の
トランジスタで構成した場合、各トランジスタのソース
電位（この場合、電源相当電圧の絶対値よりも小さい絶
対値を持つ電圧レベル）を適宜選定することにより、出
力トランジスタのオン抵抗、ひいてはトランジスタの駆
動能力を自由に選択することができる。
【００１０】これによって、高速化のための小振幅動作
を損なうことなく、出力トランジスタの駆動能力を高め
ることが可能となる。また、終端抵抗が無い場合（直流
電流を無くしたい場合）には、従来回路では小振幅動作
を行うことはできなかったが、本発明の回路構成によれ
ば、終端抵抗が無い場合でも小振幅動作すなわち高速動
作を実現することが可能となる。
を損なうことなく、出力トランジスタの駆動能力を高め
ることが可能となる。また、終端抵抗が無い場合（直流
電流を無くしたい場合）には、従来回路では小振幅動作
を行うことはできなかったが、本発明の回路構成によれ
ば、終端抵抗が無い場合でも小振幅動作すなわち高速動
作を実現することが可能となる。
【００１１】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１２】
【実施例】図１には本発明の第１実施例としての半導体
集積回路における要部、すなわち出力回路の構成が示さ
れる。図示の回路は、高電位の電源電圧ＶCC（５Ｖ）お
よび所定の基準電圧ＶTTの供給を受けて高電位の内部電
源電圧ＶCC1(＜ＶCC）を生成する電源回路Ｐ１と、低電
位の電源電圧ＶSS（０Ｖ）および基準電圧ＶTTの供給を
受けて低電位の内部電源電圧ＶSS1(＞ＶSS）を生成する
電源回路Ｐ２と、電源回路Ｐ１，Ｐ２の各出力ライン
（内部電源電圧ＶCC1,ＶSS1)間に接続されたＣＭＯＳ構
成のトランジスタ（ｐチャネルトランジスタＱ１および
ｎチャネルトランジスタＱ２）と、同じく電源ラインＶ
CC1,ＶSS1 間に接続されて当該電源電圧ＶCC1,ＶSS1 を
安定化させるためのキャパシタＣとを有している。出力
トランジスタＱ１，Ｑ２は駆動回路として機能し、出力
電圧ＶOUT を提供する。なお、基準電圧ＶTTは内部で生
成され、ＶCC／２に設定されている。
集積回路における要部、すなわち出力回路の構成が示さ
れる。図示の回路は、高電位の電源電圧ＶCC（５Ｖ）お
よび所定の基準電圧ＶTTの供給を受けて高電位の内部電
源電圧ＶCC1(＜ＶCC）を生成する電源回路Ｐ１と、低電
位の電源電圧ＶSS（０Ｖ）および基準電圧ＶTTの供給を
受けて低電位の内部電源電圧ＶSS1(＞ＶSS）を生成する
電源回路Ｐ２と、電源回路Ｐ１，Ｐ２の各出力ライン
（内部電源電圧ＶCC1,ＶSS1)間に接続されたＣＭＯＳ構
成のトランジスタ（ｐチャネルトランジスタＱ１および
ｎチャネルトランジスタＱ２）と、同じく電源ラインＶ
CC1,ＶSS1 間に接続されて当該電源電圧ＶCC1,ＶSS1 を
安定化させるためのキャパシタＣとを有している。出力
トランジスタＱ１，Ｑ２は駆動回路として機能し、出力
電圧ＶOUT を提供する。なお、基準電圧ＶTTは内部で生
成され、ＶCC／２に設定されている。
【００１３】ここで、本実施例の回路構成を図１３の構
成に適用すると、電源回路Ｐ１，Ｐ２から供給すべき内
部電源電圧ＶCC1,ＶSS1 は、終端抵抗器ＲＴの抵抗値
と、入出力信号ＶOUT,ＶINの電圧と、出力トランジスタ
Ｑ１，Ｑ２の駆動能力（オン抵抗）とから決定される。
例えば、低電位側の内部電源電圧ＶSS1 を以下の条件、
すなわち、終端抵抗器ＲＴの抵抗値が５０Ω、入出力信
号ＶOUT,ＶINの電圧がＶTT−４００ｍＶ、そして出力ト
ランジスタＱ１，Ｑ２のオン抵抗が２５Ωとすると、Ｖ
SS1 は（ＶTT−６００ｍＶ）に設定される。
成に適用すると、電源回路Ｐ１，Ｐ２から供給すべき内
部電源電圧ＶCC1,ＶSS1 は、終端抵抗器ＲＴの抵抗値
と、入出力信号ＶOUT,ＶINの電圧と、出力トランジスタ
Ｑ１，Ｑ２の駆動能力（オン抵抗）とから決定される。
例えば、低電位側の内部電源電圧ＶSS1 を以下の条件、
すなわち、終端抵抗器ＲＴの抵抗値が５０Ω、入出力信
号ＶOUT,ＶINの電圧がＶTT−４００ｍＶ、そして出力ト
ランジスタＱ１，Ｑ２のオン抵抗が２５Ωとすると、Ｖ
SS1 は（ＶTT−６００ｍＶ）に設定される。
【００１４】図２には電源回路の一構成例が示される。
図示の電源回路は、電源ラインＶCCと基準電圧ラインＶ
TTの間に直列に接続された抵抗器Ｒ１，Ｒ１’およびｎ
チャネルトランジスタＱ３（そのゲートはドレインに接
続されている）と、抵抗器Ｒ１およびＲ１’の接続点
（ノードＮ２）にゲートが接続され且つ電源ラインＶCC
にドレインが接続されたｎチャネルトランジスタＱ４と
を有している。そして、このトランジスタＱ４のソース
端より高電位の内部電源電圧ＶCC1 が取り出される。
図示の電源回路は、電源ラインＶCCと基準電圧ラインＶ
TTの間に直列に接続された抵抗器Ｒ１，Ｒ１’およびｎ
チャネルトランジスタＱ３（そのゲートはドレインに接
続されている）と、抵抗器Ｒ１およびＲ１’の接続点
（ノードＮ２）にゲートが接続され且つ電源ラインＶCC
にドレインが接続されたｎチャネルトランジスタＱ４と
を有している。そして、このトランジスタＱ４のソース
端より高電位の内部電源電圧ＶCC1 が取り出される。
【００１５】なお、図２の例示は高電位側の電源回路Ｐ
１の構成を示すものであるが、対応する電源ライン
ＶCC，ＶCC1 をそれぞれＶSS，ＶSS1 に置き換えること
により、低電位側の電源回路Ｐ２についても同様に構成
可能であることは当業者には明らかであろう。また、参
考として図３に図１の回路の動作波形が示される。
１の構成を示すものであるが、対応する電源ライン
ＶCC，ＶCC1 をそれぞれＶSS，ＶSS1 に置き換えること
により、低電位側の電源回路Ｐ２についても同様に構成
可能であることは当業者には明らかであろう。また、参
考として図３に図１の回路の動作波形が示される。
【００１６】第１実施例（図１）の構成によれば、無負
荷状態の時（すなわち図１３において無終端時に相
当）、“Ｈ”レベルの出力電圧ＶOHについては電源電圧
ＶCCよりも低い電圧レベルＶCC1 となるように、また
“Ｌ”レベルの出力電圧ＶOLについては電源電圧ＶSSよ
りも高い電圧レベルＶSS1 となるように制御が行なわれ
る。従って、出力トランジスタＱ１，Ｑ２のソース電位
すなわち内部電源電圧ＶCC1,ＶSS1 を適宜選定すること
により、各出力トランジスタのオン抵抗、つまり駆動能
力を自由に選択することができる。
荷状態の時（すなわち図１３において無終端時に相
当）、“Ｈ”レベルの出力電圧ＶOHについては電源電圧
ＶCCよりも低い電圧レベルＶCC1 となるように、また
“Ｌ”レベルの出力電圧ＶOLについては電源電圧ＶSSよ
りも高い電圧レベルＶSS1 となるように制御が行なわれ
る。従って、出力トランジスタＱ１，Ｑ２のソース電位
すなわち内部電源電圧ＶCC1,ＶSS1 を適宜選定すること
により、各出力トランジスタのオン抵抗、つまり駆動能
力を自由に選択することができる。
【００１７】これによって、高速化のための小振幅動作
を損なうことなく、出力トランジスタＱ１，Ｑ２の駆動
能力を高めることが可能となる。図４には本発明の第２
実施例としての半導体集積回路における要部、すなわち
出力回路の構成が示される。前述した第１実施例（図
１）では、動作時に出力トランジスタＱ１，Ｑ２に比較
的大きな電流が流れるので、内部電源電圧ＶCC1,ＶSS1
のレベル変動を抑制するには、電源回路Ｐ１，Ｐ２の容
量を大きくする必要がある。この第２実施例では、使用
する電源回路の容量を小さくできるように改善してい
る。
を損なうことなく、出力トランジスタＱ１，Ｑ２の駆動
能力を高めることが可能となる。図４には本発明の第２
実施例としての半導体集積回路における要部、すなわち
出力回路の構成が示される。前述した第１実施例（図
１）では、動作時に出力トランジスタＱ１，Ｑ２に比較
的大きな電流が流れるので、内部電源電圧ＶCC1,ＶSS1
のレベル変動を抑制するには、電源回路Ｐ１，Ｐ２の容
量を大きくする必要がある。この第２実施例では、使用
する電源回路の容量を小さくできるように改善してい
る。
【００１８】すなわち図４に示すように、本実施例にお
ける出力回路は、電源電圧ＶCCおよび基準電圧ＶTTの供
給を受けて高電位の内部電源電圧ＶCC2(＜ＶCC）を生成
する電源回路Ｐ３と、電源電圧ＶSSおよび基準電圧ＶTT
の供給を受けて低電位の内部電源電圧ＶSS2(＞ＶSS）を
生成する電源回路Ｐ４と、電源回路Ｐ３，Ｐ４の各出力
ライン（内部電源電圧ＶCC2,ＶSS2)間に接続されたＣＭ
ＯＳ構成のトランジスタ（ｐチャネルトランジスタＱ５
およびｎチャネルトランジスタＱ６）と、該トランジス
タの出力（ノードＮ３の信号）に応答し且つ電源ライン
ＶCC，ＶSS間に接続されたＣＭＯＳ構成のトランジスタ
（ｎチャネルトランジスタＱ７およびｐチャネルトラン
ジスタＱ８）とを有している。そして、この最終段のＣ
ＭＯＳゲート（Ｑ７，Ｑ８）から出力電圧ＶOUT が取り
出される。
ける出力回路は、電源電圧ＶCCおよび基準電圧ＶTTの供
給を受けて高電位の内部電源電圧ＶCC2(＜ＶCC）を生成
する電源回路Ｐ３と、電源電圧ＶSSおよび基準電圧ＶTT
の供給を受けて低電位の内部電源電圧ＶSS2(＞ＶSS）を
生成する電源回路Ｐ４と、電源回路Ｐ３，Ｐ４の各出力
ライン（内部電源電圧ＶCC2,ＶSS2)間に接続されたＣＭ
ＯＳ構成のトランジスタ（ｐチャネルトランジスタＱ５
およびｎチャネルトランジスタＱ６）と、該トランジス
タの出力（ノードＮ３の信号）に応答し且つ電源ライン
ＶCC，ＶSS間に接続されたＣＭＯＳ構成のトランジスタ
（ｎチャネルトランジスタＱ７およびｐチャネルトラン
ジスタＱ８）とを有している。そして、この最終段のＣ
ＭＯＳゲート（Ｑ７，Ｑ８）から出力電圧ＶOUT が取り
出される。
【００１９】本実施例の特徴としては、最終段のＣＭＯ
Ｓゲートに関して、通常とは逆の接続形態、つまり、ｎ
チャネルトランジスタＱ７を高電位（ＶCC）側に接続
し、ｐチャネルトランジスタＱ８を低電位（ＶSS）側に
接続している。この構成によれば、トランジスタＱ７の
ソース電位、すなわち出力電圧ＶOUTは、前段のＣＭＯ
Ｓゲート（Ｑ５，Ｑ６）の出力電圧（ノードＮ３の信
号）よりもトランジスタＱ７のスレッショルド電圧だけ
低い電圧値によって決まる。従って、出力を駆動する電
流はＶCC→Ｑ７→ＯＵＴの経路で流れるので、前述した
第１実施例（図１）の問題は回避できる。
Ｓゲートに関して、通常とは逆の接続形態、つまり、ｎ
チャネルトランジスタＱ７を高電位（ＶCC）側に接続
し、ｐチャネルトランジスタＱ８を低電位（ＶSS）側に
接続している。この構成によれば、トランジスタＱ７の
ソース電位、すなわち出力電圧ＶOUTは、前段のＣＭＯ
Ｓゲート（Ｑ５，Ｑ６）の出力電圧（ノードＮ３の信
号）よりもトランジスタＱ７のスレッショルド電圧だけ
低い電圧値によって決まる。従って、出力を駆動する電
流はＶCC→Ｑ７→ＯＵＴの経路で流れるので、前述した
第１実施例（図１）の問題は回避できる。
【００２０】図５には電源回路の一構成例が示される。
図示の電源回路は、電源ラインＶCCと基準電圧ラインＶ
TTの間に直列に接続された抵抗器Ｒ２，Ｒ２’およびｎ
チャネルトランジスタＱ９，Ｑ１０（各ゲートは対応す
るドレインに接続されている）と、抵抗器Ｒ２，Ｒ２’
の接続点（ノードＮ２’）にゲートが接続され且つ電源
ラインＶCCにドレインが接続されたｎチャネルトランジ
スタＱ１１とを有している。そして、このトランジスタ
Ｑ１１のソース端より高電位の内部電源電圧ＶCC2 が取
り出される。
図示の電源回路は、電源ラインＶCCと基準電圧ラインＶ
TTの間に直列に接続された抵抗器Ｒ２，Ｒ２’およびｎ
チャネルトランジスタＱ９，Ｑ１０（各ゲートは対応す
るドレインに接続されている）と、抵抗器Ｒ２，Ｒ２’
の接続点（ノードＮ２’）にゲートが接続され且つ電源
ラインＶCCにドレインが接続されたｎチャネルトランジ
スタＱ１１とを有している。そして、このトランジスタ
Ｑ１１のソース端より高電位の内部電源電圧ＶCC2 が取
り出される。
【００２１】なお、図５の例示は、図２の場合と同様
に、高電位側の電源回路Ｐ３の構成を示すものである
が、対応する電源ラインＶCC，ＶCC2 をそれぞれＶSS，
ＶSS2 に置き換えることにより、低電位側の電源回路Ｐ
４についても同様に構成可能であることは当業者には明
らかであろう。また、参考として図６に図４の回路の動
作波形が示される。
に、高電位側の電源回路Ｐ３の構成を示すものである
が、対応する電源ラインＶCC，ＶCC2 をそれぞれＶSS，
ＶSS2 に置き換えることにより、低電位側の電源回路Ｐ
４についても同様に構成可能であることは当業者には明
らかであろう。また、参考として図６に図４の回路の動
作波形が示される。
【００２２】図７には本発明の第３実施例としての半導
体集積回路における要部、すなわち出力回路の構成が示
される。上述した第２実施例（図４）では、ＣＭＯＳゲ
ート（Ｑ５，Ｑ６）の出力（ノードＮ３の信号）は電圧
レベルＶCC2 とＶSS2 の間で振幅する（図６参照）。し
かし、最終段のＣＭＯＳゲート（トランジスタＱ７，Ｑ
８）の動作を考えると、ノードＮ３の電位をＶSS2 のレ
ベルまで下げなくてもｎチャネルトランジスタＱ７は十
分にカットオフが可能であり、またノードＮ３の電位を
ＶCC2 のレベルまで上げなくてもｐチャネルトランジス
タＱ８は十分にカットオフが可能である。よって、一層
の高速動作のためには、出力トランジスタＱ７，Ｑ８の
ゲート電位の振幅は小さくした方が好ましい。この第３
実施例では、この不都合を改善している。
体集積回路における要部、すなわち出力回路の構成が示
される。上述した第２実施例（図４）では、ＣＭＯＳゲ
ート（Ｑ５，Ｑ６）の出力（ノードＮ３の信号）は電圧
レベルＶCC2 とＶSS2 の間で振幅する（図６参照）。し
かし、最終段のＣＭＯＳゲート（トランジスタＱ７，Ｑ
８）の動作を考えると、ノードＮ３の電位をＶSS2 のレ
ベルまで下げなくてもｎチャネルトランジスタＱ７は十
分にカットオフが可能であり、またノードＮ３の電位を
ＶCC2 のレベルまで上げなくてもｐチャネルトランジス
タＱ８は十分にカットオフが可能である。よって、一層
の高速動作のためには、出力トランジスタＱ７，Ｑ８の
ゲート電位の振幅は小さくした方が好ましい。この第３
実施例では、この不都合を改善している。
【００２３】すなわち図７に示すように、本実施例の特
徴として、出力トランジスタＱ７，Ｑ８のゲート電圧を
別個に供給するようにしている。このために、前段のＣ
ＭＯＳ回路部に関して、２組のＣＭＯＳゲート（ｐチャ
ネルトランジスタＱ１２およびｎチャネルトランジスタ
Ｑ１３と、ｐチャネルトランジスタＱ１４およびｎチャ
ネルトランジスタＱ１５）を設け、さらに、トランジス
タＱ１３，Ｑ１４のソースに基準電圧ＶTTを供給するた
めの基準電圧用電源回路Ｐ５を設けている。
徴として、出力トランジスタＱ７，Ｑ８のゲート電圧を
別個に供給するようにしている。このために、前段のＣ
ＭＯＳ回路部に関して、２組のＣＭＯＳゲート（ｐチャ
ネルトランジスタＱ１２およびｎチャネルトランジスタ
Ｑ１３と、ｐチャネルトランジスタＱ１４およびｎチャ
ネルトランジスタＱ１５）を設け、さらに、トランジス
タＱ１３，Ｑ１４のソースに基準電圧ＶTTを供給するた
めの基準電圧用電源回路Ｐ５を設けている。
【００２４】図８には基準電圧用電源回路Ｐ５の一構成
例が示される。図示の基準電圧用電源回路は、電源ライ
ンＶCCとＶSSの間にそれぞれ直列に接続された抵抗器Ｒ
３、ｐチャネルトランジスタＱ１６（そのゲートはソー
スに接続されている）、ｎチャネルトランジスタＱ１７
（そのゲートはソースに接続されている）、および抵抗
器Ｒ４と、トランジスタＱ１６のソース（ノードＮ６）
にゲートが接続され且つ電源ラインＶCCにソースが接続
されたｐチャネルトランジスタＱ１８と、トランジスタ
Ｑ１７のソース（ノードＮ７）にゲートが接続され且つ
電源ラインＶSSにソースが接続されたｎチャネルトラン
ジスタＱ１９とを有している。そして、トランジスタＱ
１６，Ｑ１７の各ドレインに基準電圧ＶTTが入力され、
トランジスタＱ１８，Ｑ１９の各ドレインより基準電圧
ＶTTが取り出される。
例が示される。図示の基準電圧用電源回路は、電源ライ
ンＶCCとＶSSの間にそれぞれ直列に接続された抵抗器Ｒ
３、ｐチャネルトランジスタＱ１６（そのゲートはソー
スに接続されている）、ｎチャネルトランジスタＱ１７
（そのゲートはソースに接続されている）、および抵抗
器Ｒ４と、トランジスタＱ１６のソース（ノードＮ６）
にゲートが接続され且つ電源ラインＶCCにソースが接続
されたｐチャネルトランジスタＱ１８と、トランジスタ
Ｑ１７のソース（ノードＮ７）にゲートが接続され且つ
電源ラインＶSSにソースが接続されたｎチャネルトラン
ジスタＱ１９とを有している。そして、トランジスタＱ
１６，Ｑ１７の各ドレインに基準電圧ＶTTが入力され、
トランジスタＱ１８，Ｑ１９の各ドレインより基準電圧
ＶTTが取り出される。
【００２５】また、参考として図９に図７の回路の動作
波形が示される。図１０には本発明の第４実施例として
の半導体集積回路における要部、すなわち電源回路の構
成が示される。前述した各実施例では、終端抵抗が常に
一定値（例えば５０Ω）であるものとして説明したが、
終端抵抗は常に一定値とは限らない。直流電流を無くし
たい場合は、終端抵抗が無い場合もあり得る。このよう
な場合、例えば第２実施例（図４，図５参照）では、内
部電源電圧ＶCC2,ＶSS2 の電位が終端抵抗の有無に応じ
て変動する。この第４実施例では、この不都合を改善し
ている。
波形が示される。図１０には本発明の第４実施例として
の半導体集積回路における要部、すなわち電源回路の構
成が示される。前述した各実施例では、終端抵抗が常に
一定値（例えば５０Ω）であるものとして説明したが、
終端抵抗は常に一定値とは限らない。直流電流を無くし
たい場合は、終端抵抗が無い場合もあり得る。このよう
な場合、例えば第２実施例（図４，図５参照）では、内
部電源電圧ＶCC2,ＶSS2 の電位が終端抵抗の有無に応じ
て変動する。この第４実施例では、この不都合を改善し
ている。
【００２６】すなわち図１０に示すように、本実施例の
特徴として、外部から任意に設定可能な情報に基づいて
内部電源電圧ＶCC2 の電圧レベルを制御可能にしてい
る。このために、図５における抵抗器Ｒ２，Ｒ２’の代
わりに、複数の抵抗器（図示の例では簡単化のために３
つの抵抗器Ｒ５〜Ｒ７のみ示される）と、各抵抗器の接
続点とトランジスタＱ１１のゲートの間にそれぞれ接続
された複数のｎチャネルトランジスタＱ２０〜Ｑ２２
と、外部からの制御情報（ロウアドレスストローブ信号
ＲＡＳＸ、コラムアドレスストローブ信号ＣＡＳＸ、ラ
イトイネーブル信号ＷＥＸ、基準電圧ＶREF （これにつ
いては内部で生成してもよい）、クロック信号ＣＬＫ、
アドレス信号ＡＤＤ）に基づいて各トランジスタＱ２０
〜Ｑ２２を選択的にオンオフする出力レベル制御回路Ｏ
ＬＣとを設けている。
特徴として、外部から任意に設定可能な情報に基づいて
内部電源電圧ＶCC2 の電圧レベルを制御可能にしてい
る。このために、図５における抵抗器Ｒ２，Ｒ２’の代
わりに、複数の抵抗器（図示の例では簡単化のために３
つの抵抗器Ｒ５〜Ｒ７のみ示される）と、各抵抗器の接
続点とトランジスタＱ１１のゲートの間にそれぞれ接続
された複数のｎチャネルトランジスタＱ２０〜Ｑ２２
と、外部からの制御情報（ロウアドレスストローブ信号
ＲＡＳＸ、コラムアドレスストローブ信号ＣＡＳＸ、ラ
イトイネーブル信号ＷＥＸ、基準電圧ＶREF （これにつ
いては内部で生成してもよい）、クロック信号ＣＬＫ、
アドレス信号ＡＤＤ）に基づいて各トランジスタＱ２０
〜Ｑ２２を選択的にオンオフする出力レベル制御回路Ｏ
ＬＣとを設けている。
【００２７】図１１には出力レベル制御回路ＯＬＣの一
構成例が示され、図１２にはその動作波形が示される。
図１２の例示は、外部よりデータ（Ｄ）を書き込む場合
の動作波形を示しており、この例ではシンクロナスＤＲ
ＡＭを想定して図示されている。シンクロナスＤＲＡＭ
は、クロック信号ＣＬＫの立ち上がりエッジに同期して
動作する。電源投入直後に、クロック０の時点で、ロウ
アドレスストローブ信号ＲＡＳＸ、コラムアドレススト
ローブ信号ＣＡＳＸおよびライトイネーブル信号ＷＥＸ
を全て“Ｌ”レベルとすると、出力条件設定のモードに
なり、この時、各アドレス入力端にアドレス信号ＡＤＤ
を与え、設定する。出力条件が設定されると、基本的に
は、クロック信号に同期する点を除いて、通常のＤＲＡ
Ｍと同様の動作を行い、コラム選択および書き込み／読
み出しを行う。
構成例が示され、図１２にはその動作波形が示される。
図１２の例示は、外部よりデータ（Ｄ）を書き込む場合
の動作波形を示しており、この例ではシンクロナスＤＲ
ＡＭを想定して図示されている。シンクロナスＤＲＡＭ
は、クロック信号ＣＬＫの立ち上がりエッジに同期して
動作する。電源投入直後に、クロック０の時点で、ロウ
アドレスストローブ信号ＲＡＳＸ、コラムアドレススト
ローブ信号ＣＡＳＸおよびライトイネーブル信号ＷＥＸ
を全て“Ｌ”レベルとすると、出力条件設定のモードに
なり、この時、各アドレス入力端にアドレス信号ＡＤＤ
を与え、設定する。出力条件が設定されると、基本的に
は、クロック信号に同期する点を除いて、通常のＤＲＡ
Ｍと同様の動作を行い、コラム選択および書き込み／読
み出しを行う。
【００２８】図１１に示す回路はこれを実現するための
もので、図中、ＤＡ0 〜ＤＡ6 は差動増幅器を示し、基
準電圧ＶREF （＝１．５Ｖ）に対して各入力信号ＣＬ
Ｋ，ＲＡＳＸ，ＣＡＳＸ，ＷＥＸ，Ａ0 〜Ａn が高いか
低いかを検出する。差動増幅器ＤＡ0 の出力φ0 は各ゲ
ートＧ0 〜Ｇ5 に入力され、差動増幅器ＤＡ1 〜ＤＡ6
の各出力φ1 〜φ6 をラッチする。次いで、ゲートＧ6
で、ＲＡＳＸ, ＣＡＳＸおよびＷＥＸに対応する信号φ
1,φ2 およびφ3 が全て“Ｌ”レベルであることを検出
し、その出力ＮＧでゲートＧ7 〜Ｇ9 を開く。これによ
って、アドレス入力端の情報Ａ0 〜Ａn が、それぞれス
イッチＳＷ0 〜ＳＷn を介して対応するフリップフロッ
プＦＦ0 〜ＦＦn にラッチされる。このラッチされたデ
ータはノードＮ８〜Ｎ１０に出力され、トランジスタＱ
２０〜Ｑ２２の各ゲート（図１０参照）に供給される。
もので、図中、ＤＡ0 〜ＤＡ6 は差動増幅器を示し、基
準電圧ＶREF （＝１．５Ｖ）に対して各入力信号ＣＬ
Ｋ，ＲＡＳＸ，ＣＡＳＸ，ＷＥＸ，Ａ0 〜Ａn が高いか
低いかを検出する。差動増幅器ＤＡ0 の出力φ0 は各ゲ
ートＧ0 〜Ｇ5 に入力され、差動増幅器ＤＡ1 〜ＤＡ6
の各出力φ1 〜φ6 をラッチする。次いで、ゲートＧ6
で、ＲＡＳＸ, ＣＡＳＸおよびＷＥＸに対応する信号φ
1,φ2 およびφ3 が全て“Ｌ”レベルであることを検出
し、その出力ＮＧでゲートＧ7 〜Ｇ9 を開く。これによ
って、アドレス入力端の情報Ａ0 〜Ａn が、それぞれス
イッチＳＷ0 〜ＳＷn を介して対応するフリップフロッ
プＦＦ0 〜ＦＦn にラッチされる。このラッチされたデ
ータはノードＮ８〜Ｎ１０に出力され、トランジスタＱ
２０〜Ｑ２２の各ゲート（図１０参照）に供給される。
【００２９】一方、これとは別に、ヒューズによって固
定的に記憶する機能も準備する。このために、ヒューズ
Ｆ0 〜Ｆn とＦx を設け、ヒューズＦ0 〜Ｆn にはノー
ドＮ８〜Ｎ１０に送るべき情報を記憶させ、ヒューズＦ
x には各スイッチＳＷ0 〜ＳＷn をヒューズ側に切り換
えるための情報を記憶させる。なお、各ヒューズＦ0〜
Ｆn およびＦx は、外部から紫外線を照射することによ
って任意に切断することができる。
定的に記憶する機能も準備する。このために、ヒューズ
Ｆ0 〜Ｆn とＦx を設け、ヒューズＦ0 〜Ｆn にはノー
ドＮ８〜Ｎ１０に送るべき情報を記憶させ、ヒューズＦ
x には各スイッチＳＷ0 〜ＳＷn をヒューズ側に切り換
えるための情報を記憶させる。なお、各ヒューズＦ0〜
Ｆn およびＦx は、外部から紫外線を照射することによ
って任意に切断することができる。
【００３０】このように、図１１に示す回路構成によれ
ば、外部から任意に出力条件を設定でき、また、ヒュー
ズを用いて固定的に記憶させることも可能である。従っ
て、この第４実施例（図１０〜図１２参照）によれば、
終端抵抗の有無もしくは変動に応じて適宜、内部電源電
圧ＶCC2,ＶSS2 の電位を最適値に選択することが可能と
なる。
ば、外部から任意に出力条件を設定でき、また、ヒュー
ズを用いて固定的に記憶させることも可能である。従っ
て、この第４実施例（図１０〜図１２参照）によれば、
終端抵抗の有無もしくは変動に応じて適宜、内部電源電
圧ＶCC2,ＶSS2 の電位を最適値に選択することが可能と
なる。
【００３１】なお、第４実施例では電源回路の構成を第
２実施例（図４，図５参照）と対比させる形で説明した
が、第４実施例で用いた電源回路は第１実施例（図１，
図２参照）にも同様に適用可能であることは当業者には
明らかであろう。
２実施例（図４，図５参照）と対比させる形で説明した
が、第４実施例で用いた電源回路は第１実施例（図１，
図２参照）にも同様に適用可能であることは当業者には
明らかであろう。
【００３２】
【発明の効果】以上説明したように本発明によれば、高
速化のための小振幅動作を実現する一方で、出力トラン
ジスタの駆動能力を高めることができる。また、終端抵
抗が無い場合でも、小振幅動作を実現することが可能と
なる。
速化のための小振幅動作を実現する一方で、出力トラン
ジスタの駆動能力を高めることができる。また、終端抵
抗が無い場合でも、小振幅動作を実現することが可能と
なる。
【図１】本発明の第１実施例としての半導体集積回路に
おける要部の構成を示す回路図である。
おける要部の構成を示す回路図である。
【図２】図１における電源回路の一構成例を示す回路図
である。
である。
【図３】図１の回路の動作波形図である。
【図４】本発明の第２実施例としての半導体集積回路に
おける要部の構成を示す回路図である。
おける要部の構成を示す回路図である。
【図５】図４における電源回路の一構成例を示す回路図
である。
である。
【図６】図４の回路の動作波形図である。
【図７】本発明の第３実施例としての半導体集積回路に
おける要部の構成を示す回路図である。
おける要部の構成を示す回路図である。
【図８】図７における基準電圧用電源回路の一構成例を
示す回路図である。
示す回路図である。
【図９】図７の回路の動作波形図である。
【図１０】本発明の第４実施例としての半導体集積回路
における要部の構成を示す回路図である。
における要部の構成を示す回路図である。
【図１１】図１０における出力レベル制御回路の一構成
例を示す回路図である。
例を示す回路図である。
【図１２】図１１の回路の動作波形図である。
【図１３】従来形における出力回路の適用例を示す図で
ある。
ある。
ＯＬＣ…出力レベル制御回路 Ｐ１〜Ｐ５…電源回路 Ｑ１，Ｑ５，Ｑ８，Ｑ１２，Ｑ１４…ｐチャネルトラン
ジスタ Ｑ２，Ｑ６，Ｑ７，Ｑ１３，Ｑ１５，Ｑ２０，Ｑ２１，
Ｑ２２…ｎチャネルトランジスタ ＶCC，ＶSS…電源相当電圧（外部電源電圧） ＶCC2,ＶSS2 …電源相当電圧 ＶOH…“Ｈ”レベルを規定する第１の出力電圧
（ＶOUT ） ＶOL…“Ｌ”レベルを規定する第２の出力電圧
（ＶOUT ） ＶTT…所定の基準電圧（＝ＶCC／２）
ジスタ Ｑ２，Ｑ６，Ｑ７，Ｑ１３，Ｑ１５，Ｑ２０，Ｑ２１，
Ｑ２２…ｎチャネルトランジスタ ＶCC，ＶSS…電源相当電圧（外部電源電圧） ＶCC2,ＶSS2 …電源相当電圧 ＶOH…“Ｈ”レベルを規定する第１の出力電圧
（ＶOUT ） ＶOL…“Ｌ”レベルを規定する第２の出力電圧
（ＶOUT ） ＶTT…所定の基準電圧（＝ＶCC／２）
Claims (8)
- 【請求項１】 所定の基準電圧（ＶTT）に対して“Ｈ”
レベルを規定する第１の出力電圧（ＶOH）と“Ｌ”レベ
ルを規定する第２の出力電圧（ＶOL）を提供する出力回
路と、 実質的に無負荷状態の時の前記第１および第２の出力電
圧を、それぞれ電源相当電圧（ＶCC，ＶSS；ＶCC2,Ｖ
SS2)の絶対値よりも小さい絶対値を持つ所定の電圧レベ
ルとなるように制御する手段とを具備することを特徴と
する半導体集積回路。 - 【請求項２】 前記出力回路は、外部電源電圧（ＶCC，
ＶSS）および前記所定の基準電圧の供給を受けて、該外
部電源電圧より小さい内部電源電圧を生成する電源回路
（Ｐ１，Ｐ２；Ｐ３，Ｐ４）と、該内部電源電圧の供給
を受けて前記第１および第２の出力電圧を提供する駆動
回路とを具備することを特徴とする請求項１に記載の半
導体集積回路。 - 【請求項３】 前記駆動回路は、前記内部電源電圧の供
給を受けて作動するＣＭＯＳ構成の回路部（Ｑ５，Ｑ
６；Ｑ１２〜Ｑ１５）と、該回路部の出力に応答して前
記第１の出力電圧を提供するｎチャネルトランジスタ
（Ｑ７）と、前記回路部の出力に応答して前記第２の出
力電圧を提供するｐチャネルトランジスタ（Ｑ８）とを
具備することを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項４】 前記ＣＭＯＳ構成の回路部は、前記内部
電源電圧の供給を受けて作動する１組のＣＭＯＳ構成の
トランジスタ（Ｑ５，Ｑ６）を有し、該ＣＭＯＳ構成の
トランジスタの出力により前記ｎチャネルトランジスタ
およびｐチャネルトランジスタの各ゲート電位が共通に
制御されることを特徴とする請求項３に記載の半導体集
積回路。 - 【請求項５】 前記ＣＭＯＳ構成の回路部は、前記内部
電源電圧の供給を受けて作動する２組の直列接続された
ＣＭＯＳ構成のトランジスタ（Ｑ１２〜Ｑ１５）を有
し、一方のＣＭＯＳ構成のトランジスタの出力により前
記ｎチャネルトランジスタのゲート電位が制御され、他
方のＣＭＯＳ構成のトランジスタの出力により前記ｐチ
ャネルトランジスタのゲート電位が制御されることを特
徴とする請求項３に記載の半導体集積回路。 - 【請求項６】 前記一方のＣＭＯＳ構成のトランジスタ
と前記他方のＣＭＯＳ構成のトランジスタの接続点に前
記基準電圧を供給する電源回路（Ｐ５）を更に具備する
ことを特徴とする請求項５に記載の半導体集積回路。 - 【請求項７】 前記電源回路は、外部電源電圧と前記基
準電圧のライン間に接続された複数の抵抗器（Ｒ５〜Ｒ
７）と、各抵抗器により分圧された複数の電圧レベルを
択一的に選択するスイッチ手段（Ｑ２０〜Ｑ２２）と、
外部からの制御情報に基づいて該スイッチ手段のオンオ
フを制御する回路（ＯＬＣ）とを具備し、前記外部から
の制御情報に基づいて前記内部電源電圧の電圧レベルを
可変に制御することを特徴とする請求項２から６のいず
れか一項に記載の半導体集積回路。 - 【請求項８】 前記所定の基準電圧（ＶTT）は、内部で
生成され、外部電源電圧（ＶCC，ＶSS）の中間電位に設
定されることを特徴とする請求項１から７のいずれか一
項に記載の半導体集積回路。
Priority Applications (17)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05112793A JP3142416B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体集積回路 |
| DE69333821T DE69333821T2 (de) | 1992-06-15 | 1993-06-14 | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
| EP98114376A EP0883248B1 (en) | 1992-06-15 | 1993-06-14 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP93304587A EP0575124B1 (en) | 1992-06-15 | 1993-06-14 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| DE69334110T DE69334110T2 (de) | 1992-06-15 | 1993-06-14 | Integrierte Halbleiterschaltung mit Eingangs-Ausgangsschnittstelle für kleine Signalamplituden |
| DE69330219T DE69330219T2 (de) | 1992-06-15 | 1993-06-14 | Integrierte Halbleiterschaltung mit für einen Betrieb mit geringer Amplitude angepasster Eingangs/Ausgangs-Schnittstelle |
| EP98114375A EP0883247B1 (en) | 1992-06-15 | 1993-06-14 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US08/076,434 US5557221A (en) | 1992-06-15 | 1993-06-14 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP03009739A EP1345327B1 (en) | 1992-06-15 | 1993-06-14 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| DE69334054T DE69334054T2 (de) | 1992-06-15 | 1993-06-14 | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
| KR1019930010919A KR970000250B1 (ko) | 1992-06-15 | 1993-06-15 | 소진폭 동작용 입/출력 인터페이스를 갖는 반도체 집적회로 |
| US08/718,045 US6034555A (en) | 1992-06-15 | 1996-09-13 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US09/474,702 US6492846B1 (en) | 1992-06-15 | 1999-12-29 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US10/278,076 US6737893B2 (en) | 1992-06-15 | 2002-10-23 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US10/277,707 US6744300B2 (en) | 1992-06-15 | 2002-10-23 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US10/277,986 US6720804B2 (en) | 1992-05-15 | 2002-10-23 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US10/278,080 US6707325B2 (en) | 1992-06-15 | 2002-10-23 | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05112793A JP3142416B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326591A JPH06326591A (ja) | 1994-11-25 |
| JP3142416B2 true JP3142416B2 (ja) | 2001-03-07 |
Family
ID=14595661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05112793A Expired - Lifetime JP3142416B2 (ja) | 1992-05-15 | 1993-05-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142416B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087885A (en) * | 1997-09-11 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing fast and stable transmission of signals |
| JPH11340800A (ja) * | 1998-05-25 | 1999-12-10 | Seiko Instruments Inc | Ｏｎ／ｏｆｆ機能付き比較回路 |
| JP3954198B2 (ja) | 1998-06-01 | 2007-08-08 | 富士通株式会社 | 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 |
| JP3252903B2 (ja) | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | インタフェース回路 |
| US6952112B2 (en) * | 2000-11-30 | 2005-10-04 | Renesas Technology Corporation | Output buffer circuit with control circuit for modifying supply voltage and transistor size |
| JP3852447B2 (ja) | 2003-06-03 | 2006-11-29 | セイコーエプソン株式会社 | 出力回路及びそれを内蔵する半導体集積回路 |
| KR100599696B1 (ko) * | 2005-05-25 | 2006-07-12 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그 전원 장치 |
| JP5726828B2 (ja) * | 2012-09-11 | 2015-06-03 | 株式会社東芝 | 出力ドライバ |
| WO2025191626A1 (ja) * | 2024-03-11 | 2025-09-18 | 三菱電機株式会社 | ドライバ回路 |
-
1993
- 1993-05-14 JP JP05112793A patent/JP3142416B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH06326591A (ja) | 1994-11-25 |
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