JPH097389A - 多重アクセスポートを備えたメモリの共用的冗長プログラミング - Google Patents
多重アクセスポートを備えたメモリの共用的冗長プログラミングInfo
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- JPH097389A JPH097389A JP8151397A JP15139796A JPH097389A JP H097389 A JPH097389 A JP H097389A JP 8151397 A JP8151397 A JP 8151397A JP 15139796 A JP15139796 A JP 15139796A JP H097389 A JPH097389 A JP H097389A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/818—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for dual-port memories
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 １組のヒューズを共用してＶＲＡＭのカラム
冗長性とシリアル冗長性の両方を実現する。 【解決手段】 本発明の回路は、内部アドレスを記憶
し、内部アドレスによって決まる論理レベル（ＬＬ１
等）を生成するためのプログラム可能な回路（ＰＣ）を
含み、更に、第１の比較回路（ＣＣ１）と第２の比較回
路（ＣＣ２）とを含む。第１の比較回路（ＣＣ１）は内
部アドレスを表現する論理レベル（ＬＬ１等）に応答
し、また第１のアドレス信号（ＣＡ０等）に応答して、
前記内部アドレスと前記第１のアドレス信号（ＣＡ０
等）とが合致することによって決まる第１の合致信号
（ＣＲＦＳＮ）を発生させる。第２の比較回路（ＣＣ
２）は論理レベル（ＬＬ１）と第２のアドレス信号（Ｓ
Ｆ０等）とに応答して、前記内部アドレスと前記第２の
アドレス信号（ＳＦ０等）とが合致することによって決
まる第２の合致信号（ＳＲＳＪＮ）を発生させる。
冗長性とシリアル冗長性の両方を実現する。 【解決手段】 本発明の回路は、内部アドレスを記憶
し、内部アドレスによって決まる論理レベル（ＬＬ１
等）を生成するためのプログラム可能な回路（ＰＣ）を
含み、更に、第１の比較回路（ＣＣ１）と第２の比較回
路（ＣＣ２）とを含む。第１の比較回路（ＣＣ１）は内
部アドレスを表現する論理レベル（ＬＬ１等）に応答
し、また第１のアドレス信号（ＣＡ０等）に応答して、
前記内部アドレスと前記第１のアドレス信号（ＣＡ０
等）とが合致することによって決まる第１の合致信号
（ＣＲＦＳＮ）を発生させる。第２の比較回路（ＣＣ
２）は論理レベル（ＬＬ１）と第２のアドレス信号（Ｓ
Ｆ０等）とに応答して、前記内部アドレスと前記第２の
アドレス信号（ＳＦ０等）とが合致することによって決
まる第２の合致信号（ＳＲＳＪＮ）を発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等の集積回路メモリに
関する。更に詳細には、本発明は欠陥カラムをヒューズ
を使用して置換する方式の冗長カラムを備えた多重ポー
トメモリデバイスに対してシリアルおよびカラムの両冗
長性をプログラミングするために共用ヒューズセットを
使用することに関する。多重ポートＤＲＡＭの１つの例
はビデオランダムアクセスメモリ（ＶＲＡＭ）である。
ＶＲＡＭはマイクロプロセッサとの間でデータの並列的
な送受信を行うための第１のポートを有し、更にビデオ
表示装置へデータを直列的に送信するための第２のポー
トを有する。多重ポートによって画像処理の性能が向上
する。
ダムアクセスメモリ（ＤＲＡＭ）等の集積回路メモリに
関する。更に詳細には、本発明は欠陥カラムをヒューズ
を使用して置換する方式の冗長カラムを備えた多重ポー
トメモリデバイスに対してシリアルおよびカラムの両冗
長性をプログラミングするために共用ヒューズセットを
使用することに関する。多重ポートＤＲＡＭの１つの例
はビデオランダムアクセスメモリ（ＶＲＡＭ）である。
ＶＲＡＭはマイクロプロセッサとの間でデータの並列的
な送受信を行うための第１のポートを有し、更にビデオ
表示装置へデータを直列的に送信するための第２のポー
トを有する。多重ポートによって画像処理の性能が向上
する。
【０００２】
【従来の技術】従来技術のＤＲＡＭおよびＶＲＡＭは冗
長なメモリセルカラムを含んでいる。この冗長なカラム
は欠陥セルを含むカラムを置き換えて使用されるもので
ある。欠陥セルを含むカラムは動作停止され、レーザー
ヒューズをプログラムすることによってチップ上の接続
を変更し、冗長カラムが動作することを許可される。こ
のヒューズのプログラミングは、通常、チップをカプセ
ル封入する前に行われる。この置き換えによって、さも
なければ欠陥チップのままであったチップが生き返り、
それによってプロセス歩留まりが向上する。
長なメモリセルカラムを含んでいる。この冗長なカラム
は欠陥セルを含むカラムを置き換えて使用されるもので
ある。欠陥セルを含むカラムは動作停止され、レーザー
ヒューズをプログラムすることによってチップ上の接続
を変更し、冗長カラムが動作することを許可される。こ
のヒューズのプログラミングは、通常、チップをカプセ
ル封入する前に行われる。この置き換えによって、さも
なければ欠陥チップのままであったチップが生き返り、
それによってプロセス歩留まりが向上する。
【０００３】ＶＲＡＭあるいは同様な多重ポートデバイ
スにおいて、並列ポートのデータはメモリセルの各カラ
ムにつながれたセンス増幅器から取り出される。典型的
には、欠陥カラムを冗長カラムの１つによって置き換え
ることは、論理回路のプログラムを変更して欠陥カラム
のセンス増幅器から冗長カラムのセンス増幅器へ切り替
えることを要求する。ＶＲＡＭでは、直列ポートの出力
は典型的にはシリアルアクセスメモリ（ＳＡＭ）レジス
タから取り出される。ＳＡＭはセンス増幅器からの並列
データを受信し記憶する。もし、欠陥カラムのセンス増
幅器を冗長カラムのセンス増幅器で置換すれば、それに
付随するＳＡＭレジスタもまたその冗長カラムのセンス
増幅器につながるＳＡＭレジスタで置換しなければなら
ない。
スにおいて、並列ポートのデータはメモリセルの各カラ
ムにつながれたセンス増幅器から取り出される。典型的
には、欠陥カラムを冗長カラムの１つによって置き換え
ることは、論理回路のプログラムを変更して欠陥カラム
のセンス増幅器から冗長カラムのセンス増幅器へ切り替
えることを要求する。ＶＲＡＭでは、直列ポートの出力
は典型的にはシリアルアクセスメモリ（ＳＡＭ）レジス
タから取り出される。ＳＡＭはセンス増幅器からの並列
データを受信し記憶する。もし、欠陥カラムのセンス増
幅器を冗長カラムのセンス増幅器で置換すれば、それに
付随するＳＡＭレジスタもまたその冗長カラムのセンス
増幅器につながるＳＡＭレジスタで置換しなければなら
ない。
【０００４】ビデオランダムアクセスメモリは、１９８
７年１月２７日発行の米国特許第４，６３９，８９０
号、”選択可能なカスケード型シリアルシフトレジスタ
を採用した、並列および直列アクセス方式のメモリを使
用したビデオ表示システム（Ｖｉｄｅｏ Ｄｉｓｐｌａ
ｙ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ｍｅｍｏｒｙ Ｗｉｔ
ｈ Ｐａｒａｌｌｅｌ ａｎｄ Ｓｅｒｉａｌ Ａｃｃ
ｅｓｓ Ｅｍｐｌｏｙｉｎｇ Ｓｅｌｅｃｔａｂｌｅ
Ｃａｓｃａｄｅ Ｓｅｒｉａｌ Ｓｈｉｆｔ Ｒｅｇｉ
ｓｔｅｒｓ）”；１９８７年４月２１日発行の米国特許
第４，６６０，１５６号、”命令、プログラムデータ、
および表示データ用の単一のメモリ空間を備えたビデオ
システム（Ｖｉｄｅｏ Ｓｙｓｔｅｍ Ｗｉｔｈ Ｓｉ
ｎｇｌｅＭｅｍｏｒｙ Ｓｐａｃｅ ｆｏｒ Ｉｎｓｔ
ｒｕｃｔｉｏｎ， Ｐｒｏｇｒａｍ Ｄａｔａ ａｎｄ
Ｄｉｓｐｌａｙ Ｄａｔａ）”；１９８７年８月２５
日発行の米国特許第４，６８９，７４１号、”転送サイ
クル中のランダムアクセスを禁止された２重ポートメモ
リを備えたビデオシステム（Ｖｉｄｅｏ Ｓｙｓｔｅｍ
Ｈａｖｉｎｇ ａ Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒ
ｙ Ｗｉｔｈ Ｉｎｈｉｂｉｔｅｄ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｄｕｒｉｎｇ Ｔｒａｎｓｆｅｒ Ｃｙｃ
ｌｅｓ）”；１９８８年５月２４日発行の米国特許第
４，７４７，０８１号、”カラムアドレスによって選択
されるシリアルシフトレジスタを採用した並列および直
列アクセスメモリを使用したビデオ表示システム（Ｖｉ
ｄｅｏＤｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ｍ
ｅｍｏｒｙ Ｗｉｔｈ Ｐａｒａｌｌｅｌ ａｎｄ Ｓ
ｅｒｉａｌ Ａｃｃｅｓｓ Ｅｍｐｌｏｙｉｎｇ Ｓｅ
ｒｉａｌ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒｓ Ｓｅｌｅ
ｃｔｅｄ ｂｙ Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）”；
１９８９年２月２１日発行の米国特許第４，８０７，１
８９号、”多重カラム選択モードを有する読み出し／書
き込みメモリ（Ｒｅａｄ／Ｗｒｉｔｅ Ｍｅｍｏｒｙ
Ｈａｖｉｎｇ ａ Ｍｕｌｔｉｐｌｅ Ｃｏｌｕｍｎ
Ｓｅｌｅｃｔ Ｍｏｄｅ）”；１９８９年３月２８日発
行の米国特許第４，８１７，０５８号、”多重サイクル
書き込みマスクを有する多重入力／出力読み出し／書き
込みメモリ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ／Ｏｕｔｐ
ｕｔＲｅａｄ／Ｗｒｉｔｅ Ｍｅｍｏｒｙ Ｈａｖｉｎ
ｇ ａ Ｍｕｌｔｉｐｌ−Ｃｙｃｌｅ Ｗｒｉｔｅ Ｍ
ａｓｋ）”；１９８９年９月１２日発行の米国特許第
４，８６６，６７８号、”パイプライン化された直列出
力を有する２重ポートメモリ（Ｄｕａｌ−Ｐｏｒｔ Ｍ
ｅｍｏｒｙ Ｈａｖｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ｓｅ
ｒｉａｌ Ｏｕｔｐｕｔ）”；１９９０年１月２日発行
の米国特許第４，８９１，７９５号、”パイプライン化
された直列出力を有する２重ポートメモリ（Ｄｕａｌ−
Ｐｏｒｔ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｐｉｐｅｌｉ
ｎｅｄＳｅｒｉａｌ Ｏｕｔｐｕｔ）”；１９９０年１
月３０日発行の米国特許第４，８９７，８１８号、”転
送サイクル中のランダムアクセスを禁止された２重ポー
トメモリ（Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｗｉｔ
ｈ ＩｎｈｉｂｉｔｅｄＲａｎｄｏｍ Ａｃｃｅｓｓ
Ｄｕｒｉｎｇ Ｔｒａｎｓｆｅｒ Ｃｙｃｌｅｓ）”；
１９９１年８月２０日発行の米国特許第５，０４２，０
１４号、”パイプライン化された直列出力を有する２重
ポートメモリ（Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｈ
ａｖｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ｓｅｒｉａｌ Ｏｕ
ｔｐｕｔ）”；１９９２年１１月１０日発行の米国特許
第５，１６３，０２４号、”カラムアドレスによって選
択されるシリアルシフトレジスタを採用した並列および
直列アクセス方式メモリを使用したビデオ表示システム
（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｕｓｉ
ｎｇ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｐａｒａｌｌｅｌａｎ
ｄ Ｓｅｒｉａｌ Ａｃｃｅｓｓ Ｅｍｐｌｏｙｉｎｇ
ＳｅｒｉａｌＳｈｉｆｔ Ｒｅｇｉｓｔｅｒｓ Ｓｅ
ｌｅｃｔｅｄ ｂｙ Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ）”；１９９３年５月１１日発行の米国特許第５，２
１０，６３９号、”シリアルアクセスによる転送サイク
ル中のランダムアクセスを禁止された２重ポートメモリ
（Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｉｎ
ｈｉｂｉｔｅｄ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｄｕｒ
ｉｎｇ Ｔｒａｎｓｆｅｒ Ｃｙｃｌｅｓ Ｗｉｔｈ
Ｓｅｒｉａｌ Ａｃｃｅｓｓ）”；および１９９４年６
月１４日発行の米国特許第５，３２１，６６５号、”パ
ルス復号方式のシリアルレジスタアクセス構成の２重ポ
ートメモリ（Ｄｕａｌ−Ｐｏｒｔ ＭｅｍｏｒｙＨａｖ
ｉｎｇ ａ Ｓｅｒｉａｌ Ｒｅｇｉｓｔｅｒ Ａｃｃ
ｅｓｓｉｎｇＡｒｒａｎｇｅｍｅｎｔ Ｗｉｔｈ Ｐｕ
ｌｓｅｄ Ｄｅｃｏｄｉｎｇ）”に述べられている。上
記の特許はすべてテキサスインスツルメンツ社に対して
譲渡されており、ここに特に引用する。
７年１月２７日発行の米国特許第４，６３９，８９０
号、”選択可能なカスケード型シリアルシフトレジスタ
を採用した、並列および直列アクセス方式のメモリを使
用したビデオ表示システム（Ｖｉｄｅｏ Ｄｉｓｐｌａ
ｙ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ｍｅｍｏｒｙ Ｗｉｔ
ｈ Ｐａｒａｌｌｅｌ ａｎｄ Ｓｅｒｉａｌ Ａｃｃ
ｅｓｓ Ｅｍｐｌｏｙｉｎｇ Ｓｅｌｅｃｔａｂｌｅ
Ｃａｓｃａｄｅ Ｓｅｒｉａｌ Ｓｈｉｆｔ Ｒｅｇｉ
ｓｔｅｒｓ）”；１９８７年４月２１日発行の米国特許
第４，６６０，１５６号、”命令、プログラムデータ、
および表示データ用の単一のメモリ空間を備えたビデオ
システム（Ｖｉｄｅｏ Ｓｙｓｔｅｍ Ｗｉｔｈ Ｓｉ
ｎｇｌｅＭｅｍｏｒｙ Ｓｐａｃｅ ｆｏｒ Ｉｎｓｔ
ｒｕｃｔｉｏｎ， Ｐｒｏｇｒａｍ Ｄａｔａ ａｎｄ
Ｄｉｓｐｌａｙ Ｄａｔａ）”；１９８７年８月２５
日発行の米国特許第４，６８９，７４１号、”転送サイ
クル中のランダムアクセスを禁止された２重ポートメモ
リを備えたビデオシステム（Ｖｉｄｅｏ Ｓｙｓｔｅｍ
Ｈａｖｉｎｇ ａ Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒ
ｙ Ｗｉｔｈ Ｉｎｈｉｂｉｔｅｄ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｄｕｒｉｎｇ Ｔｒａｎｓｆｅｒ Ｃｙｃ
ｌｅｓ）”；１９８８年５月２４日発行の米国特許第
４，７４７，０８１号、”カラムアドレスによって選択
されるシリアルシフトレジスタを採用した並列および直
列アクセスメモリを使用したビデオ表示システム（Ｖｉ
ｄｅｏＤｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ｍ
ｅｍｏｒｙ Ｗｉｔｈ Ｐａｒａｌｌｅｌ ａｎｄ Ｓ
ｅｒｉａｌ Ａｃｃｅｓｓ Ｅｍｐｌｏｙｉｎｇ Ｓｅ
ｒｉａｌ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒｓ Ｓｅｌｅ
ｃｔｅｄ ｂｙ Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）”；
１９８９年２月２１日発行の米国特許第４，８０７，１
８９号、”多重カラム選択モードを有する読み出し／書
き込みメモリ（Ｒｅａｄ／Ｗｒｉｔｅ Ｍｅｍｏｒｙ
Ｈａｖｉｎｇ ａ Ｍｕｌｔｉｐｌｅ Ｃｏｌｕｍｎ
Ｓｅｌｅｃｔ Ｍｏｄｅ）”；１９８９年３月２８日発
行の米国特許第４，８１７，０５８号、”多重サイクル
書き込みマスクを有する多重入力／出力読み出し／書き
込みメモリ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ／Ｏｕｔｐ
ｕｔＲｅａｄ／Ｗｒｉｔｅ Ｍｅｍｏｒｙ Ｈａｖｉｎ
ｇ ａ Ｍｕｌｔｉｐｌ−Ｃｙｃｌｅ Ｗｒｉｔｅ Ｍ
ａｓｋ）”；１９８９年９月１２日発行の米国特許第
４，８６６，６７８号、”パイプライン化された直列出
力を有する２重ポートメモリ（Ｄｕａｌ−Ｐｏｒｔ Ｍ
ｅｍｏｒｙ Ｈａｖｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ｓｅ
ｒｉａｌ Ｏｕｔｐｕｔ）”；１９９０年１月２日発行
の米国特許第４，８９１，７９５号、”パイプライン化
された直列出力を有する２重ポートメモリ（Ｄｕａｌ−
Ｐｏｒｔ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｐｉｐｅｌｉ
ｎｅｄＳｅｒｉａｌ Ｏｕｔｐｕｔ）”；１９９０年１
月３０日発行の米国特許第４，８９７，８１８号、”転
送サイクル中のランダムアクセスを禁止された２重ポー
トメモリ（Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｗｉｔ
ｈ ＩｎｈｉｂｉｔｅｄＲａｎｄｏｍ Ａｃｃｅｓｓ
Ｄｕｒｉｎｇ Ｔｒａｎｓｆｅｒ Ｃｙｃｌｅｓ）”；
１９９１年８月２０日発行の米国特許第５，０４２，０
１４号、”パイプライン化された直列出力を有する２重
ポートメモリ（Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｈ
ａｖｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ｓｅｒｉａｌ Ｏｕ
ｔｐｕｔ）”；１９９２年１１月１０日発行の米国特許
第５，１６３，０２４号、”カラムアドレスによって選
択されるシリアルシフトレジスタを採用した並列および
直列アクセス方式メモリを使用したビデオ表示システム
（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｕｓｉ
ｎｇ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｐａｒａｌｌｅｌａｎ
ｄ Ｓｅｒｉａｌ Ａｃｃｅｓｓ Ｅｍｐｌｏｙｉｎｇ
ＳｅｒｉａｌＳｈｉｆｔ Ｒｅｇｉｓｔｅｒｓ Ｓｅ
ｌｅｃｔｅｄ ｂｙ Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ）”；１９９３年５月１１日発行の米国特許第５，２
１０，６３９号、”シリアルアクセスによる転送サイク
ル中のランダムアクセスを禁止された２重ポートメモリ
（Ｄｕａｌ−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｉｎ
ｈｉｂｉｔｅｄ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｄｕｒ
ｉｎｇ Ｔｒａｎｓｆｅｒ Ｃｙｃｌｅｓ Ｗｉｔｈ
Ｓｅｒｉａｌ Ａｃｃｅｓｓ）”；および１９９４年６
月１４日発行の米国特許第５，３２１，６６５号、”パ
ルス復号方式のシリアルレジスタアクセス構成の２重ポ
ートメモリ（Ｄｕａｌ−Ｐｏｒｔ ＭｅｍｏｒｙＨａｖ
ｉｎｇ ａ Ｓｅｒｉａｌ Ｒｅｇｉｓｔｅｒ Ａｃｃ
ｅｓｓｉｎｇＡｒｒａｎｇｅｍｅｎｔ Ｗｉｔｈ Ｐｕ
ｌｓｅｄ Ｄｅｃｏｄｉｎｇ）”に述べられている。上
記の特許はすべてテキサスインスツルメンツ社に対して
譲渡されており、ここに特に引用する。
【０００５】従来技術のＶＲＡＭは２組の別々のヒュー
ズセットを使用している。１つはカラム冗長性のために
センス増幅器回路をプログラムするためのもので、もう
１つはシリアル冗長性のためにＳＡＭレジスタをプログ
ラムするためのものである。このため、チップ表面に広
いレイアウト空間が必要とされる。従来技術の別々にな
ったヒューズセットが用いられるのは、シリアル冗長回
路がシリアルヒューズで以てプログラムすべきカラムフ
ァクタ、あるいは予め復号化されたアドレス情報を必要
とする一方で、カラム冗長回路はカラムヒューズで以て
プログラムすべきカラムアドレス情報を必要とすること
のためである。
ズセットを使用している。１つはカラム冗長性のために
センス増幅器回路をプログラムするためのもので、もう
１つはシリアル冗長性のためにＳＡＭレジスタをプログ
ラムするためのものである。このため、チップ表面に広
いレイアウト空間が必要とされる。従来技術の別々にな
ったヒューズセットが用いられるのは、シリアル冗長回
路がシリアルヒューズで以てプログラムすべきカラムフ
ァクタ、あるいは予め復号化されたアドレス情報を必要
とする一方で、カラム冗長回路はカラムヒューズで以て
プログラムすべきカラムアドレス情報を必要とすること
のためである。
【０００６】本発明は、ヒューズ方式で欠陥カラムを置
換するようになった冗長カラムを有し、シリアルアクセ
スメモリ（ＳＡＭ）レジスタを有するＤＲＡＭに関し
て、カラム冗長性とシリアル冗長性の両方のために１組
のヒューズを使用している。カラムアドレス情報は共通
ヒューズセット中へプログラムされる。このカラムアド
レス情報がシリアルファクタ情報へ符号化されて、シリ
アル冗長回路において使用できるようになる。この符号
化／共通ヒューズ回路は、ＶＲＡＭを含むそのような特
殊なＤＲＡＭ上でカラム冗長性とシリアル冗長性とのた
めに別々のヒューズセットを使用することを不要にす
る。
換するようになった冗長カラムを有し、シリアルアクセ
スメモリ（ＳＡＭ）レジスタを有するＤＲＡＭに関し
て、カラム冗長性とシリアル冗長性の両方のために１組
のヒューズを使用している。カラムアドレス情報は共通
ヒューズセット中へプログラムされる。このカラムアド
レス情報がシリアルファクタ情報へ符号化されて、シリ
アル冗長回路において使用できるようになる。この符号
化／共通ヒューズ回路は、ＶＲＡＭを含むそのような特
殊なＤＲＡＭ上でカラム冗長性とシリアル冗長性とのた
めに別々のヒューズセットを使用することを不要にす
る。
【０００７】本発明の回路は、内部アドレスを記憶しそ
の内部アドレスを表現する論理レベルを生成するための
回路を含み、更に、第１の比較回路と第２の比較回路と
を含んでいる。第１の比較回路は、前記論理レベルと第
１のアドレス信号とに応答して、前記内部アドレスと前
記第１のアドレス信号との合致によって決まる第１の合
致信号を発生する。第２の比較回路は、前記論理レベル
と第２のアドレス信号とに応答して、前記内部アドレス
と前記第２のアドレス信号との合致によって決まる第２
の合致信号を発生する。
の内部アドレスを表現する論理レベルを生成するための
回路を含み、更に、第１の比較回路と第２の比較回路と
を含んでいる。第１の比較回路は、前記論理レベルと第
１のアドレス信号とに応答して、前記内部アドレスと前
記第１のアドレス信号との合致によって決まる第１の合
致信号を発生する。第２の比較回路は、前記論理レベル
と第２のアドレス信号とに応答して、前記内部アドレス
と前記第２のアドレス信号との合致によって決まる第２
の合致信号を発生する。
【０００８】
【発明の実施の形態】本発明は１組のヒューズを使用し
てＶＲＡＭのカラム冗長性とシリアル冗長性の両方を実
現している。このことは、共通のヒューズセットをカラ
ムアドレス情報で以てプログラミングし、次にそのカラ
ムアドレス情報をシリアルファクタ情報へ符号化してシ
リアル冗長回路で使用できるようにすることによって実
現される。
てＶＲＡＭのカラム冗長性とシリアル冗長性の両方を実
現している。このことは、共通のヒューズセットをカラ
ムアドレス情報で以てプログラミングし、次にそのカラ
ムアドレス情報をシリアルファクタ情報へ符号化してシ
リアル冗長回路で使用できるようにすることによって実
現される。
【０００９】図１は、セルカラムと冗長なセルカラムと
を有するビデオランダムアクセスメモリＶＲＡＭを示し
ている。各カラムはセンス増幅器ＳＡへつながれてい
る。センス増幅器ＳＡからのデータはデータバスを介し
てマイクロプロセッサＭＰＵとの間で送受信され、ＭＰ
Ｕはアドレスバスを介してＶＲＡＭへアドレス命令を与
える。センス増幅器ＳＡからのデータはＶＲＡＭ中でシ
リアルアクセスメモリレジスタＳＡＭによって直列的な
形に変換される。変換されたデータはシリアルアクセス
メモリレジスタＳＡＭからシリアルバスを介してビデオ
表示装置ＶＤＵへ送信される。
を有するビデオランダムアクセスメモリＶＲＡＭを示し
ている。各カラムはセンス増幅器ＳＡへつながれてい
る。センス増幅器ＳＡからのデータはデータバスを介し
てマイクロプロセッサＭＰＵとの間で送受信され、ＭＰ
Ｕはアドレスバスを介してＶＲＡＭへアドレス命令を与
える。センス増幅器ＳＡからのデータはＶＲＡＭ中でシ
リアルアクセスメモリレジスタＳＡＭによって直列的な
形に変換される。変換されたデータはシリアルアクセス
メモリレジスタＳＡＭからシリアルバスを介してビデオ
表示装置ＶＤＵへ送信される。
【００１０】図２は典型的なカラム冗長回路を示してお
り、そこには別の１組のレーザーヒューズＦと、カラム
アドレス入力ＣＡ０ないしＣＡ５＿、および冗長カラム
選択ラインを駆動するためのカラム冗長性合致出力信号
ＣＲＦＳＮが含まれている。（例えば、アドレス入力Ｃ
Ａ０およびＣＡ０＿は互いに反転関係にある信号であ
る。）もし試験中に欠陥カラムが発見されれば、その欠
陥カラムのアドレスに合致させるようにいくつかのレー
ザーヒューズＦが吹き飛ば（開放）される。それによ
り、デバイス動作中にメモリチップの端子に欠陥カラム
のアドレスが受信されると、冗長回路は合致信号を発生
させてノードＲＳＹ０を高レベルにし、それによって出
力ＣＲＦＳＮが高レベルとなって欠陥カラムを良品の冗
長カラムで以て置換させる。図２の回路はイネーブル信
号ＣＬＥＮ＿によって駆動される。しかし、ＶＲＡＭの
場合、欠陥カラムはまたシリアルアクセスメモリレジス
タＳＡＭの回路も冗長カラムおよびセンス増幅器出力の
変更に合わせて修正されることを要求する。従来技術で
は、この修正は別のヒューズセットを有するシリアル冗
長回路によって行われている。
り、そこには別の１組のレーザーヒューズＦと、カラム
アドレス入力ＣＡ０ないしＣＡ５＿、および冗長カラム
選択ラインを駆動するためのカラム冗長性合致出力信号
ＣＲＦＳＮが含まれている。（例えば、アドレス入力Ｃ
Ａ０およびＣＡ０＿は互いに反転関係にある信号であ
る。）もし試験中に欠陥カラムが発見されれば、その欠
陥カラムのアドレスに合致させるようにいくつかのレー
ザーヒューズＦが吹き飛ば（開放）される。それによ
り、デバイス動作中にメモリチップの端子に欠陥カラム
のアドレスが受信されると、冗長回路は合致信号を発生
させてノードＲＳＹ０を高レベルにし、それによって出
力ＣＲＦＳＮが高レベルとなって欠陥カラムを良品の冗
長カラムで以て置換させる。図２の回路はイネーブル信
号ＣＬＥＮ＿によって駆動される。しかし、ＶＲＡＭの
場合、欠陥カラムはまたシリアルアクセスメモリレジス
タＳＡＭの回路も冗長カラムおよびセンス増幅器出力の
変更に合わせて修正されることを要求する。従来技術で
は、この修正は別のヒューズセットを有するシリアル冗
長回路によって行われている。
【００１１】図３は図２のカラム冗長回路と類似の動作
をする典型的な別になったシリアル冗長回路を示す。こ
のシリアル冗長回路は、１組のレーザーヒューズＦ、シ
リアルファクタ入力ＳＦ０ないしＳＦ１５、そして冗長
シリアルカラム選択ラインを駆動するための合致出力信
号ＳＲＳＪＮを含んでいる。もし欠陥カラムが存在すれ
ば、その欠陥カラムのアドレスに対応するシリアルファ
クタに合致させるようにいくつかのレーザーヒューズＦ
が吹き飛ば（開放）される。それにより、デバイス動作
中に、欠陥カラムのアドレスがシリアル回路に受信され
ると、この冗長回路はシリアルファクタ入力を用いて合
致信号を発生させ、それによってノードＮ３６およびＮ
３８を高レベルにし、それによって出力ＳＲＳＪＮを高
レベルにして、”欠陥”シリアルカラムを良品の冗長な
シリアルカラムで以て置換させる。図３の回路はイネー
ブル信号ＳＲＥＮによって駆動される。
をする典型的な別になったシリアル冗長回路を示す。こ
のシリアル冗長回路は、１組のレーザーヒューズＦ、シ
リアルファクタ入力ＳＦ０ないしＳＦ１５、そして冗長
シリアルカラム選択ラインを駆動するための合致出力信
号ＳＲＳＪＮを含んでいる。もし欠陥カラムが存在すれ
ば、その欠陥カラムのアドレスに対応するシリアルファ
クタに合致させるようにいくつかのレーザーヒューズＦ
が吹き飛ば（開放）される。それにより、デバイス動作
中に、欠陥カラムのアドレスがシリアル回路に受信され
ると、この冗長回路はシリアルファクタ入力を用いて合
致信号を発生させ、それによってノードＮ３６およびＮ
３８を高レベルにし、それによって出力ＳＲＳＪＮを高
レベルにして、”欠陥”シリアルカラムを良品の冗長な
シリアルカラムで以て置換させる。図３の回路はイネー
ブル信号ＳＲＥＮによって駆動される。
【００１２】要するに、従来技術では２組のヒューズが
用いられてシリアルとカラムの両方の冗長性を別々に実
現しているが、両ヒューズセットが置換するのは同じ欠
陥カラムアドレスに関するものである。
用いられてシリアルとカラムの両方の冗長性を別々に実
現しているが、両ヒューズセットが置換するのは同じ欠
陥カラムアドレスに関するものである。
【００１３】
【実施例】図４は本発明の１つの実施例を示す。図４の
回路はプログラム可能な回路ＰＣ中に共用されるレーザ
ーヒューズＦを含んでいる。カラムアドレス信号入力は
ＣＡ０、ＣＡ０＿、ＣＡ１およびＣＡ１＿を含む。プロ
グラム可能な回路ＰＣの出力における論理レベルＬＬ１
等はヒューズＦをプログラムすることによって決まり、
比較回路ＣＣ１によって比較される。比較回路ＣＣ１
は、ヒューズが吹き飛ばされているかどうかに依存し
て、カラムアドレス信号またはそれの相補信号、すなわ
ちＣＡ０またはＣＡ０＿を通過させ、冗長カラムアドレ
スＣＲＦＳ１、ＣＲＦＳ２等を発生させる。比較回路Ｃ
Ｃ１はＮＡＮＤ回路Ｎ１を含んでいる。冗長カラムアド
レスＣＲＦＳ１等はＮＡＮＤ回路Ｎ１へ送信され、Ｎ１
はすべての冗長カラムアドレスＣＲＦＳ１等が高レベル
の時、特定の冗長カラムをイネーブルするための合致信
号ＣＲＦＳＮを供給する。
回路はプログラム可能な回路ＰＣ中に共用されるレーザ
ーヒューズＦを含んでいる。カラムアドレス信号入力は
ＣＡ０、ＣＡ０＿、ＣＡ１およびＣＡ１＿を含む。プロ
グラム可能な回路ＰＣの出力における論理レベルＬＬ１
等はヒューズＦをプログラムすることによって決まり、
比較回路ＣＣ１によって比較される。比較回路ＣＣ１
は、ヒューズが吹き飛ばされているかどうかに依存し
て、カラムアドレス信号またはそれの相補信号、すなわ
ちＣＡ０またはＣＡ０＿を通過させ、冗長カラムアドレ
スＣＲＦＳ１、ＣＲＦＳ２等を発生させる。比較回路Ｃ
Ｃ１はＮＡＮＤ回路Ｎ１を含んでいる。冗長カラムアド
レスＣＲＦＳ１等はＮＡＮＤ回路Ｎ１へ送信され、Ｎ１
はすべての冗長カラムアドレスＣＲＦＳ１等が高レベル
の時、特定の冗長カラムをイネーブルするための合致信
号ＣＲＦＳＮを供給する。
【００１４】ヒューズＦの情報はシリアル冗長性のため
にも用いられる。ヒューズＦ中にプログラミングされた
冗長カラム情報は、プログラムされたカラムアドレスに
対応するシリアルファクタをシリアル冗長回路を通して
通過させるために用いられ、それによって冗長シリアル
ファクタを発生させる。シリアルファクタ入力はＳＦ
０、ＳＦ１、ＳＦ２、およびＳＦ３を含む。インバータ
ＩＮＶをつながれ、並列接続されたソース−ドレイント
ランジスタＴＰを含む第２の比較回路ＣＣ２は、プログ
ラム可能な回路ＰＣの出力における論理レベルＬＬ１等
（それの反転）を、対応するシリアルファクタＳＦ０、
ＳＦ１、ＳＦ２、およびＳＦ３等と比較して、冗長シリ
アルファクタデータＳＲＳＪ１、ＳＲＳＪ２等を供給す
る。比較回路ＣＣ２はＮＡＮＤ回路Ｎ２を含んでいる。
Ｎ２はすべての冗長シリアルファクタデータＳＲＳＪ
１、ＳＲＳＪ２等が高レベルの時、イネーブル冗長シリ
アルカラム選択信号または第２の合致信号ＳＲＳＪＮを
供給する。
にも用いられる。ヒューズＦ中にプログラミングされた
冗長カラム情報は、プログラムされたカラムアドレスに
対応するシリアルファクタをシリアル冗長回路を通して
通過させるために用いられ、それによって冗長シリアル
ファクタを発生させる。シリアルファクタ入力はＳＦ
０、ＳＦ１、ＳＦ２、およびＳＦ３を含む。インバータ
ＩＮＶをつながれ、並列接続されたソース−ドレイント
ランジスタＴＰを含む第２の比較回路ＣＣ２は、プログ
ラム可能な回路ＰＣの出力における論理レベルＬＬ１等
（それの反転）を、対応するシリアルファクタＳＦ０、
ＳＦ１、ＳＦ２、およびＳＦ３等と比較して、冗長シリ
アルファクタデータＳＲＳＪ１、ＳＲＳＪ２等を供給す
る。比較回路ＣＣ２はＮＡＮＤ回路Ｎ２を含んでいる。
Ｎ２はすべての冗長シリアルファクタデータＳＲＳＪ
１、ＳＲＳＪ２等が高レベルの時、イネーブル冗長シリ
アルカラム選択信号または第２の合致信号ＳＲＳＪＮを
供給する。
【００１５】例えば、もしＣＡ０＝１およびＣＡ１＝０
によってアクセスされるカラムが不良品であれば、その
時は最も上のヒューズだけが吹き飛ばされる。チップの
電源投入時に制御信号パルスによってヒューズの状態が
ノードＮ０およびＮ１上へラッチされる。これによっ
て、ノードＮ０は低レベルに、ノードＮ１は高レベルに
ラッチされる。更にこれによって、信号ＣＡ０およびＣ
Ａ１＿がパスゲートを通過して冗長カラムアドレスが生
成される。従って、不良カラムがアドレス指定されれ
ば、すなわちＣＡ０＝１およびＣＡ１＝０ならば、ＣＡ
０＝１およびＣＡ１＿＝１であるため、両方の冗長カラ
ムアドレスが高レベルになる。これにより、その冗長カ
ラムがイネーブルされる。
によってアクセスされるカラムが不良品であれば、その
時は最も上のヒューズだけが吹き飛ばされる。チップの
電源投入時に制御信号パルスによってヒューズの状態が
ノードＮ０およびＮ１上へラッチされる。これによっ
て、ノードＮ０は低レベルに、ノードＮ１は高レベルに
ラッチされる。更にこれによって、信号ＣＡ０およびＣ
Ａ１＿がパスゲートを通過して冗長カラムアドレスが生
成される。従って、不良カラムがアドレス指定されれ
ば、すなわちＣＡ０＝１およびＣＡ１＝０ならば、ＣＡ
０＝１およびＣＡ１＿＝１であるため、両方の冗長カラ
ムアドレスが高レベルになる。これにより、その冗長カ
ラムがイネーブルされる。
【００１６】シリアル冗長性もまた、ラッチされたノー
ドＮ０およびＮ１に記憶されているヒューズ情報を使用
して、シリアル冗長回路を通して対応するシリアルファ
クタ入力を通過させる。低レベルのノードＮ０と高レベ
ルのノードＮ１とによってノードＮＡ、ＮＣ、およびＮ
Ｄが低レベルに、そしてノードＮＢが高レベルに設定さ
れる。このことはＳＦ１信号がパスゲートを通過して冗
長シリアルファクタを発生させることを許容する。事
実、ＳＦ１信号がＣＡ０＝１およびＣＡ１＝０における
同じメモリ位置をアクセスするため、このことはシリア
ル冗長性をカラム冗長性と同じカラムアドレスにプログ
ラムする。
ドＮ０およびＮ１に記憶されているヒューズ情報を使用
して、シリアル冗長回路を通して対応するシリアルファ
クタ入力を通過させる。低レベルのノードＮ０と高レベ
ルのノードＮ１とによってノードＮＡ、ＮＣ、およびＮ
Ｄが低レベルに、そしてノードＮＢが高レベルに設定さ
れる。このことはＳＦ１信号がパスゲートを通過して冗
長シリアルファクタを発生させることを許容する。事
実、ＳＦ１信号がＣＡ０＝１およびＣＡ１＝０における
同じメモリ位置をアクセスするため、このことはシリア
ル冗長性をカラム冗長性と同じカラムアドレスにプログ
ラムする。
【００１７】この回路は１つのチップ上で複数回繰り返
されて、冗長性のために必要とされるアドレスすべてを
プログラムするようにされる。この回路を修正すること
によって３：８または４：１６のデコーダが形成でき
る。本発明の特長はチップ上のヒューズ数が少なくてよ
く、そのため空間が節約できるということである。更
に、本発明は、カラムとシリアルの両方の冗長性を使用
することで、チップ欠陥を修正するために吹き飛ばす必
要のあるヒューズの数を減らすことができる。
されて、冗長性のために必要とされるアドレスすべてを
プログラムするようにされる。この回路を修正すること
によって３：８または４：１６のデコーダが形成でき
る。本発明の特長はチップ上のヒューズ数が少なくてよ
く、そのため空間が節約できるということである。更
に、本発明は、カラムとシリアルの両方の冗長性を使用
することで、チップ欠陥を修正するために吹き飛ばす必
要のあるヒューズの数を減らすことができる。
【００１８】出力信号、または合致信号ＣＲＦＳＮは、
データバスポートのようなメモリのアクセスポートの１
つを制御するための、接続された回路へ送信される。出
力信号または合致信号ＣＲＦＳＮは、シリアルバスポー
トのようなメモリの第２のアクセスポートを制御するた
めの、接続された回路へ送信される。各ポートにおける
前記接続された回路としては、入力／出力回路、復号化
回路、センス回路、タイミング回路、駆動回路、および
冗長回路が含まれるが、それらに限定されない。接続さ
れた回路は、例えば、合致信号からの命令に依存して、
標準的なセルカラムまたは冗長セルカラムのいずれかと
ポートとの間のデータ通信を制御する。
データバスポートのようなメモリのアクセスポートの１
つを制御するための、接続された回路へ送信される。出
力信号または合致信号ＣＲＦＳＮは、シリアルバスポー
トのようなメモリの第２のアクセスポートを制御するた
めの、接続された回路へ送信される。各ポートにおける
前記接続された回路としては、入力／出力回路、復号化
回路、センス回路、タイミング回路、駆動回路、および
冗長回路が含まれるが、それらに限定されない。接続さ
れた回路は、例えば、合致信号からの命令に依存して、
標準的なセルカラムまたは冗長セルカラムのいずれかと
ポートとの間のデータ通信を制御する。
【００１９】本発明はレーザーヒューズに限定されな
い。例えば、ＥＰＲＯＭセルあるいは電流で吹き飛ばさ
れるヒューズを用いても構わない。
い。例えば、ＥＰＲＯＭセルあるいは電流で吹き飛ばさ
れるヒューズを用いても構わない。
【００２０】要約すると、本発明の回路はＶＲＡＭ上で
シリアルとカラムの両方の冗長性をプログラミングする
ために使用される。これは２つ以上のポートの冗長性を
プログラミングするために使用されるプログラム可能な
回路が使用されている２重または多重ポートの任意デバ
イスに適用できる。
シリアルとカラムの両方の冗長性をプログラミングする
ために使用される。これは２つ以上のポートの冗長性を
プログラミングするために使用されるプログラム可能な
回路が使用されている２重または多重ポートの任意デバ
イスに適用できる。
【００２１】本発明は例示実施例に関して説明してきた
が、この説明は限定的なものではない。本明細書の説明
を参照することによって例示実施例に対する各種の修
正、本発明のその他の実施例が当業者には思いつかれる
であろう。本発明の特許請求の範囲は本発明の範囲に含
まれるそのような修正や実施例をすべて包含する。
が、この説明は限定的なものではない。本明細書の説明
を参照することによって例示実施例に対する各種の修
正、本発明のその他の実施例が当業者には思いつかれる
であろう。本発明の特許請求の範囲は本発明の範囲に含
まれるそのような修正や実施例をすべて包含する。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１）それぞれを制御するための接続された回路を有す
る少なくとも第１と第２のアクセスポートを備えたメモ
リであって、データを記憶するためにカラム状に配置さ
れたセルを含むメモリに対して、共用的に冗長性をプロ
グラミングするための回路であって、内部アドレスを記
憶するためのプログラム可能な回路、前記内部アドレス
と第１のアドレス信号とに応答して、前記内部アドレス
と前記第１のアドレス信号とが合致することによって決
まる第１の合致信号であって、前記第１のアクセスポー
トへつながれた前記接続された回路へ送信されるように
なった第１の合致信号を発生させる第１の比較回路、お
よび前記内部アドレスと第２のアドレス信号とに応答し
て、前記内部アドレスと前記第２のアドレス信号とが合
致することによって決まる第２の合致信号であって、前
記第２のアクセスポートへつながれた前記接続された回
路へ送信されるようになった第２の合致信号を発生させ
る第２の比較回路、を含む回路。
る。 （１）それぞれを制御するための接続された回路を有す
る少なくとも第１と第２のアクセスポートを備えたメモ
リであって、データを記憶するためにカラム状に配置さ
れたセルを含むメモリに対して、共用的に冗長性をプロ
グラミングするための回路であって、内部アドレスを記
憶するためのプログラム可能な回路、前記内部アドレス
と第１のアドレス信号とに応答して、前記内部アドレス
と前記第１のアドレス信号とが合致することによって決
まる第１の合致信号であって、前記第１のアクセスポー
トへつながれた前記接続された回路へ送信されるように
なった第１の合致信号を発生させる第１の比較回路、お
よび前記内部アドレスと第２のアドレス信号とに応答し
て、前記内部アドレスと前記第２のアドレス信号とが合
致することによって決まる第２の合致信号であって、前
記第２のアクセスポートへつながれた前記接続された回
路へ送信されるようになった第２の合致信号を発生させ
る第２の比較回路、を含む回路。
【００２３】（２）第１項記載の回路であって、前記第
１のアクセスポートがデータバスへつながれている回
路。
１のアクセスポートがデータバスへつながれている回
路。
【００２４】（３）第１項記載の回路であって、前記第
２のポートがシリアルバスへつながれている回路。
２のポートがシリアルバスへつながれている回路。
【００２５】（４）第１項記載の回路であって、前記第
２のアドレス信号がシリアルファクタ入力である回路。
２のアドレス信号がシリアルファクタ入力である回路。
【００２６】（５）第１項記載の回路であって、前記第
１の合致信号が前記メモリの冗長カラムと前記第１のポ
ートとの間でデータ通信を引き起こすようになった回
路。
１の合致信号が前記メモリの冗長カラムと前記第１のポ
ートとの間でデータ通信を引き起こすようになった回
路。
【００２７】（６）第１項記載の回路であって、前記第
２の合致信号が前記メモリの冗長カラムと前記第２のポ
ートとの間でデータ通信を引き起こすようになった回
路。
２の合致信号が前記メモリの冗長カラムと前記第２のポ
ートとの間でデータ通信を引き起こすようになった回
路。
【００２８】（７）第１項記載の回路であって、前記ポ
ートを制御するための前記接続された回路が冗長回路と
タイミング回路とを含んでいる回路。
ートを制御するための前記接続された回路が冗長回路と
タイミング回路とを含んでいる回路。
【００２９】（８）それぞれを制御するための接続され
た回路を有する少なくとも第１と第２のアクセスポート
を備えたメモリに対して、シリアルおよびカラムの両方
の冗長性をプログラミングするための方法であって、内
部アドレスを生成および記憶すること、前記内部アドレ
スを第１のアドレス信号と比較すること、前記内部アド
レスと前記第１のアドレス信号との合致によって決まる
第１の合致信号を生成し、前記第１の合致信号を前記第
１のアクセスポートへつながれた前記接続された回路へ
送信すること、前記内部アドレスを第２のアドレス信号
と比較すること、および前記内部アドレスと前記第２の
アドレス信号との合致によって決まる第２の合致信号を
生成し、前記第２の合致信号を前記第２のアクセスポー
トへつながれた前記接続された回路へ送信すること、を
含む方法。
た回路を有する少なくとも第１と第２のアクセスポート
を備えたメモリに対して、シリアルおよびカラムの両方
の冗長性をプログラミングするための方法であって、内
部アドレスを生成および記憶すること、前記内部アドレ
スを第１のアドレス信号と比較すること、前記内部アド
レスと前記第１のアドレス信号との合致によって決まる
第１の合致信号を生成し、前記第１の合致信号を前記第
１のアクセスポートへつながれた前記接続された回路へ
送信すること、前記内部アドレスを第２のアドレス信号
と比較すること、および前記内部アドレスと前記第２の
アドレス信号との合致によって決まる第２の合致信号を
生成し、前記第２の合致信号を前記第２のアクセスポー
トへつながれた前記接続された回路へ送信すること、を
含む方法。
【００３０】（９）第８項記載の方法であって、前記第
１のアクセスポートがデータバスへつながれている方
法。
１のアクセスポートがデータバスへつながれている方
法。
【００３１】（１０）第８項記載の方法であって、前記
第２のポートがシリアルバスへつながれている方法。
第２のポートがシリアルバスへつながれている方法。
【００３２】（１１）第８項記載の方法であって、前記
第２のアドレス信号がシリアルファクタ入力である方
法。
第２のアドレス信号がシリアルファクタ入力である方
法。
【００３３】（１２）第８項記載の方法であって、前記
第１の合致信号が前記メモリの冗長カラムと前記第１の
ポートとの間でデータ通信を引き起こすようになった方
法。
第１の合致信号が前記メモリの冗長カラムと前記第１の
ポートとの間でデータ通信を引き起こすようになった方
法。
【００３４】（１３）第８項記載の方法であって、前記
第２の合致信号が前記メモリの冗長カラムと前記第２の
ポートとの間でデータ通信を引き起こすようになった方
法。
第２の合致信号が前記メモリの冗長カラムと前記第２の
ポートとの間でデータ通信を引き起こすようになった方
法。
【００３５】（１４）第８項記載の方法であって、前記
ポートを制御するための前記接続された回路が冗長回路
とタイミング回路とを含んでいる方法。
ポートを制御するための前記接続された回路が冗長回路
とタイミング回路とを含んでいる方法。
【００３６】（１５）それぞれを制御するための接続さ
れた手段を有する少なくとも第１と第２のアクセスポー
トを備えたメモリに対して、共用的に冗長性をプログラ
ミングするための回路であって、内部アドレスを生成
し、記憶するためのプログラム可能な手段、前記内部ア
ドレスと第１のアドレス信号とに応答して、前記内部ア
ドレスと前記第１のアドレス信号とが合致することによ
って決まる第１の合致信号であって、前記第１のアクセ
スポートへつながれた前記接続された手段へ送信される
ようになった第１の合致信号を発生させる第１の比較回
路、および前記内部アドレスと第２のアドレス信号とに
応答して、前記内部アドレスと前記第２のアドレス信号
とが合致することによって決まる第２の合致信号であっ
て、前記第２のアクセスポートへつながれた前記接続さ
れた手段へ送信されるようになった第２の合致信号を発
生させる第２の比較回路、を含む回路。
れた手段を有する少なくとも第１と第２のアクセスポー
トを備えたメモリに対して、共用的に冗長性をプログラ
ミングするための回路であって、内部アドレスを生成
し、記憶するためのプログラム可能な手段、前記内部ア
ドレスと第１のアドレス信号とに応答して、前記内部ア
ドレスと前記第１のアドレス信号とが合致することによ
って決まる第１の合致信号であって、前記第１のアクセ
スポートへつながれた前記接続された手段へ送信される
ようになった第１の合致信号を発生させる第１の比較回
路、および前記内部アドレスと第２のアドレス信号とに
応答して、前記内部アドレスと前記第２のアドレス信号
とが合致することによって決まる第２の合致信号であっ
て、前記第２のアクセスポートへつながれた前記接続さ
れた手段へ送信されるようになった第２の合致信号を発
生させる第２の比較回路、を含む回路。
【００３７】（１６）第１５項記載の回路であって、前
記第１のアクセスポートがデータバスへつながれている
回路。
記第１のアクセスポートがデータバスへつながれている
回路。
【００３８】（１７）第１５項記載の回路であって、前
記第２のポートがシリアルバスへつながれている回路。
記第２のポートがシリアルバスへつながれている回路。
【００３９】（１８）第１５項記載の回路であって、前
記第２のアドレス信号がシリアルファクタ入力である回
路。
記第２のアドレス信号がシリアルファクタ入力である回
路。
【００４０】（１９）第１５項記載の回路であって、前
記第１の合致信号が前記メモリの冗長カラムと前記第１
のポートとの間でデータ通信を引き起こすようになった
回路。
記第１の合致信号が前記メモリの冗長カラムと前記第１
のポートとの間でデータ通信を引き起こすようになった
回路。
【００４１】（２０）第１５項記載の回路であって、前
記第２の合致信号が前記メモリの冗長カラムと前記第２
のポートとの間でデータ通信を引き起こすようになった
回路。
記第２の合致信号が前記メモリの冗長カラムと前記第２
のポートとの間でデータ通信を引き起こすようになった
回路。
【００４２】（２１）第１５項記載の回路であって、前
記ポートを制御するための前記接続された手段が冗長回
路とタイミング回路とを含んでいる回路。
記ポートを制御するための前記接続された手段が冗長回
路とタイミング回路とを含んでいる回路。
【００４３】（２２）本発明の回路は、内部アドレスを
記憶し、内部アドレスによって決まる論理レベル（ＬＬ
１等）を生成するためのプログラム可能な回路（ＰＣ）
を含み、更に、第１の比較回路（ＣＣ１）と第２の比較
回路（ＣＣ２）とを含む。第１の比較回路（ＣＣ１）は
内部アドレスを表現する論理レベル（ＬＬ１等）に応答
し、また第１のアドレス信号（ＣＡ０等）に応答して、
前記内部アドレスと前記第１のアドレス信号（ＣＡ０
等）とが合致することによって決まる第１の合致信号
（ＣＲＦＳＮ）を発生させる。第２の比較回路（ＣＣ
２）は論理レベル（ＬＬ１）と第２のアドレス信号（Ｓ
Ｆ０等）とに応答して、前記内部アドレスと前記第２の
アドレス信号（ＳＦ０等）とが合致することによって決
まる第２の合致信号（ＳＲＳＪＮ）を発生させる。
記憶し、内部アドレスによって決まる論理レベル（ＬＬ
１等）を生成するためのプログラム可能な回路（ＰＣ）
を含み、更に、第１の比較回路（ＣＣ１）と第２の比較
回路（ＣＣ２）とを含む。第１の比較回路（ＣＣ１）は
内部アドレスを表現する論理レベル（ＬＬ１等）に応答
し、また第１のアドレス信号（ＣＡ０等）に応答して、
前記内部アドレスと前記第１のアドレス信号（ＣＡ０
等）とが合致することによって決まる第１の合致信号
（ＣＲＦＳＮ）を発生させる。第２の比較回路（ＣＣ
２）は論理レベル（ＬＬ１）と第２のアドレス信号（Ｓ
Ｆ０等）とに応答して、前記内部アドレスと前記第２の
アドレス信号（ＳＦ０等）とが合致することによって決
まる第２の合致信号（ＳＲＳＪＮ）を発生させる。
【図１】マイクロプロセッサおよびビデオ表示装置へつ
ながれたＶＲＡＭの簡略化された部分的ブロック図。
ながれたＶＲＡＭの簡略化された部分的ブロック図。
【図２】欠陥カラムを冗長カラムで以て置換するための
１組のレーザーヒューズを含む、典型的な従来技術のカ
ラム冗長回路を示す図。
１組のレーザーヒューズを含む、典型的な従来技術のカ
ラム冗長回路を示す図。
【図３】欠陥カラムに付随するＳＡＭレジスタを冗長Ｓ
ＡＭレジスタで以て置換するための１組のレーザーヒュ
ーズを含む典型的な従来技術のシリアル冗長回路を示す
図。
ＡＭレジスタで以て置換するための１組のレーザーヒュ
ーズを含む典型的な従来技術のシリアル冗長回路を示す
図。
【図４】カラム冗長性とシリアル冗長性の両方のために
１組のヒューズを使用した回路を示す模式的電気回路図
を示す図。
１組のヒューズを使用した回路を示す模式的電気回路図
を示す図。
ＶＲＡＭ ビデオランダムアクセスメモリ ＭＰＵ マイクロプロセッサ ＶＤＵ ビデオ表示装置 ＰＣ プログラム可能な回路 ＣＣ１ 第１の比較回路 ＣＣ２ 第２の比較回路 ＣＬＥＮ イネーブル信号 ＣＲＦＳＮ 第１の合致信号 ＳＲＳＪＮ 第２の合致信号
Claims (2)
- 【請求項１】 それぞれを制御するための接続された回
路を有する少なくとも第１と第２のアクセスポートを備
えたメモリであって、データを記憶するためにカラム状
に配置されたセルを含むメモリに対して、共用的に冗長
性をプログラミングするための回路であって、 内部アドレスを記憶するためのプログラム可能な回路、 前記内部アドレスと第１のアドレス信号とに応答して、
前記内部アドレスと前記第１のアドレス信号とが合致す
ることによって決まる第１の合致信号であって、前記第
１のアクセスポートへつながれた前記接続された回路へ
送信されるようになった第１の合致信号を発生させる第
１の比較回路、および前記内部アドレスと第２のアドレ
ス信号とに応答して、前記内部アドレスと前記第２のア
ドレス信号とが合致することによって決まる第２の合致
信号であって、前記第２のアクセスポートへつながれた
前記接続された回路へ送信されるようになった第２の合
致信号を発生させる第２の比較回路、を含む回路。 - 【請求項２】 それぞれを制御するための接続された回
路を有する少なくとも第１と第２のアクセスポートを備
えたメモリに対して、シリアルおよびカラムの両方の冗
長性をプログラミングするための方法であって、 内部アドレスを生成および記憶すること、 前記内部アドレスを第１のアドレス信号と比較するこ
と、 前記内部アドレスと前記第１のアドレス信号との合致に
よって決まる第１の合致信号を生成し、前記第１の合致
信号を前記第１のアクセスポートへつながれた前記接続
された回路へ送信すること、 前記内部アドレスを第２のアドレス信号と比較するこ
と、および前記内部アドレスと前記第２のアドレス信号
との合致によって決まる第２の合致信号を生成し、前記
第２の合致信号を前記第２のアクセスポートへつながれ
た前記接続された回路へ送信すること、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/489,973 US5787091A (en) | 1995-06-13 | 1995-06-13 | Shared redundancy programming of memory with plural access ports |
| US489973 | 1995-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097389A true JPH097389A (ja) | 1997-01-10 |
Family
ID=23946056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8151397A Pending JPH097389A (ja) | 1995-06-13 | 1996-06-12 | 多重アクセスポートを備えたメモリの共用的冗長プログラミング |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5787091A (ja) |
| JP (1) | JPH097389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970003A (en) * | 1997-05-26 | 1999-10-19 | Hitachi, Ltd. | Semiconductor memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007017838A1 (en) * | 2005-08-10 | 2007-02-15 | Nxp B.V. | Testing of an integrated circuit that contains secret information |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2888034B2 (ja) * | 1991-06-27 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ装置 |
| US5278793A (en) * | 1992-02-25 | 1994-01-11 | Yeh Tsuei Chi | Memory defect masking device |
| JPH05242693A (ja) * | 1992-02-28 | 1993-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5347489A (en) * | 1992-04-21 | 1994-09-13 | Intel Corporation | Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy |
| US5347684A (en) * | 1992-10-13 | 1994-09-20 | Jackson Linda J | Grip cover |
| US5528539A (en) * | 1994-09-29 | 1996-06-18 | Micron Semiconductor, Inc. | High speed global row redundancy system |
-
1995
- 1995-06-13 US US08/489,973 patent/US5787091A/en not_active Expired - Lifetime
-
1996
- 1996-06-12 JP JP8151397A patent/JPH097389A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970003A (en) * | 1997-05-26 | 1999-10-19 | Hitachi, Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5787091A (en) | 1998-07-28 |
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