JPS62262294A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、行および列アドレスによシ記憶されたデータ
が、列の物理的順次転送によシ２つのボートの一方を介
してシリアルにＲＡＭから読み取られ、またはＲＡＭに
書き込まれるようになっている、２ポ一ト式ランダム・
アクセス・メモリ（ＲＡＭ）に関するものである。

Ｂ、従来技術 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）等のランダム・アクセス・メモリからデータを供給し
て、ＣＲＴ画像が消えるまでに一定の減衰時間がかかる
ＣＲＴ画像を表示装置上に形成するため、第２の入出力
ポートを有するランダム・アクセス・メモリが、ピット
・マツプ式うスタ表示装置で使用されてきた。このよう
な応用例では、表示装置をリフレッシュしつづけるため
、連続的なデータ・ストリームをメモリから読み取らな
ければならない。

第２の入出力ボートを介してデータをＤＲＡＭに書き込
むことも一般的である。以下に詳細に説明するように、
このようなランダム・アクセス・メモリは通常、１行全
体のデータを第２の入出力ボートからＲＡＭに、また１
行全体のデータをＲＡＭから第２の入出力ボートに転送
することができる、少なくとも１つの内部行バッファ・
レジスタを備えている。

ＤＲＡＭは、記憶すべき２進数ビツトを表わすため、各
行と列の交点にあるコンデンサに静電荷を蓄える。各コ
ンデンサ素子にアクセスし、２進数１またはＯを表わす
ためＫそのコンデンサ素子に適当な電荷を印加するため
、書込回路および読取回路が設けられている。コンデン
サ素子は、メモリに供給された複数の行アドレス・ピッ
トおよび複数の列アドレス・ピットによってアドレスさ
れる。ＤＲＡＭは、コンデンサ上に適正な静電荷を維持
するため、リフレッシュ動作を必要とする。

ＤＲＡＭ用のクロックおよびアドレスの構造は、外部か
ら印加された信号に応答して、通常は２ないし４ミリ秒
ごとに列の周期的リフレッシュをもたらす。ＤＲＡＭに
印加される外部信号には、行アドレス信号ＲＡＳと、列
アドレス信号ＣＡＳが含まれる。ランダム・アクセス・
メモリは、これらの外部から印加された信号に応答して
、再充電機能と、付加的に供給されたアドレス信号に応
答して各メモリ・セルにアドレスするだめのタイミング
信号をもたらす。第１の入出力ボート（■１０）は、や
はシ外部から印加されるＷＲＩＴＥコマンドとＲＥＡＤ
コマンドに応答して、それぞれデータを受は取り、送シ
出す。

ＤＲＡＭをピット・マツプ式うスク表示装置中で表示ラ
ンダム・アクセス・メモリとして使用するとき、ＣＲＴ
’画像をリフレッシュするだめの表示リフレッシュ機能
は、入出力ボートを奪ってメ　−モリ・データの更新を
妨げ、その間、新しいデータカＩ己憶できない。従って
、メモリに書き込まれる情報の更新と表示装置のリフレ
ッシュのためのデータの読取シの間でメモリが時分割さ
れるという制御条件のため、ピット・マツプ式うスク手
法を用いた実時間表示の更新は困難である。

全てのトラフィックが１つの入出力ボートを通ってメモ
ＩＪ　Ｋ送られるためにメモリ使用に課せられたこの制
限は、２ボ一ト式ランダム・アクセス・メモリの出現に
よってなくなった。このようなメモリは、本願と同じ譲
受人に譲渡された、１９８５年９月１０日付けのディル
（Ｄｉｌｌ）等の米国特許第４５４１０７５号に記載さ
れている。

第２図は、上記のディル等の特許に記載されているよう
な通常の２ポ一ト式ランダム・アクセス・メモリを示す
。このランダム・アクセス・メモリは、マトリクス１１
を形成するＤＲＡＭセルとの間で１行のデータの授受を
行なうことができる、内部行バッファ・レジスタ２５を
備えている。この行バッファ・レジスタは、複数行のデ
ータを並列に転送するため、ＲＡＭの双方向センス・ア
ンプ１７からの列ピット線の延長部分に接続される。

シリアル・モードが選択されたとき、適当な外部パルス
信号を受けて、行バッファ・レジスタの内容またはデー
タをシリアルに受は取シ、それをバッファ・レジスタ２
５を介してＤＲＡＭセルに書き込むため、ＲＡＭチップ
上に第２の入出力ボート２４が設けられている。ある行
がアドレスされ、ＲＥＡＤ動作が望まれるとき、行ワー
ドを行バッファ・レジスタ２５に転送するため、ＲＥＡ
Ｄ転送パルスがＲＡＭの外部のソースから端子２６に印
加される。次の信号が行バッファ・シフト・レジスタに
印加されると、レジスタの内容が列の物理的順序によっ
て決まる順序で第２の入出力ボート２４にクロック・イ
ンされる。

第２図に示すメモリをピット・マツプ式表示装置に使用
すると、行バッファ・レジスタ２５中にデータがブロッ
ク転送されるので好都合と思われる。次に、第２の入出
力ボート２４を使って、ＣＲＴ表示装置のリフレッシュ
を維持するために必要なリフレッシュ情報を供給する。

従って、第１の出力ポート２３を使って、新しい画素デ
ータでメモリを更新し、第１の入出力ボートを表示装置
のためのリフレッシュ情報で拘束することによる遅延を
生じないように、後でそれを表示できるようにすること
ができる。さらに、行バッファから表示装置をリフレッ
シュしながら、主メモリ内の表示メモリの内容を更新し
ても、画像に対する妨害の問題は生じない。

もちろん、２ボ一ト式ランダム・アクセス・メモリはプ
リンタ・ディスク、通信周辺装置など他の種類の出力装
置を駆動するためにも使用できる。

さらに、上記のディル等の特許で考察されているように
、２ポ一ト式ランダム・アクセス・メモリを使うと、第
２の入出力ポートを介してデータを読み出すことが可能
なだけでなく、第２のポートを介してデータをメモリ・
セルに書き込むことも可能になる。

第２図に示すように、従来の２ボ一ト式ＲＡＭは、マト
リクス・アレイ１１のビット線の延長部分を行バッファ
２５の各段に接続する。すなわち、各ビット線は物理的
に延長され、行バッファの単一シフト・レジスタ段に達
する。このため、第１のポートのアドレス指定と第２の
ポートのシフト位置の間に一定の関係ができる。この構
成では、列の物理的順次アクセスによシ第２の入出力ボ
ートを介してシリアルにデータが読み取られ、または書
き込まれるようになっている、２ポ一ト式ＲＡＭで列冗
長ＲＡＭを使用することが妨げられる。

Ｃ０発明が解決しようとする問題点 列冗長性は、障害許容ＲＡＭを製；造し、それによって
ＲＡＭチップの歩留まシを向上きせるための通常の手法
である。製造中に、ＲＡＭチップの内部アドレス指定を
変更するととＫより、欠陥ビット線およびそれに関連す
るメモリ・セルは、選択不能になる。チップの内部アド
レス指定を変更するだめの手法は、様々のものが知られ
ている。

アドレス変更は、例えば、ポリシリコン・ヒユーズ構造
によって実現することができる。変更されたアドレス指
定は、元の欠陥ビット線が外部からアドレスされたとき
常に、予備列または冗長列とそれに関連するビット線を
指示する。列冗長性を用いると、列の物理的順次アクセ
スに対応して、第２の出力ポートから得られるシリアル
・データの順序が変更される。本発明は、２ボ一ト式Ｒ
ＡＭにおける列冗長ランダム・アクセス・メモリの使用
に対するこの制限を克服するものである。

Ｄ１問題点を解決するための手段 本発明の目的は、それぞれマトリクス・アレイのある物
理列に対して所定の関係を有する所定の論理列アドレス
にデータ・ビットを記憶するだめの、マトリクス・アレ
イおよび冗長列を備えた２ボ一ト式ランダム・アクセス
・メモリを提供し、冗長列にデータ・ビットが記憶され
ているか否かにかかわらず、シリアル読取りまたは書込
み動作中、その所定の論理列アドレスにもとづく順序で
データを維持するための手段を提供することＫある。

上記の目的およびその他の目的は、好ましい実施例につ
いての以下の詳細な説明から明らかになるように、冗長
列にデータ・ビットを記憶することを合図する所定の列
アドレス信号に応答して、冗長列からアクセスされたデ
ータを、データの論理列アドレスに対応する順次列位置
で第２の入出力ボートに出力させ、かつ論理列アドレス
にもとづく順次列位置で第２の入出力ボートに与えられ
たデータを、列冗長性が引き起こされたとき冗長列に書
き込ませる制御論理を設けることにより、列冗長性機能
を備えたランダム・アクセス・メモリにおいて達成され
る。

Ｅ、実施例 第１図のランダム・アクセス・メモリは、第２図の従来
のランダム・アクセス・メモリに対応するもので、第２
のポート２４を介したデータのシリアル転送中、行バッ
ファ２５を介して、転送されるデータの必要な論理列ア
ドレスを維持しながら、冗長列の使用が可能になるよう
に、本発明の手法に従って変更されている。

さらに詳細には、ランダム・アクセス・メモリの従来の
部分はメモリ・セルのマトリクス１１を含んでいる。第
１図および第２図のメモリには、２５６×２５６マトリ
クス・アレイが示されている。クロック・ジェネレータ
兼タイミング・ジェネレータ１６は、マトリクス１１を
デコードするための内部クロック信号を供給し、また、
入力ラッチ２０および出力ラッチ２１を介してラッチ情
報を入出力ボート２３に、または入出力ポート２３から
供給する。各列ビット線に１つずつ接続された複数の双
方向センス・アンプ１７は、出力信号をその当該のピッ
ト線に供給する。センス・アンプからの出力信号は、ア
ドレスされた行に記憶されたデータを表わす。行デコー
ダ１２は、線ＡＯないしＡ７上の行アドレス・データを
受は取シ、行アドレス信号ＲＡＳに応答して適当なデコ
ード信号をマ）　ＩＪクス１１に印加するため用いられ
る。

列デコーダ１３は、線ＢＯないしＲ７上の列アドレスを
受は取シ、当該のセンス・アンプ１７に接続されたゲー
ト１９を使用可能にして、各センス・アンプを使用可能
にして、アドレスされた列の１つのビットをデコードで
きるようにする。

行バッファ・シフト・レジスタ２５は、各センス・アン
プ１７からデータを受は取シ、かつデータをセンス・ア
ンプに転送するため、センス嗜アンプ１７からのピット
線の延長部分２５ａに接続された並列入力を有する。３
個のセンス・アンプのみがマ）　ＩＪクス１１に接続さ
れている所を示しであるが、２５６×２５６マトリクス
では、もちろん、２５６個のセンス・アンプと２５６段
の行バッファ・シリアル・レジスタがある。行バッファ
２５から読み取るため、ＲＥＡＤ／ＴＲＡＮＳＦＥＲ信
号が端子２６を介して行バッファに印加され、クロック
信号が端子２７を介して行バッファに印加される。マト
リクス１１の１行からのデータが行バッファ２５にある
とき、端子２６にＲＥＡＤ／ＴＲＡＮＳＦＥＲ信号が印
加され、端子２７にクロック信号が印加これると、行バ
ッファの内容が頭次第２のポート２４に頴次転送される
。

第１図のランダム・アクセス・メモリは、次の点で第２
図のメモリとは異なる。冗長データ記憶マトリクス３１
が設けられている。このマトリクス３１は、２列を有す
るものとして示されているが、もちろん、任意の数の列
を有することができる。冗長データ記憶マトリクス３１
の各列は、双方向センス・アンプ１７に接続され、セン
ス・アンプは、マトリクス・アレイ１１の各列にあるセ
ンス・アンプが当該のゲート１９に接続されるような形
で、ゲート１９に接続されている。内部アドレス指定変
更回路３０は、所定の論理列アドレスに対応するマトリ
クス１１内の物理列に欠陥があるとき、データを冗長列
ＲＯ％Ｒ１に記憶することができるように、論理列アド
レスに対応する物理列アドレスを変更するようにプログ
ラミングすることができる。簡単な実現形態の内部アド
レス指定変更回路３０では、ヒユーズ３３が選択的に切
断され、列アドレス信号の適正な仔路指定をもたらす。

ＯＲゲート３４を使って、内部アドレス指定変更回路３
０かもの出力を組み合わせて２つの出力グループにし、
各グループを列ＲＯ４たはＲ１の一方に接続することが
できる。内部アドレス指定変更回路３０の冗長線出力を
冗長列に接続するための、その他の既知の配線構造を使
用することもできる。明らかなように、第１図の構成は
、アレイ１１内の２つの欠陥列を、２つの冗長列で置き
換えることができる。前述のように、もつと多くの冗長
列を使用することもできる。

列冗長性を備えた従来のランダム・アクセス・メモリで
は、製造工程中に一度列冗長性が選択されると、内部ア
ドレス指定変更回路３０がビット冗長性使用可能（ＢＲ
Ｅ）信号を出すように設定される。この機能は、第１図
では、スイッチ３５を介して線３７に接続されている電
源Ｖによって示される。列冗長性が選択されると、スイ
ッチ３５は製造時に閉じられて、線３７を電源Ｖに接続
する。従って、ランダム・アクセス・メモリに電力が供
給されるとき、ＢＲＥ信号が常に存在する。

ＢＲＥ信号は、第６図および第４図に関連して下段で詳
しく考察する目的のために、制御装置３２に入力される
。

制御論理３２は、行バッファ２５から第２の入出力ポー
ト２４への読出し、またはボート２４から行バッファへ
の書込みの間、冗長列ビットをその適切な論理列アドレ
ス位置に挿入する働きをする。本発明の以下の詳細な説
明では、行バッファ２５から第２の入出力ボート２４へ
のデータの読出しを対象とするが、制御論理３２は、列
冗長性が選択された時ポート２４で論理的な列アドレス
の順序で受は取ったデータを、指定された物理列アドレ
スにもとづき配列する働きもすることは、当業者にとっ
て自明のはずである。

読出し中の制御論理３２の動作に戻ると、制御論理３２
は、データ・ビットが冗長列に記憶されているときでも
、第２のボート２４から読み取られるデータ・ビットの
順序が、マトリクス・アレイ１１のどの列にも欠陥がな
く、全てのビットがアレイ１１に記憶されている場合と
同じになることを保証する。制御論理の２つの好ましい
実施例を示す第３図および第４図を参照することによシ
、列冗長性制御論理３２の動作が、一層よく理解するこ
とかできる。ただし、本願の発明は、第３図および第４
図に示す好ましい実施例だけに限定されないことを理解
するべきである。

第３図は、行バッファ２５の一部分、特にそのバッファ
の４つのシフト・レジスタ段と、制御論理３２を示す。

制御論理は、２つの冗長列ＲＯおよびＲ１と関連するセ
ンス・アンプ１７から通じるビット線の延長部分に接続
された、保持ランチ４０．４２を含んでいる。保持ラッ
チ４０，４２は、ゲート装置４６．４８および５０から
成るマルチプレクサ４４に接続されている。ゲート４６
．４８および５０は、比較機構５２の出力により使用可
能になる。比較機構は、制御論理の端子５４に印加され
るビット冗長性使用可能ＢＲＥ信号により使用可能にな
る。比較機構５２への一つの入力は、２進カウンタ５６
からのものであシ、２進カウンタ５６は端子２７のクロ
ック信号に応答し、バッファ２５のシリアル読取り中に
アドレスされた列を識別する。比較機構５２へのもう一
つの入力は、マトリクス・アレイ１１内の欠陥ピント線
を識別する、ヒユーズ・コード論理回路５８からのもの
である。

この構成により、バッファ・シフト・レジスタ２５の出
力および各保持ラッチ４０．４２の出力は、マルチプレ
クサ４４によシ、時分割方式で第２の入出力ポート２４
に集められる。マルチプレクサ４４は、そのゲート４６
．４８および５０がオン状態であるかそれともオフ状態
であるかに応じて、１つの出力のみをボート２４にゲー
ト制御する。比較機構がゲート４６．４８および５０を
制御する。比較機構は、２進カウンタ５６およびヒユー
ズ論理５８の出力を連続的にモニタする。

ヒユーズ論理５８は、どの列とその当該のピット線が欠
陥品として置換されたかを反映する、コード２発生する
。欠陥ビット線は、ビット冗長性が引き起こされた後で
も、シフト・レジスタ２５に取シ付けられたままである
ので、ヒユーズ・コード論理５８内のヒユーズ・コード
を検査することにより、シフト・レジスタ２５内のどの
位置が無−意味なデータを受は取ったかが明らかになる
。

２進カウンタ５６は、ＲＥＡＤ／ＴＲＡＮＳＦＥＲ信号
を受は取ったとき、リセットできる。従って、行バッフ
ァ２５にその内容を読み田七せるためのＲＥＡＤ／ＴＲ
ＡＮＳＦＥＲ信号が現われると、２進カウンタはリセッ
トされ、行バッファを読み取るために使用されるクロッ
ク信号に応答して、２進カウンタは、シフト・レジスタ
位置を追跡するためカウントし始める。カラ／り５６中
の最大カウントは、シフト・レジスタのサイズに等しく
なければならない。２進カウンタのカウントとヒユーズ
・コード論理５８内のヒユーズ・コードが一致しない限
シ、比較機構は、シフト・レジスタの出力を第２の入出
力ポートに結合するようにマルチプレクサ４４に指示す
る。ビット冗長性が引き起こされなかった場合、２進カ
ウンタとヒユーズ・コード論理５８内のヒユーズ・コー
ドは決して一致せず、第２の入出力ポートは、常にシフ
ト・レジスタ２５の出力に接続される。

しかし、ビット冗長性が引き起こされた場合、冗長保持
ラッチ４０，４２は必要とされるデータを記憶する。カ
ウンタ５６に記憶されているカウントと、比較機構に影
響を及ぼすヒユーズ・コードとの間には、少なくとも１
つの関係がある。不良データがシフト・レジスタ２５の
出力に到達する直前に、２進カウンタ５６のカウントと
ヒユーズ論理５８内のヒユーズ・コードが一致する。比
較機構はこの一致を解釈して、第２のポート２４を当該
のビット保持ラッチ４０または４２に切換えるようにマ
ルチプレクサに合図する。

この第２のポートを冗長ビット・ラッチに接続する構成
は、次のシリアル・データ・ビットがシフト・レジスタ
２５の出力に現われるまで維持さレロ。シフト・レジス
タは、シフト動作を完了することにより、それ自体から
無意味なデータを除去し、次のシリアル・ビットを出力
する。２進カウンタは増分するので、ヒユーズ・コード
と２進カウンタのカウントはもはや一致しない。比較機
構はこの新しい関係を検知し、シフト・レジスタの出力
を第２ボート２４に接続するようにマルチプレクサに合
図する。

制御論理３２の別の実施例を第４図に示す。この実施例
では、行バッファ・シフト・レジスタは、その３つの段
のみを示しであるが、シフト・レジスタ段の間にゲート
装置を入れるように変更されている。この変更されたシ
フト・レジスタは、第４図では、参照番号２５′がつけ
である。段２と段１の間の股間ゲート装置を、ゲートＴ
１として示しである。ゲートＴ２は、段１と段０の間に
あシ、ゲー）Ｔ３は段Ｏとポート２４の間にある。行バ
ッファ・シフト・レジスタの各段の間にゲート装置があ
る上に、各段にはその入力にもう１つのゲート装置が接
続され、またその出力に１つのゲートが接続されておシ
、これらのゲート装置は、デコーダ回路６０に直接接続
される。レジスタ２５′の隣接する各段を相互接続する
ゲート装置は、ＮＯＲ回路６２を介してデコーダ６０に
接続されている。

さらに詳細には、第４図は、行バッファ・シフト・レジ
スタ２５′の２５６段のうちの３段と、冗長列に接続さ
れかつ共通バスおよびゲート回路を介シてバッファ・レ
ジスタに接続されている保持ラッチ４０′を備えた、論
理制御回路を示す。デコーダ６０とそれに関連するゲー
ト回路は、協働して、マトリクス１１の欠陥列に接続さ
れたシフト・レジスタ段をうまく除去し、その場所に保
持ランチ４０を挿入し、それによってバッファ・レジス
タ２５′から順次読取らねるビット・ストリームの論理
列アドレスを維持する。

デコーダ６０は、ヒユーズ・コード論理回路５８と、ビ
ット冗長使用可能ＢＲＥ信号を受は取る端子５４′に接
続されている。データ・ビットが冗長列に記憶されてい
るとき、ビット冗長使用可能信号が端子５４′に印加さ
れると、デコーダの出力がヒユーズ・コードに従って欠
陥列を識別する。

デコーダ出力■、■、■は、ＮＯＲゲート６２およびゲ
ートＴ４−Ｔ９に接続された対応する端子■、■、■に
接続されている。段１が欠陥列に接続されている場合、
デコーダ６０からの端子■がハイになシ、ゲー１−ＴＩ
およびＴ２を使用禁止にする一方、ゲー）Ｔ５およびＴ
８を使用可能とし、このだめ、使用禁止にされたシフト
・レジスタ段１の位置に保持ラッチ４０′がうまく入る
。同様に、段０が欠陥列に接続され、冗長性が引き起こ
された場合は、デコーダ６０の端子■がハイになシ、ゲ
ートＴ２およびＴ３を使用禁止にする一方、ゲ−）Ｔ７
およびＴ９を使用可能にする。このとき、データが段１
の出力から、ゲー）Ｔ７および保持ラッチ４０′を介し
、さらにゲートＴ９を介して第２のポート２４にシフト
される。もちろん、デコーダ６０は、第４図に示してい
ないシフト・レジスタ２５′のその他の段に接続された
その他のゲー−トに接続される、別の出力をもつと備え
ている。

従って、本発明の制御論理により、列の物理的順次アク
セス指定によるシリアル読取シを特徴とする、２ポ一ト
式ＲＡＭで冗長性を使用することができる。制御論理の
一実施例では、冗長性制御論理は、時分割多重化を用い
て冗長列レジスタを第２の入出力ポートに結合する。置
き換えられるデータが現われたとき、冗長データをシフ
ト・レジスタのビット・ストリーム内に切シ換えること
により、表示ＲＡＭ内での有効な列冗長性にとって必要
な論理的／物理的関係が保持される。本発明の冗長性制
御論理のもう１つの実施例では、冗長シフト・レジスタ
段を、共通バスを介して選択された任意のシフト・レジ
スタ段に結合する働きをし、正常なシフト・レジスタ段
が欠陥列に結合され、かつ列冗長性が使用されていると
き、正常なシフト・レジスタ段を置き換えるために使用
される論理と一緒に、冗長シフト・レジスタ段が設けら
れる。この構成は、時分割多重化を用いずに、表示ＲＡ
　Ｍ内に列冗長性を加えるために必要な論理的／物理的
関係を維持する。

Ｆ１発明の効果 本発明を用いれば、２ポ一ト式ＲＡＭにおいて、冗長列
を用いる事ができる。

【図面の簡単な説明】

第１図は、冗長列にデータが記憶されているか否かにか
かわらずシリアル読取りまたは書込み中データの論理列
アドレスを維持するため、本発明の教示に従って冗長列
および制御論理によって変更された、第１図に示す２ボ
一ト式ランダム・アクセス・メモリの概略構成図、 第２図は内部行バッファを備えた従来の２ポ一ト式ラン
ダム・アクセス・メモリの概略構成図、第３図は本発明
の制御論理の一実施例の概略構成図、 第４−は本発明の制御論理のもう１つの実施例の概略構
成図である。 １１・・・・マトリクス、１２・・・・行デコーダ、１
３・・・・列デコーダ、１７・・・・センス・アンプ、
１９・・・・ゲート、２３・・・・第１の入出力ポート
、２４・・・・第２の入出力ボート、２５・・・行バッ
ファ・レジスタ、３０・・・・内部アドレス変更回路、
３１・・・・冗長データ記憶マトリクス、３２・・・・
制御論理。

Claims (1)

1. 【特許請求の範囲】 列及び行を有するデータ記憶マトリックス、及び列アド
   レス信号に応答してデータ・ビットを上記データ記憶マ
   トリックス内の所定の論理列に記憶させる書込手段、及
   び上記データ記憶マトリックスの複数の列とメモリ入出
   力手段との間で、上記データ記憶マトリックスに対して
   は並列に且つ上記メモリ入出力手段に対しては直列にデ
   ータ・ビットを転送する転送手段とを有するメモリ・シ
   ステムにおいて、 少なくとも１列の冗長データ記憶マトリックスと、 少なくとも１つの列アドレス信号に応答して上記冗長デ
   ータ記憶マトリックスの列にデータ・ビットを記憶する
   列冗長手段と、 上記列冗長手段及び転送手段に応答して、冗長列からア
   クセスされたデータを上記メモリ入出力手段へ、順次的
   な列アドレス位置において与える制御手段とを設けた事
   を特徴とするメモリ・システム。