JPH0974096A - はんだバンプ実装用端子電極形成方法 - Google Patents
はんだバンプ実装用端子電極形成方法Info
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- JPH0974096A JPH0974096A JP7226220A JP22622095A JPH0974096A JP H0974096 A JPH0974096 A JP H0974096A JP 7226220 A JP7226220 A JP 7226220A JP 22622095 A JP22622095 A JP 22622095A JP H0974096 A JPH0974096 A JP H0974096A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 はんだバンプ形成あるいはバンプ実装時に、
配線電極パッドと絶縁保護膜の界面にはんだが流れ込む
のを防ぐとともに、製作工程の短縮化が図れ、低コスト
で信頼性の高いはんだバンプ実装用端子電極形成方法を
提供することにある。 【解決手段】 絶縁性基板或いは半導体素子と他の基板
或いは素子と電気的・機械的に接続するための電極端子
であって、前記絶縁性基板或いは半導体素子上に形成さ
れた信号用電極、バイアス供給用電極又は接地用電極２
と、前記電極２上を覆うように形成され、かつ前記電極
上に少なくとも１個以上の開口部を設けた絶縁保護膜３
とから構成されるはんだバンプ実装用端子電極構造にお
いて、前記絶縁性基板１或いは半導体素子上の各電極２
と、該電極２の表面に形成する酸化処理層８と、該酸化
処理層８上のバンプ実装用端子電極形成部分のみに少な
くとも１個以上の開口部を設ける絶縁保持膜３とを、こ
の順に形成し、その後に該絶縁保護膜３の開口部内に金
属導体層からなるバンプ接着層５をめっき形成すること
を特徴とする。
配線電極パッドと絶縁保護膜の界面にはんだが流れ込む
のを防ぐとともに、製作工程の短縮化が図れ、低コスト
で信頼性の高いはんだバンプ実装用端子電極形成方法を
提供することにある。 【解決手段】 絶縁性基板或いは半導体素子と他の基板
或いは素子と電気的・機械的に接続するための電極端子
であって、前記絶縁性基板或いは半導体素子上に形成さ
れた信号用電極、バイアス供給用電極又は接地用電極２
と、前記電極２上を覆うように形成され、かつ前記電極
上に少なくとも１個以上の開口部を設けた絶縁保護膜３
とから構成されるはんだバンプ実装用端子電極構造にお
いて、前記絶縁性基板１或いは半導体素子上の各電極２
と、該電極２の表面に形成する酸化処理層８と、該酸化
処理層８上のバンプ実装用端子電極形成部分のみに少な
くとも１個以上の開口部を設ける絶縁保持膜３とを、こ
の順に形成し、その後に該絶縁保護膜３の開口部内に金
属導体層からなるバンプ接着層５をめっき形成すること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子等をは
んだバンプ実装するための端子電極の形成方法に関する
ものである。
んだバンプ実装するための端子電極の形成方法に関する
ものである。
【０００２】
【従来の技術】従来のはんだバンプ実装するための端子
電極形成方法としては、一般的に図２に示すような例が
ある。先ず、図２（ａ）に示すように絶縁性基板１上に
例えば、銅からなる配線電極パッド２、および絶縁保護
膜３をフォトリソ工程、電解めっき工程等により製作す
る。
電極形成方法としては、一般的に図２に示すような例が
ある。先ず、図２（ａ）に示すように絶縁性基板１上に
例えば、銅からなる配線電極パッド２、および絶縁保護
膜３をフォトリソ工程、電解めっき工程等により製作す
る。
【０００３】次に、この上に、図２（ｂ）に示すよう
に、絶縁保護膜３の開口部内の配線電極パッド２とが電
気的に接合するように、密着性、相互拡散、はんだ濡れ
性を考慮したバリアメタル６を形成し、該バリアメタル
６の上部に接着層５を形成する。更に、その上に、図２
（ｃ）に示すような、液状レジスト７をスピナ等で塗布
し、絶縁性基板１上に形成した配線電極パッド２上に所
望の大きさのバンプ径を開口する。
に、絶縁保護膜３の開口部内の配線電極パッド２とが電
気的に接合するように、密着性、相互拡散、はんだ濡れ
性を考慮したバリアメタル６を形成し、該バリアメタル
６の上部に接着層５を形成する。更に、その上に、図２
（ｃ）に示すような、液状レジスト７をスピナ等で塗布
し、絶縁性基板１上に形成した配線電極パッド２上に所
望の大きさのバンプ径を開口する。
【０００４】引続き、図２（ｄ）に示すように、この液
状レジスト７をめっきマスクとし、露出したはんだバン
プ接着層５にのみ、はんだを析出させ、加熱処理しては
んだを球状に成形し、はんだバンプ４を形成する。最後
に、図２（ｅ）に示すように、液状レジスト７を除去
し、不要なバリアメタル６、バンプ接着層５をエッチン
グ除去する。
状レジスト７をめっきマスクとし、露出したはんだバン
プ接着層５にのみ、はんだを析出させ、加熱処理しては
んだを球状に成形し、はんだバンプ４を形成する。最後
に、図２（ｅ）に示すように、液状レジスト７を除去
し、不要なバリアメタル６、バンプ接着層５をエッチン
グ除去する。
【０００５】
【発明が解決しようとする課題】図２に示す従来のはん
だバンプ実装用端子電極形成方法では、絶縁保護膜３と
配線電極パッド２との界面へのはんだ流れ込みを抑える
ことが出来るが、しかし、製作工程数が増加し、はんだ
バンプ実装用端子電極を製作する歩留りが低下すること
や、コストが高くなる等の問題があった。
だバンプ実装用端子電極形成方法では、絶縁保護膜３と
配線電極パッド２との界面へのはんだ流れ込みを抑える
ことが出来るが、しかし、製作工程数が増加し、はんだ
バンプ実装用端子電極を製作する歩留りが低下すること
や、コストが高くなる等の問題があった。
【０００６】一方、図３に示すように、予めバンプ接着
層形成用として液状レジスト７を塗布し、フォトプロセ
スにより所望の大きさに開口し、その後にニッケルと金
とからなるバンプ接着層５を形成することにより、はん
だバンプ実装用端子電極構造を製作することが考えられ
ている（特願平６−３２４４４５号）。先ず、図３
（ａ）に示すように、絶縁性基板１上に例えば、銅から
なる配線電極パッド２を形成した後、酸化処理を行い、
酸化処理層８を形成する。
層形成用として液状レジスト７を塗布し、フォトプロセ
スにより所望の大きさに開口し、その後にニッケルと金
とからなるバンプ接着層５を形成することにより、はん
だバンプ実装用端子電極構造を製作することが考えられ
ている（特願平６−３２４４４５号）。先ず、図３
（ａ）に示すように、絶縁性基板１上に例えば、銅から
なる配線電極パッド２を形成した後、酸化処理を行い、
酸化処理層８を形成する。
【０００７】次に、酸化処理層８上に、図３（ｂ）に示
すように、バンプ接着層形成用として液状レジスト７を
塗布し、露光、現像等のフォトプロセスにより所望の大
きさに開口し、その後ニッケルと金からなるバンプ接着
層５を形成する。引き続き、図３（ｃ）に示すように、
不要になった液状レジスト７を除去した後、図３（ｄ）
に示すように、バンプ接着層５の周囲を取り囲むように
絶縁保護膜３を形成して、バンプ接着層５の表面を開口
する。
すように、バンプ接着層形成用として液状レジスト７を
塗布し、露光、現像等のフォトプロセスにより所望の大
きさに開口し、その後ニッケルと金からなるバンプ接着
層５を形成する。引き続き、図３（ｃ）に示すように、
不要になった液状レジスト７を除去した後、図３（ｄ）
に示すように、バンプ接着層５の周囲を取り囲むように
絶縁保護膜３を形成して、バンプ接着層５の表面を開口
する。
【０００８】更に、図３（ｅ）に示すように、露出した
バンプ接着層５上のみに、加熱処理層の手段により選択
的にはんだバンプ４を形成する。
バンプ接着層５上のみに、加熱処理層の手段により選択
的にはんだバンプ４を形成する。
【０００９】このような方法により製作されたはんだバ
ンプ実装用端子電極構造は、配線電極パッド２の表面に
酸化処理層８を形成して、配線電極パッド２のはんだ濡
れ性を低下させ、バンプ接着層５以外へのはんだ濡れ込
みを防止することが可能であり、更に、前述した従来技
術と比較して、バリアメタル６を不要とできるため、製
作工程数を削減することができる。
ンプ実装用端子電極構造は、配線電極パッド２の表面に
酸化処理層８を形成して、配線電極パッド２のはんだ濡
れ性を低下させ、バンプ接着層５以外へのはんだ濡れ込
みを防止することが可能であり、更に、前述した従来技
術と比較して、バリアメタル６を不要とできるため、製
作工程数を削減することができる。
【００１０】本発明は、上記従来技術に鑑みて成された
ものであり、その目的は、はんだバンプ形成或いはバン
プ実装時に、配線電極パッドと絶縁保護膜の界面にはん
だが流れ込むのを防ぐとともに、製作工程の短縮化が図
れ、更に製作コストを低減することが可能な、信頼性の
高いはんだバンプ実装用端子電極形成方法を提供するこ
とにある。
ものであり、その目的は、はんだバンプ形成或いはバン
プ実装時に、配線電極パッドと絶縁保護膜の界面にはん
だが流れ込むのを防ぐとともに、製作工程の短縮化が図
れ、更に製作コストを低減することが可能な、信頼性の
高いはんだバンプ実装用端子電極形成方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】上記本発明の目的を達成
する本発明の構成は、絶縁性基板或いは半導体素子と他
の基板或いは素子と電気的・機械的に接続するための電
極端子であって、前記絶縁性基板或いは半導体素子上に
形成された信号用電極、バイアス供給用電極又は接地用
電極と、前記電極上を覆うように形成され、かつ前記電
極上に少なくとも１個以上の開口部を設けた絶縁保護膜
とから構成されるはんだバンプ実装用端子電極構造にお
いて、前記絶縁性基板或いは半導体素子上の各電極と、
該電極表面に形成する酸化処理層と、該酸化処理層上の
バンプ実装用端子電極形成部分のみに少なくとも１個以
上の開口部を設ける絶縁保持膜とを、この順に形成し、
その後に該絶縁保護膜の開口部内に金属導体層からなる
バンプ接着層をめっき形成することを特徴とする。
する本発明の構成は、絶縁性基板或いは半導体素子と他
の基板或いは素子と電気的・機械的に接続するための電
極端子であって、前記絶縁性基板或いは半導体素子上に
形成された信号用電極、バイアス供給用電極又は接地用
電極と、前記電極上を覆うように形成され、かつ前記電
極上に少なくとも１個以上の開口部を設けた絶縁保護膜
とから構成されるはんだバンプ実装用端子電極構造にお
いて、前記絶縁性基板或いは半導体素子上の各電極と、
該電極表面に形成する酸化処理層と、該酸化処理層上の
バンプ実装用端子電極形成部分のみに少なくとも１個以
上の開口部を設ける絶縁保持膜とを、この順に形成し、
その後に該絶縁保護膜の開口部内に金属導体層からなる
バンプ接着層をめっき形成することを特徴とする。
【００１２】ここで、前記バンプ接着層は、はんだ濡れ
性及び耐蝕性を有する金属導体層であることを特徴とす
る。本発明のはんだバンプ実装用端子電極形成方法にお
いては、絶縁保護膜を形成し、その後に、該絶縁保護膜
をめっきレジストとして機能させてバンプ接着層を形成
することから、はんだバンプ実装用端手電極を製作する
工程数を減らすことができる。
性及び耐蝕性を有する金属導体層であることを特徴とす
る。本発明のはんだバンプ実装用端子電極形成方法にお
いては、絶縁保護膜を形成し、その後に、該絶縁保護膜
をめっきレジストとして機能させてバンプ接着層を形成
することから、はんだバンプ実装用端手電極を製作する
工程数を減らすことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面に従
い更に詳細に説明する。図１に本発明の一実施例を示
す。図１は、本発明の一実施例に係るバンプ実装用端子
電極の形成方法の手順を示す工程図である。まず、図１
（ａ）に示すように、絶縁性基板１上に例えば銅からな
る配線電極パッド２を形成した後、酸化処理を行い、酸
化処理層８を形成する。酸化処理層８は、絶縁性基板１
上の銅で形成した配線電極パッド２を酸化処理して作製
して酸化銅が主成分の層である。
い更に詳細に説明する。図１に本発明の一実施例を示
す。図１は、本発明の一実施例に係るバンプ実装用端子
電極の形成方法の手順を示す工程図である。まず、図１
（ａ）に示すように、絶縁性基板１上に例えば銅からな
る配線電極パッド２を形成した後、酸化処理を行い、酸
化処理層８を形成する。酸化処理層８は、絶縁性基板１
上の銅で形成した配線電極パッド２を酸化処理して作製
して酸化銅が主成分の層である。
【００１４】次に、図１（ｂ）に示すように、絶縁保護
膜３を酸化処理層８の表面の一部が露出するように開口
し形成する。例えば、感光性ポリイミドをスピンナで回
転塗布し、フォトプロセス工程で開口部を形成すること
ができる。絶縁保護膜３は、はんだバンプ４をバンプ接
着層５に接着する際に、絶縁保護膜３の開口部のみには
んだを溜めるために作製する。
膜３を酸化処理層８の表面の一部が露出するように開口
し形成する。例えば、感光性ポリイミドをスピンナで回
転塗布し、フォトプロセス工程で開口部を形成すること
ができる。絶縁保護膜３は、はんだバンプ４をバンプ接
着層５に接着する際に、絶縁保護膜３の開口部のみには
んだを溜めるために作製する。
【００１５】引き続き、図１（ｃ）に示すように、絶縁
保護膜３内の酸化処理層８上に、ニッケルと金からなる
バンプ接着層５を形成する。バンプ接着層５は、無電解
めっき工程或いは電界めっき工程により製作する。バン
プ接着層５は、酸化処理層８の上に直接作製した金属導
体層であり、ニッケルと金の金属導体膜構成としてい
る。更に、図１（ｄ）に示すように、露出したバンプ接
着層５上のみに、加熱処理等の手段により選択的にはん
だバンプ４を形成する。
保護膜３内の酸化処理層８上に、ニッケルと金からなる
バンプ接着層５を形成する。バンプ接着層５は、無電解
めっき工程或いは電界めっき工程により製作する。バン
プ接着層５は、酸化処理層８の上に直接作製した金属導
体層であり、ニッケルと金の金属導体膜構成としてい
る。更に、図１（ｄ）に示すように、露出したバンプ接
着層５上のみに、加熱処理等の手段により選択的にはん
だバンプ４を形成する。
【００１６】本実施例は、バンプ実装用端子電極形成部
分のみを開口した絶縁保護膜３を予め形成し、めっきレ
ジストとして機能させるため、そのままバンプ接着層５
のめっき工程に移すことができ、容易にはんだバンプ実
装用端子電極を形成することができる。そのため、予め
バンプ接着層形成用として液状レジスト７を塗布する必
要があった図２に示す方法に比較して、製作工程数を一
層削減し、製作コストを低減することが可能となる。
分のみを開口した絶縁保護膜３を予め形成し、めっきレ
ジストとして機能させるため、そのままバンプ接着層５
のめっき工程に移すことができ、容易にはんだバンプ実
装用端子電極を形成することができる。そのため、予め
バンプ接着層形成用として液状レジスト７を塗布する必
要があった図２に示す方法に比較して、製作工程数を一
層削減し、製作コストを低減することが可能となる。
【００１７】更に、配線電極パッド２の表面に酸化処理
層８を形成して、配線電極パッド２のはんだ濡れ性を低
下させていることから、図３に示すバンプはんだバンプ
実装用端子電極構造のように（特願平６−３２４４４５
号）、接着層５以外のはんだ濡れ込みを防止する利点を
損なうこともない。尚、本実施例のバンプ接着層５の金
属導体膜構成は、ニッケルと金の金属膜構成としたが、
はんだ濡れ性及びはんだ耐蝕性を有する金属であれば、
ニッケルに変えて使用できる。
層８を形成して、配線電極パッド２のはんだ濡れ性を低
下させていることから、図３に示すバンプはんだバンプ
実装用端子電極構造のように（特願平６−３２４４４５
号）、接着層５以外のはんだ濡れ込みを防止する利点を
損なうこともない。尚、本実施例のバンプ接着層５の金
属導体膜構成は、ニッケルと金の金属膜構成としたが、
はんだ濡れ性及びはんだ耐蝕性を有する金属であれば、
ニッケルに変えて使用できる。
【００１８】
【発明の効果】以上、実施例に基づいて詳細に説明した
ように、半導体素子等をはんだバンプ実装するのに、本
発明のはんだバンプ実装用端子電極形成方法を使用する
ことによって、はんだバンプ実装用端子電極を作製する
工程数を減らすことができるため、製作歩留まりを向上
することができるとともに、生産性、コスト、信頼性か
らみて工業的価値は極めて高い。
ように、半導体素子等をはんだバンプ実装するのに、本
発明のはんだバンプ実装用端子電極形成方法を使用する
ことによって、はんだバンプ実装用端子電極を作製する
工程数を減らすことができるため、製作歩留まりを向上
することができるとともに、生産性、コスト、信頼性か
らみて工業的価値は極めて高い。
【図１】本発明の一実施例に係るはんだバンプ実装用端
子電極形成方法の製作工程の概要を示す断面図である。
子電極形成方法の製作工程の概要を示す断面図である。
【図２】従来例で例示したはんだバンプ実装用端子電極
形成方法の製作工程の概要を示す断面図である。
形成方法の製作工程の概要を示す断面図である。
【図３】先願に係るはんだバンプ実装用端子電極形成方
法の製作工程の概要を示す断面図である。
法の製作工程の概要を示す断面図である。
１ 絶縁性基板 ２ 配線電極パッド ３ 絶縁保護膜 ４ はんだバンプ ５ バンプ接着層 ６ バリアメタル ７ 液状レジスト ８ 酸化処理層
Claims (2)
- 【請求項１】 絶縁性基板或いは半導体素子と他の基板
或いは素子と電気的・機械的に接続するための電極端子
であって、前記絶縁性基板或いは半導体素子上に形成さ
れた信号用電極、バイアス供給用電極又は接地用電極
と、前記電極上を覆うように形成され、かつ前記電極上
に少なくとも１個以上の開口部を設けた絶縁保護膜とか
ら構成されるはんだバンプ実装用端子電極構造におい
て、 前記絶縁性基板或いは半導体素子上の各電極と、該電極
表面に形成する酸化処理層と、該酸化処理層上のバンプ
実装用端子電極形成部分のみに少なくとも１個以上の開
口部を設ける絶縁保持膜とを、この順に形成し、その後
に該絶縁保護膜の開口部内に金属導体層からなるバンプ
接着層をめっき形成することを特徴とするはんだバンプ
実装用端子電極形成方法。 - 【請求項２】 前記バンプ接着層は、はんだ濡れ性及び
耐蝕性を有する金属導体層であることを特徴とする請求
項１記載のはんだバンプ実装用端子電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07226220A JP3087819B2 (ja) | 1995-09-04 | 1995-09-04 | はんだバンプ実装用端子電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07226220A JP3087819B2 (ja) | 1995-09-04 | 1995-09-04 | はんだバンプ実装用端子電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974096A true JPH0974096A (ja) | 1997-03-18 |
| JP3087819B2 JP3087819B2 (ja) | 2000-09-11 |
Family
ID=16841783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07226220A Expired - Fee Related JP3087819B2 (ja) | 1995-09-04 | 1995-09-04 | はんだバンプ実装用端子電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087819B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162718A (en) * | 1998-09-04 | 2000-12-19 | Advanced Micro Devices | High speed bump plating/forming |
| CN1295769C (zh) * | 2003-01-22 | 2007-01-17 | 松下电器产业株式会社 | 半导体器件 |
| US7763536B2 (en) * | 2005-06-21 | 2010-07-27 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
| USRE46147E1 (en) | 1998-05-22 | 2016-09-13 | Sony Corporation | Semiconductor device and method of fabricating the same |
-
1995
- 1995-09-04 JP JP07226220A patent/JP3087819B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE46147E1 (en) | 1998-05-22 | 2016-09-13 | Sony Corporation | Semiconductor device and method of fabricating the same |
| US6162718A (en) * | 1998-09-04 | 2000-12-19 | Advanced Micro Devices | High speed bump plating/forming |
| CN1295769C (zh) * | 2003-01-22 | 2007-01-17 | 松下电器产业株式会社 | 半导体器件 |
| US7763536B2 (en) * | 2005-06-21 | 2010-07-27 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087819B2 (ja) | 2000-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000613 |
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