JPH0974183A - 回路素子 - Google Patents
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- JPH0974183A JPH0974183A JP7228423A JP22842395A JPH0974183A JP H0974183 A JPH0974183 A JP H0974183A JP 7228423 A JP7228423 A JP 7228423A JP 22842395 A JP22842395 A JP 22842395A JP H0974183 A JPH0974183 A JP H0974183A
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
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Abstract
(57)【要約】
【課題】 高集積化可能な磁性体を用いた回路素子を提
供する。 【解決手段】 磁性体Ｆ１、Ｆ２、非磁性体Ｎ１及び導
体端子からなる素子可動部と、スピン注入又は抽出バイ
アスを印加する電場印可部と、磁性体内の電気化学ポテ
ンシャルを電流もしくは電圧として検知し、又は信号と
して出力する少なくとも１つの検知部Ｄと、素子可動部
に信号磁場を印加する少なくとも２つの磁場印加部とに
より構成する。
供する。 【解決手段】 磁性体Ｆ１、Ｆ２、非磁性体Ｎ１及び導
体端子からなる素子可動部と、スピン注入又は抽出バイ
アスを印加する電場印可部と、磁性体内の電気化学ポテ
ンシャルを電流もしくは電圧として検知し、又は信号と
して出力する少なくとも１つの検知部Ｄと、素子可動部
に信号磁場を印加する少なくとも２つの磁場印加部とに
より構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、磁性体を用いた回
路素子に関する。
路素子に関する。
【０００２】
【従来の技術】Ｓｉデバイスに代表される半導体回路素
子は、論理回路、順序回路、メモリー素子などとして広
く用いられている。一方、これらの半導体回路素子は、
本質的に抵抗が高く、キャリア密度が比較的小さいため
に、集積化に伴う消費電力の増加、あるいはダウンサイ
ジングによる誤動作が問題となっている。これらの問題
に対して、マーク・ジョンソンにより提唱された、バイ
ポーラ・スピン・トランジスタが注目されている。バイ
ポーラ・スピン・トランジスタは、磁性体から非磁性体
に注入又は抽出されたスピンが有する有効ゼーマンエネ
ルギーを利用する、いわゆるスピンインジェクション技
術を用いたものであり、ベースとして動作する１枚の金
属非磁性体と、エミッター、コレレクターとして動作す
る２枚の磁性体とによって構成されている。このように
バイポーラ・スピン・トランジスタは金属のみで構成さ
れるため、低い消費電力と高いキャリア密度を実現する
ことができる。また、マーク・ジョンソンは、３つのバ
イーラ・スピン・トランジスタと３本の入出力信号線と
を用いて（１、０）信号を（１、０、−１）の３値の信
号に変換する論理回路を提唱している（日本応用磁気学
会 Ｖｏｌ．１９，Ｎｏ．３，１９９５）。
子は、論理回路、順序回路、メモリー素子などとして広
く用いられている。一方、これらの半導体回路素子は、
本質的に抵抗が高く、キャリア密度が比較的小さいため
に、集積化に伴う消費電力の増加、あるいはダウンサイ
ジングによる誤動作が問題となっている。これらの問題
に対して、マーク・ジョンソンにより提唱された、バイ
ポーラ・スピン・トランジスタが注目されている。バイ
ポーラ・スピン・トランジスタは、磁性体から非磁性体
に注入又は抽出されたスピンが有する有効ゼーマンエネ
ルギーを利用する、いわゆるスピンインジェクション技
術を用いたものであり、ベースとして動作する１枚の金
属非磁性体と、エミッター、コレレクターとして動作す
る２枚の磁性体とによって構成されている。このように
バイポーラ・スピン・トランジスタは金属のみで構成さ
れるため、低い消費電力と高いキャリア密度を実現する
ことができる。また、マーク・ジョンソンは、３つのバ
イーラ・スピン・トランジスタと３本の入出力信号線と
を用いて（１、０）信号を（１、０、−１）の３値の信
号に変換する論理回路を提唱している（日本応用磁気学
会 Ｖｏｌ．１９，Ｎｏ．３，１９９５）。
【０００３】
【発明が解決しようとする課題】しかしながら、バイポ
ーラ・スピン・トランジスターを用いた論理回路は、３
つの別個の素子を用いて動作するために、本来の目的で
ある高集積化を達成するには不十分であるという問題が
あった。また、２値入力信号に対して３値を出力するた
めに、一般にデジタル信号で処理される２値の論理回路
素子として用いることができないという問題もあった。
ーラ・スピン・トランジスターを用いた論理回路は、３
つの別個の素子を用いて動作するために、本来の目的で
ある高集積化を達成するには不十分であるという問題が
あった。また、２値入力信号に対して３値を出力するた
めに、一般にデジタル信号で処理される２値の論理回路
素子として用いることができないという問題もあった。
【０００４】本発明は、従来技術における前記課題を解
決するため、高集積化が可能な磁性体を用いた新しい回
路素子を提供することを目的とするものである。
決するため、高集積化が可能な磁性体を用いた新しい回
路素子を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る回路素子の構成は、素子可動部Ｅと、
スピン注入又は抽出バイアスを印加する電場印加部Ｖ
と、磁性体内の電気化学ポテンシャルを電流もしくは電
圧として検知し、又は信号として出力する少なくとも１
つの検知部Ｄと、前記素子可動部Ｅに信号磁場を印加す
る少なくとも２つの磁場印加部Ｍとからからなる回路素
子であって、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ
１、Ｆ２、・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非
磁性体Ｎ１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、
ｎｆとｎｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記
磁性体は少なくとも１つの前記非磁性体と接し、かつ、
前記非磁性体は少なくとも２つの前記磁性体と接し、か
つ、前記非磁性体には導体端子が接続され、前記導体端
子の他方は前記検知部Ｄ、前記磁性体、前記電場印加部
の基準バイアス側及び前記導体端子とは異なる導体端子
からなる群から選ばれる１つに接続され、前記検知部Ｄ
は前記電場印加部の基準バイアス側と前記磁性体との
間、前記非磁性体と前記磁性体との間、前記電場印加部
の基準バイアス側と前記非磁性体との間及び異なる前記
非磁性体間からなる群から選ばれる１つに接続され、前
記電場印加部のバイアス印加側は前記磁性体のうちの少
なくとも１つと接続され、前記電場印加部の基準バイア
ス側は前記非磁性体、前記磁性体及び前記検知部Ｄから
なる群から選ばれる１つに接続され、前記少なくとも２
つの磁場印加部は導体線からなり、前記磁場印加部の一
方は前記電場印加部の基準バイアス側及び別の回路素子
の基準バイアス側からなる群から選ばれる１つに接続さ
れ、前記磁場印加部の他方は前記検知部Ｄ及び別の回路
素子の検知部からなる群から選ばれる１つに接続され、
前記磁性体近傍、１０ｎｍ以上５ｍｍ以下の位置に具備
されていることを特徴とする。
め、本発明に係る回路素子の構成は、素子可動部Ｅと、
スピン注入又は抽出バイアスを印加する電場印加部Ｖ
と、磁性体内の電気化学ポテンシャルを電流もしくは電
圧として検知し、又は信号として出力する少なくとも１
つの検知部Ｄと、前記素子可動部Ｅに信号磁場を印加す
る少なくとも２つの磁場印加部Ｍとからからなる回路素
子であって、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ
１、Ｆ２、・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非
磁性体Ｎ１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、
ｎｆとｎｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記
磁性体は少なくとも１つの前記非磁性体と接し、かつ、
前記非磁性体は少なくとも２つの前記磁性体と接し、か
つ、前記非磁性体には導体端子が接続され、前記導体端
子の他方は前記検知部Ｄ、前記磁性体、前記電場印加部
の基準バイアス側及び前記導体端子とは異なる導体端子
からなる群から選ばれる１つに接続され、前記検知部Ｄ
は前記電場印加部の基準バイアス側と前記磁性体との
間、前記非磁性体と前記磁性体との間、前記電場印加部
の基準バイアス側と前記非磁性体との間及び異なる前記
非磁性体間からなる群から選ばれる１つに接続され、前
記電場印加部のバイアス印加側は前記磁性体のうちの少
なくとも１つと接続され、前記電場印加部の基準バイア
ス側は前記非磁性体、前記磁性体及び前記検知部Ｄから
なる群から選ばれる１つに接続され、前記少なくとも２
つの磁場印加部は導体線からなり、前記磁場印加部の一
方は前記電場印加部の基準バイアス側及び別の回路素子
の基準バイアス側からなる群から選ばれる１つに接続さ
れ、前記磁場印加部の他方は前記検知部Ｄ及び別の回路
素子の検知部からなる群から選ばれる１つに接続され、
前記磁性体近傍、１０ｎｍ以上５ｍｍ以下の位置に具備
されていることを特徴とする。
【０００６】また、前記本発明の構成においては、非磁
性体を介して最隣接する磁性体間の距離が１ｎｍ以上１
ｍｍ以下であるのが好ましい。また、前記本発明の構成
においては、磁性体が実質的に板状とみなせる磁性層で
あり、非磁性体が実質的に板状とみなせる非磁性層であ
るのが好ましい。
性体を介して最隣接する磁性体間の距離が１ｎｍ以上１
ｍｍ以下であるのが好ましい。また、前記本発明の構成
においては、磁性体が実質的に板状とみなせる磁性層で
あり、非磁性体が実質的に板状とみなせる非磁性層であ
るのが好ましい。
【０００７】また、前記本発明の構成においては、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第
２磁性層Ｆ２の積層構造からなるのが好ましい。また、
この場合には、電場印加部Ｖのバイアス側が第２磁性層
Ｆ２に接続され、前記電場印加部Ｖの基準バイアス側が
第１非磁性層Ｎ１に接続され、検知部Ｄが前記第１非磁
性層Ｎ１と第１磁性層Ｆ１との間、もしくは前記電場印
加部Ｖの基準バイアス側と前記第１磁性層Ｆ１とに接続
され、少なくとも２つの磁場印加部Ｍが前記第１磁性層
Ｆ１及び前記第２磁性層Ｆ２に独立に配置されているの
が好ましい。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第
２磁性層Ｆ２の積層構造からなるのが好ましい。また、
この場合には、電場印加部Ｖのバイアス側が第２磁性層
Ｆ２に接続され、前記電場印加部Ｖの基準バイアス側が
第１非磁性層Ｎ１に接続され、検知部Ｄが前記第１非磁
性層Ｎ１と第１磁性層Ｆ１との間、もしくは前記電場印
加部Ｖの基準バイアス側と前記第１磁性層Ｆ１とに接続
され、少なくとも２つの磁場印加部Ｍが前記第１磁性層
Ｆ１及び前記第２磁性層Ｆ２に独立に配置されているの
が好ましい。
【０００８】また、前記本発明の構成においては、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第
２磁性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第
２磁性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形
成された構造を有するのが好ましい。また、この場合に
は、電場印加部Ｖのバイアス側が第２磁性層Ｆ２に接続
され、前記電場印加部Ｖの基準バイアス側が第１非磁性
層Ｎ１に接続され、検知部Ｄが前記第１非磁性層Ｎ１と
第１磁性層Ｆ１との間、もしくは前記電場印加部Ｖの基
準バイアス側と前記第１磁性層Ｆ１とに接続され、少な
くとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１及び前
記第２磁性層Ｆ２に独立に配置されているのが好まし
い。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第
２磁性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第
２磁性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形
成された構造を有するのが好ましい。また、この場合に
は、電場印加部Ｖのバイアス側が第２磁性層Ｆ２に接続
され、前記電場印加部Ｖの基準バイアス側が第１非磁性
層Ｎ１に接続され、検知部Ｄが前記第１非磁性層Ｎ１と
第１磁性層Ｆ１との間、もしくは前記電場印加部Ｖの基
準バイアス側と前記第１磁性層Ｆ１とに接続され、少な
くとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１及び前
記第２磁性層Ｆ２に独立に配置されているのが好まし
い。
【０００９】また、前記本発明の構成においては、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２、第２非磁性層Ｎ２及び第３磁性層Ｆ３の積
層構造からなるのが好ましい。また、この場合には、電
場印加部Ｖのバイアス側が第３磁性層Ｆ３に接続され、
前記電場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２
に接続され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層
Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場印
加部Ｖの基準バイアス側とに接続され、前記第１非磁性
層Ｎ１が前記電場印加部Ｖの基準バイアス側に接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１、第２磁性層Ｆ２及び前記第３磁性層Ｆ３のうちの少
なくとも２つに独立に具備されているのが好ましい。こ
の場合にはさらに、磁場印加部Ｍが第１磁性層Ｆ１及び
第３磁性層Ｆ３に具備されているのが好ましい。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２、第２非磁性層Ｎ２及び第３磁性層Ｆ３の積
層構造からなるのが好ましい。また、この場合には、電
場印加部Ｖのバイアス側が第３磁性層Ｆ３に接続され、
前記電場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２
に接続され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層
Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場印
加部Ｖの基準バイアス側とに接続され、前記第１非磁性
層Ｎ１が前記電場印加部Ｖの基準バイアス側に接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１、第２磁性層Ｆ２及び前記第３磁性層Ｆ３のうちの少
なくとも２つに独立に具備されているのが好ましい。こ
の場合にはさらに、磁場印加部Ｍが第１磁性層Ｆ１及び
第３磁性層Ｆ３に具備されているのが好ましい。
【００１０】また、前記本発明の構成においては、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２及び第３磁性層Ｆ３からなるのが好ましい。
また、この場合には、素子可動部Ｅが、第２磁性層Ｆ２
及び第３磁性層Ｆ３が第１非磁性層Ｎ１を介して、第１
磁性層Ｆ１と相対するように形成された構造を有するの
が好ましい。また、この場合には、素子可動部Ｅが、第
２磁性層Ｆ２、第３磁性層Ｆ３及び第１磁性層Ｆ１が第
１非磁性層Ｎ１の同じ面側に形成された構造を有するの
が好ましい。また、この場合には、第ｎ磁性層と第ｍ磁
性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３）とすると
き、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝
１、２、３、ｋｌ≠ｉｊ）である関係を満たすように第
１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３が、非磁性層
Ｎ１に形成された構造を有するのが好ましい。また、こ
の場合には、電場印加部Ｖのバイアス側が第３磁性層Ｆ
３に接続され、前記電場印加部Ｖの基準バイアス側が第
１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性層Ｆ１
と第１非磁性層Ｎ１との間、もしくは前記第１磁性層Ｆ
１と前記電場印加部Ｖの基準バイアス側とに接続され、
前記第１非磁性層Ｎ１が前記電場印加部Ｖの基準バイア
ス側に接続され、少なくとも２つの磁場印加部Ｍが前記
第１磁性層Ｆ１、第２磁性層Ｆ２、前記第３磁性層Ｆ３
のうちの少なくとも２つに独立に具備されているのが好
ましい。また、この場合には、電場印加部Ｖのバイアス
側が第２磁性層Ｆ２に接続され、前記電場印加部Ｖの基
準バイアス側が第１非磁性層Ｎ１に接続され、かつ、前
記電場印加部Ｖのバイアス側が第３磁性層Ｆ３に接続さ
れ、前記電場印加部Ｖの基準バイアス側が前記第１非磁
性層Ｎ１に接続され、検知部Ｄが第１磁性層Ｆ１と前記
第１非磁性層Ｎ１との間、もしくは前記第１磁性層Ｆ１
と前記電場印加部Ｖの基準バイアス側に接続され、２つ
の磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、
Ｆ２、Ｆ３のうちの少なくとも２つに独立に具備されて
いるのが好ましい。また、この場合には、電場印加部Ｖ
のバイアス側が第１磁性層Ｆ１に接続され、前記電場印
加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続さ
れ、検知部Ｄが第２磁性層Ｆ２及び第３磁性層Ｆ３の接
続点ａと前記第１非磁性層Ｎ１との間、もしくは前記接
続点ａと前記電場印加部Ｖの基準バイアス側との間に接
続され、少なくとも２つの磁場印加部Ｍが前記第１、第
２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少なくとも
２つに独立に具備されているのが好ましい。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２及び第３磁性層Ｆ３からなるのが好ましい。
また、この場合には、素子可動部Ｅが、第２磁性層Ｆ２
及び第３磁性層Ｆ３が第１非磁性層Ｎ１を介して、第１
磁性層Ｆ１と相対するように形成された構造を有するの
が好ましい。また、この場合には、素子可動部Ｅが、第
２磁性層Ｆ２、第３磁性層Ｆ３及び第１磁性層Ｆ１が第
１非磁性層Ｎ１の同じ面側に形成された構造を有するの
が好ましい。また、この場合には、第ｎ磁性層と第ｍ磁
性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３）とすると
き、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝
１、２、３、ｋｌ≠ｉｊ）である関係を満たすように第
１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３が、非磁性層
Ｎ１に形成された構造を有するのが好ましい。また、こ
の場合には、電場印加部Ｖのバイアス側が第３磁性層Ｆ
３に接続され、前記電場印加部Ｖの基準バイアス側が第
１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性層Ｆ１
と第１非磁性層Ｎ１との間、もしくは前記第１磁性層Ｆ
１と前記電場印加部Ｖの基準バイアス側とに接続され、
前記第１非磁性層Ｎ１が前記電場印加部Ｖの基準バイア
ス側に接続され、少なくとも２つの磁場印加部Ｍが前記
第１磁性層Ｆ１、第２磁性層Ｆ２、前記第３磁性層Ｆ３
のうちの少なくとも２つに独立に具備されているのが好
ましい。また、この場合には、電場印加部Ｖのバイアス
側が第２磁性層Ｆ２に接続され、前記電場印加部Ｖの基
準バイアス側が第１非磁性層Ｎ１に接続され、かつ、前
記電場印加部Ｖのバイアス側が第３磁性層Ｆ３に接続さ
れ、前記電場印加部Ｖの基準バイアス側が前記第１非磁
性層Ｎ１に接続され、検知部Ｄが第１磁性層Ｆ１と前記
第１非磁性層Ｎ１との間、もしくは前記第１磁性層Ｆ１
と前記電場印加部Ｖの基準バイアス側に接続され、２つ
の磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、
Ｆ２、Ｆ３のうちの少なくとも２つに独立に具備されて
いるのが好ましい。また、この場合には、電場印加部Ｖ
のバイアス側が第１磁性層Ｆ１に接続され、前記電場印
加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続さ
れ、検知部Ｄが第２磁性層Ｆ２及び第３磁性層Ｆ３の接
続点ａと前記第１非磁性層Ｎ１との間、もしくは前記接
続点ａと前記電場印加部Ｖの基準バイアス側との間に接
続され、少なくとも２つの磁場印加部Ｍが前記第１、第
２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少なくとも
２つに独立に具備されているのが好ましい。
【００１１】また、前記本発明の構成においては、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び第
４磁性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記第
３磁性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第１
磁性層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び前
記第３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前記
第４磁性層Ｆ４と相対するように形成された構造を有す
るのが好ましい。また、この場合には、電場印加部Ｖの
バイアス側が第４磁性層Ｆ４に接続され、前記電場印加
部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続され、
検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１との間、
もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの基準
バイアス側に接続され、少なくとも２つの磁場印加部Ｍ
が前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁性層Ｆ
３及び前記第４磁性層Ｆ４のうちの少なくとも２つに独
立に具備されているのが好ましい。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び第
４磁性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記第
３磁性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第１
磁性層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び前
記第３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前記
第４磁性層Ｆ４と相対するように形成された構造を有す
るのが好ましい。また、この場合には、電場印加部Ｖの
バイアス側が第４磁性層Ｆ４に接続され、前記電場印加
部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続され、
検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１との間、
もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの基準
バイアス側に接続され、少なくとも２つの磁場印加部Ｍ
が前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁性層Ｆ
３及び前記第４磁性層Ｆ４のうちの少なくとも２つに独
立に具備されているのが好ましい。
【００１２】また、前記本発明の構成においては、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２、第３磁性層Ｆ３及び第４磁性層Ｆ４からな
るのが好ましい。また、この場合には、第ｎ磁性層と第
ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３、４）と
するとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、
ｌ＝１、２、３、４、ｋｌ≠ｉｊ）である構造を有する
のが好ましい。この場合にはさらに、電場印加部Ｖのバ
イアス側が第４磁性層Ｆ４に接続され、前記電場印加部
Ｖの基準バイアス側が第１非磁性層Ｎ１に接続され、検
知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ１との
間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの
基準バイアス側に接続され、少なくとも２つの磁場印加
部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁性
層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくとも２つ
に独立に具備されているのが好ましい。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２
磁性層Ｆ２、第３磁性層Ｆ３及び第４磁性層Ｆ４からな
るのが好ましい。また、この場合には、第ｎ磁性層と第
ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３、４）と
するとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、
ｌ＝１、２、３、４、ｋｌ≠ｉｊ）である構造を有する
のが好ましい。この場合にはさらに、電場印加部Ｖのバ
イアス側が第４磁性層Ｆ４に接続され、前記電場印加部
Ｖの基準バイアス側が第１非磁性層Ｎ１に接続され、検
知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ１との
間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの
基準バイアス側に接続され、少なくとも２つの磁場印加
部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁性
層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくとも２つ
に独立に具備されているのが好ましい。
【００１３】また、前記本発明の構成においては、磁性
体のうちの少なくとも１つが、外部磁場が略零（ゼロ）
のときに実質的に単磁区化しているのが好ましい。ま
た、この場合には、実質的に単磁区化した磁性体のうち
少なくとも１つが、磁場印加部Ｍの出力する信号磁場に
より磁化方向に可変であるのが好ましい。
体のうちの少なくとも１つが、外部磁場が略零（ゼロ）
のときに実質的に単磁区化しているのが好ましい。ま
た、この場合には、実質的に単磁区化した磁性体のうち
少なくとも１つが、磁場印加部Ｍの出力する信号磁場に
より磁化方向に可変であるのが好ましい。
【００１４】また、前記本発明の構成においては、磁性
体のうち少なくとも１つが一軸異方性を有するのが好ま
しい。また、この場合には、磁性体が、形状異方性によ
る一軸異方性を有するのが好ましい。また、この場合に
は、一軸異方性を有する磁性体のうち少なくとも１つ
が、磁場印加部Ｍの出力する信号磁場により磁化方向に
可変であるのが好ましい。
体のうち少なくとも１つが一軸異方性を有するのが好ま
しい。また、この場合には、磁性体が、形状異方性によ
る一軸異方性を有するのが好ましい。また、この場合に
は、一軸異方性を有する磁性体のうち少なくとも１つ
が、磁場印加部Ｍの出力する信号磁場により磁化方向に
可変であるのが好ましい。
【００１５】また、前記本発明の構成においては、磁性
体の磁化方向が、互いに略平行、互いに略反平行、互い
に略直交からなる群から選ばれる１つの配置をとるのが
好ましい。また、この場合には、磁場印加部Ｍの発生す
る磁場が略零（ゼロ）磁場のとき、少なくとも１つの磁
性体の磁化方向が残りの磁性体の磁化方向と略直交する
のが好ましい。また、この場合には、磁化方向が互いに
略直交、略平行もしくは略反平行である磁性層の対のう
ち少なくとも１つが異なるキュリー温度を有する強磁性
体であるのが好ましい。
体の磁化方向が、互いに略平行、互いに略反平行、互い
に略直交からなる群から選ばれる１つの配置をとるのが
好ましい。また、この場合には、磁場印加部Ｍの発生す
る磁場が略零（ゼロ）磁場のとき、少なくとも１つの磁
性体の磁化方向が残りの磁性体の磁化方向と略直交する
のが好ましい。また、この場合には、磁化方向が互いに
略直交、略平行もしくは略反平行である磁性層の対のう
ち少なくとも１つが異なるキュリー温度を有する強磁性
体であるのが好ましい。
【００１６】また、前記本発明の構成においては、複数
の回路素子が、互いに１００ｎｍ以上１ｍｍ以下の間隔
を有し、非磁性体を共有して形成されているのが好まし
い。また、前記本発明の構成においては、非磁性体が基
板上にエピタキシャル成長した金属非磁性体であるのが
好ましい。
の回路素子が、互いに１００ｎｍ以上１ｍｍ以下の間隔
を有し、非磁性体を共有して形成されているのが好まし
い。また、前記本発明の構成においては、非磁性体が基
板上にエピタキシャル成長した金属非磁性体であるのが
好ましい。
【００１７】前記本発明の構成によれば、素子可動部Ｅ
と、スピン注入又は抽出バイアスを印加する電場印加部
Ｖと、磁性体内の電気化学ポテンシャルを電流もしくは
電圧として検知し、又は信号として出力する少なくとも
１つの検知部Ｄと、前記素子可動部Ｅに信号磁場を印加
する少なくとも２つの磁場印加部Ｍとからからなる回路
素子であって、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ
１、Ｆ２、・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非
磁性体Ｎ１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、
ｎｆとｎｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記
磁性体は少なくとも１つの前記非磁性体と接し、かつ、
前記非磁性体は少なくとも２つの前記磁性体と接し、か
つ、前記非磁性体には導体端子が接続され、前記導体端
子の他方は前記検知部Ｄ、前記磁性体、前記電場印加部
の基準バイアス側及び前記導体端子とは異なる導体端子
からなる群から選ばれる１つに接続され、前記検知部Ｄ
は前記電場印加部の基準バイアス側と前記磁性体との
間、前記非磁性体と前記磁性体との間、前記電場印加部
の基準バイアス側と前記非磁性体との間及び異なる前記
非磁性体間からなる群から選ばれる１つに接続され、前
記電場印加部のバイアス印加側は前記磁性体のうちの少
なくとも１つと接続され、前記電場印加部の基準バイア
ス側は前記非磁性体、前記磁性体及び前記検知部Ｄから
なる群から選ばれる１つに接続され、前記少なくとも２
つの磁場印加部は導体線からなり、前記磁場印加部の一
方は前記電場印加部の基準バイアス側及び別の回路素子
の基準バイアス側からなる群から選ばれる１つに接続さ
れ、前記磁場印加部の他方は前記検知部Ｄ及び別の回路
素子の検知部からなる群から選ばれる１つに接続され、
前記磁性体近傍、１０ｎｍ以上５ｍｍ以下の位置に具備
されていることにより、以下のような作用を奏すること
ができる。すなわち、磁性体を介して非磁性体に電流を
流すと、非磁性体内を流れる電子は、散乱によってその
エネルギーを失うまで、注入又は抽出された磁性体内の
磁化の向きに影響を受けたスピン状態を維持する。この
非磁性体と磁性体との間において、磁性体の磁化方向と
非磁性体内のスピンの向きに応じて、互いの電気化学ポ
テンシャルが等しくなるように電子の拡散が生じる。こ
こで少なくとも２つの磁性体に少なくとも２つの信号磁
場を印加すると、異なる磁性体がそれぞれ作る磁化の状
態に応じて、磁性体間を流れる伝導スピンの選択性を制
御することができるため、非磁性体と磁性体の組み合わ
せ、及び磁場印加部Ｍなどを工夫してやることにより、
各磁性体内の電気化学ポテンシャルの非平衡状態を制御
することができる。その結果、信号磁場に対して、複数
の非磁性体、磁性体間のポテンシャル差が電圧、電流、
又はこれらの電圧、電流を導線に流すことにより、他の
回路素子に入力する信号磁場に変換することができる。
この回路素子は、半導体よりも抵抗が低く、キャリア密
度の高い金属を用いているために、消費電力が低く、高
密度に集積化することができる。また、金属であるため
に、熱的な出力変化が比較的小さい。
と、スピン注入又は抽出バイアスを印加する電場印加部
Ｖと、磁性体内の電気化学ポテンシャルを電流もしくは
電圧として検知し、又は信号として出力する少なくとも
１つの検知部Ｄと、前記素子可動部Ｅに信号磁場を印加
する少なくとも２つの磁場印加部Ｍとからからなる回路
素子であって、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ
１、Ｆ２、・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非
磁性体Ｎ１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、
ｎｆとｎｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記
磁性体は少なくとも１つの前記非磁性体と接し、かつ、
前記非磁性体は少なくとも２つの前記磁性体と接し、か
つ、前記非磁性体には導体端子が接続され、前記導体端
子の他方は前記検知部Ｄ、前記磁性体、前記電場印加部
の基準バイアス側及び前記導体端子とは異なる導体端子
からなる群から選ばれる１つに接続され、前記検知部Ｄ
は前記電場印加部の基準バイアス側と前記磁性体との
間、前記非磁性体と前記磁性体との間、前記電場印加部
の基準バイアス側と前記非磁性体との間及び異なる前記
非磁性体間からなる群から選ばれる１つに接続され、前
記電場印加部のバイアス印加側は前記磁性体のうちの少
なくとも１つと接続され、前記電場印加部の基準バイア
ス側は前記非磁性体、前記磁性体及び前記検知部Ｄから
なる群から選ばれる１つに接続され、前記少なくとも２
つの磁場印加部は導体線からなり、前記磁場印加部の一
方は前記電場印加部の基準バイアス側及び別の回路素子
の基準バイアス側からなる群から選ばれる１つに接続さ
れ、前記磁場印加部の他方は前記検知部Ｄ及び別の回路
素子の検知部からなる群から選ばれる１つに接続され、
前記磁性体近傍、１０ｎｍ以上５ｍｍ以下の位置に具備
されていることにより、以下のような作用を奏すること
ができる。すなわち、磁性体を介して非磁性体に電流を
流すと、非磁性体内を流れる電子は、散乱によってその
エネルギーを失うまで、注入又は抽出された磁性体内の
磁化の向きに影響を受けたスピン状態を維持する。この
非磁性体と磁性体との間において、磁性体の磁化方向と
非磁性体内のスピンの向きに応じて、互いの電気化学ポ
テンシャルが等しくなるように電子の拡散が生じる。こ
こで少なくとも２つの磁性体に少なくとも２つの信号磁
場を印加すると、異なる磁性体がそれぞれ作る磁化の状
態に応じて、磁性体間を流れる伝導スピンの選択性を制
御することができるため、非磁性体と磁性体の組み合わ
せ、及び磁場印加部Ｍなどを工夫してやることにより、
各磁性体内の電気化学ポテンシャルの非平衡状態を制御
することができる。その結果、信号磁場に対して、複数
の非磁性体、磁性体間のポテンシャル差が電圧、電流、
又はこれらの電圧、電流を導線に流すことにより、他の
回路素子に入力する信号磁場に変換することができる。
この回路素子は、半導体よりも抵抗が低く、キャリア密
度の高い金属を用いているために、消費電力が低く、高
密度に集積化することができる。また、金属であるため
に、熱的な出力変化が比較的小さい。
【００１８】また、前記本発明の構成において、非磁性
体を介して最隣接する磁性体間の距離が１ｎｍ以上１ｍ
ｍ以下であるという好ましい例によれば、最隣接する磁
性体間の距離が、スピン状態を維持した伝導電子が散乱
を受けずに拡散するのに適した距離であるために、出力
の変化を大きくとることができる。
体を介して最隣接する磁性体間の距離が１ｎｍ以上１ｍ
ｍ以下であるという好ましい例によれば、最隣接する磁
性体間の距離が、スピン状態を維持した伝導電子が散乱
を受けずに拡散するのに適した距離であるために、出力
の変化を大きくとることができる。
【００１９】また、前記本発明の構成において、磁性体
が実質的に板状とみなせる磁性層であり、非磁性体が実
質的に板状とみなせる非磁性層であるという好ましい例
によれば、磁性体が板状であるために、外部から導入さ
れる信号磁場の３次元的磁場分布を２次元平面内の磁化
として置き換えることができる。
が実質的に板状とみなせる磁性層であり、非磁性体が実
質的に板状とみなせる非磁性層であるという好ましい例
によれば、磁性体が板状であるために、外部から導入さ
れる信号磁場の３次元的磁場分布を２次元平面内の磁化
として置き換えることができる。
【００２０】また、前記本発明の構成において、素子可
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第２
磁性層Ｆ２の積層構造からなるのが好ましい。また、こ
の場合には、電場印加部Ｖのバイアス側が第２磁性層Ｆ
２に接続され、前記電場印加部Ｖの基準バイアス側が第
１非磁性層Ｎ１に接続され、検知部Ｄが前記第１非磁性
層Ｎ１と第１磁性層Ｆ１との間、もしくは前記電場印加
部Ｖの基準バイアス側と前記第１磁性層Ｆ１とに接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１及び前記第２磁性層Ｆ２に独立に配置されているとい
う好ましい例によれば、２値の排他的論理和（ＥＯＲ）
素子、順序回路素子を実現することができる。
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第２
磁性層Ｆ２の積層構造からなるのが好ましい。また、こ
の場合には、電場印加部Ｖのバイアス側が第２磁性層Ｆ
２に接続され、前記電場印加部Ｖの基準バイアス側が第
１非磁性層Ｎ１に接続され、検知部Ｄが前記第１非磁性
層Ｎ１と第１磁性層Ｆ１との間、もしくは前記電場印加
部Ｖの基準バイアス側と前記第１磁性層Ｆ１とに接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１及び前記第２磁性層Ｆ２に独立に配置されているとい
う好ましい例によれば、２値の排他的論理和（ＥＯＲ）
素子、順序回路素子を実現することができる。
【００２１】また、前記本発明の構成において、素子可
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第２
磁性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第２
磁性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形成
された構造を有するという好ましい例によれば、蒸着法
などの薄膜プロセスを用いて形成することができると共
に、磁性層形成の蒸着プロセス数を低減することができ
る。また、この場合、電場印加部Ｖのバイアス側が第２
磁性層Ｆ２に接続され、前記電場印加部Ｖの基準バイア
ス側が第１非磁性層Ｎ１に接続され、検知部Ｄが前記第
１非磁性層Ｎ１と第１磁性層Ｆ１との間、もしくは前記
電場印加部Ｖの基準バイアス側と前記第１磁性層Ｆ１と
に接続され、少なくとも２つの磁場印加部Ｍが前記第１
磁性層Ｆ１及び前記第２磁性層Ｆ２に独立に配置されて
いるという好ましい例によれば、２値の排他的論理和
（ＥＯＲ）素子、順序回路素子を実現することができ
る。
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第２
磁性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第２
磁性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形成
された構造を有するという好ましい例によれば、蒸着法
などの薄膜プロセスを用いて形成することができると共
に、磁性層形成の蒸着プロセス数を低減することができ
る。また、この場合、電場印加部Ｖのバイアス側が第２
磁性層Ｆ２に接続され、前記電場印加部Ｖの基準バイア
ス側が第１非磁性層Ｎ１に接続され、検知部Ｄが前記第
１非磁性層Ｎ１と第１磁性層Ｆ１との間、もしくは前記
電場印加部Ｖの基準バイアス側と前記第１磁性層Ｆ１と
に接続され、少なくとも２つの磁場印加部Ｍが前記第１
磁性層Ｆ１及び前記第２磁性層Ｆ２に独立に配置されて
いるという好ましい例によれば、２値の排他的論理和
（ＥＯＲ）素子、順序回路素子を実現することができ
る。
【００２２】また、前記本発明の構成において、素子可
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２、第２非磁性層Ｎ２及び第３磁性層Ｆ３の積層
構造からなるという好ましい例によれば、薄膜形成プロ
セスを利用して形成することができる。また、この場
合、電場印加部Ｖのバイアス側が第３磁性層Ｆ３に接続
され、前記電場印加部Ｖの基準バイアス側が第２非磁性
層Ｎ２に接続され、検知部Ｄが第１磁性層Ｆ１と第１非
磁性層Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記
電場印加部Ｖの基準バイアス側とに接続され、前記第１
非磁性層Ｎ１が前記電場印加部Ｖの基準バイアス側に接
続され、少なくとも２つの磁場印加部Ｍが前記第１磁性
層Ｆ１、第２磁性層Ｆ２及び前記第３磁性層Ｆ３のうち
の少なくとも２つに独立に具備されているという好まし
い例によれば、２値の論理和の否定（ＮＯＲ）、論理積
（ＡＮＤ）、ＥＯＲ素子、３値の論理回路素子を実現す
ることができる。この場合さらに、磁場印加部Ｍが第１
磁性層Ｆ１及び第３磁性層Ｆ３に具備されているという
好ましい例によれば、第２磁性層への信号磁場の影響が
小さくすることができる。
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２、第２非磁性層Ｎ２及び第３磁性層Ｆ３の積層
構造からなるという好ましい例によれば、薄膜形成プロ
セスを利用して形成することができる。また、この場
合、電場印加部Ｖのバイアス側が第３磁性層Ｆ３に接続
され、前記電場印加部Ｖの基準バイアス側が第２非磁性
層Ｎ２に接続され、検知部Ｄが第１磁性層Ｆ１と第１非
磁性層Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記
電場印加部Ｖの基準バイアス側とに接続され、前記第１
非磁性層Ｎ１が前記電場印加部Ｖの基準バイアス側に接
続され、少なくとも２つの磁場印加部Ｍが前記第１磁性
層Ｆ１、第２磁性層Ｆ２及び前記第３磁性層Ｆ３のうち
の少なくとも２つに独立に具備されているという好まし
い例によれば、２値の論理和の否定（ＮＯＲ）、論理積
（ＡＮＤ）、ＥＯＲ素子、３値の論理回路素子を実現す
ることができる。この場合さらに、磁場印加部Ｍが第１
磁性層Ｆ１及び第３磁性層Ｆ３に具備されているという
好ましい例によれば、第２磁性層への信号磁場の影響が
小さくすることができる。
【００２３】また、前記本発明の構成において、素子可
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２及び第３磁性層Ｆ３からなるという好ましい例
によれば、薄膜形成プロセスを利用して形成することが
できる。また、この場合、素子可動部Ｅが、第２磁性層
Ｆ２及び第３磁性層Ｆ３が第１非磁性層Ｎ１を介して、
第１磁性層Ｆ１と相対するように形成された構造を有す
るという好ましい例によれば、薄膜形成プロセスを用い
て集積化することができる。また、この場合、素子可動
部Ｅが、第２磁性層Ｆ２、第３磁性層Ｆ３及び第１磁性
層Ｆ１が第１非磁性層Ｎ１の同じ面側に形成された構造
を有するという好ましい例によれば、薄膜形成プロセス
の回数を低減することができる。また、この場合、第ｎ
磁性層と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、
３）とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、
ｊ、ｋ、ｌ＝１、２、３、ｋｌ≠ｉｊ）である関係を満
たすように第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３
が、非磁性層Ｎ１に形成された構造を有するという好ま
しい例によれば、磁性層形成の蒸着プロセス数を低減す
ることができ。また、この場合、電場印加部Ｖのバイア
ス側が第３磁性層Ｆ３に接続され、前記電場印加部Ｖの
基準バイアス側が第１非磁性層Ｎ１に接続され、検知部
Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１との間、もしく
は前記第１磁性層Ｆ１と前記電場印加部Ｖの基準バイア
ス側とに接続され、前記第１非磁性層Ｎ１が前記電場印
加部Ｖの基準バイアス側に接続され、少なくとも２つの
磁場印加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、
前記第３磁性層Ｆ３のうちの少なくとも２つに独立に具
備されているという好ましい例によれば、２値の論理和
の否定（ＮＯＲ）、論理積（ＡＮＤ）、ＥＯＲ素子、３
値の論理回路素子を実現することができる。また、この
場合、電場印加部Ｖのバイアス側が第２磁性層Ｆ２に接
続され、前記電場印加部Ｖの基準バイアス側が第１非磁
性層Ｎ１に接続され、かつ、前記電場印加部Ｖのバイア
ス側が第３磁性層Ｆ３に接続され、前記電場印加部Ｖの
基準バイアス側が前記第１非磁性層Ｎ１に接続され、検
知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ１との
間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの
基準バイアス側に接続され、２つの磁場印加部Ｍが前記
第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少
なくとも２つに独立に具備されているという好ましい例
によれば、２値の論理和（ＯＲ）、ＮＯＲ、３値の論理
回路素子を実現することができる。また、この場合、電
場印加部Ｖのバイアス側が第１磁性層Ｆ１に接続され、
前記電場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１
に接続され、検知部Ｄが第２磁性層Ｆ２及び第３磁性層
Ｆ３の接続点ａと前記第１非磁性層Ｎ１との間、もしく
は前記接続点ａと前記電場印加部Ｖの基準バイアス側と
の間に接続され、少なくとも２つの磁場印加部Ｍが前記
第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少
なくとも２つに独立に具備されているという好ましい例
によれば、２値の論理和（ＯＲ）、ＮＯＲ、３値の論理
回路素子を実現することができる。
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２及び第３磁性層Ｆ３からなるという好ましい例
によれば、薄膜形成プロセスを利用して形成することが
できる。また、この場合、素子可動部Ｅが、第２磁性層
Ｆ２及び第３磁性層Ｆ３が第１非磁性層Ｎ１を介して、
第１磁性層Ｆ１と相対するように形成された構造を有す
るという好ましい例によれば、薄膜形成プロセスを用い
て集積化することができる。また、この場合、素子可動
部Ｅが、第２磁性層Ｆ２、第３磁性層Ｆ３及び第１磁性
層Ｆ１が第１非磁性層Ｎ１の同じ面側に形成された構造
を有するという好ましい例によれば、薄膜形成プロセス
の回数を低減することができる。また、この場合、第ｎ
磁性層と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、
３）とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、
ｊ、ｋ、ｌ＝１、２、３、ｋｌ≠ｉｊ）である関係を満
たすように第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３
が、非磁性層Ｎ１に形成された構造を有するという好ま
しい例によれば、磁性層形成の蒸着プロセス数を低減す
ることができ。また、この場合、電場印加部Ｖのバイア
ス側が第３磁性層Ｆ３に接続され、前記電場印加部Ｖの
基準バイアス側が第１非磁性層Ｎ１に接続され、検知部
Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１との間、もしく
は前記第１磁性層Ｆ１と前記電場印加部Ｖの基準バイア
ス側とに接続され、前記第１非磁性層Ｎ１が前記電場印
加部Ｖの基準バイアス側に接続され、少なくとも２つの
磁場印加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、
前記第３磁性層Ｆ３のうちの少なくとも２つに独立に具
備されているという好ましい例によれば、２値の論理和
の否定（ＮＯＲ）、論理積（ＡＮＤ）、ＥＯＲ素子、３
値の論理回路素子を実現することができる。また、この
場合、電場印加部Ｖのバイアス側が第２磁性層Ｆ２に接
続され、前記電場印加部Ｖの基準バイアス側が第１非磁
性層Ｎ１に接続され、かつ、前記電場印加部Ｖのバイア
ス側が第３磁性層Ｆ３に接続され、前記電場印加部Ｖの
基準バイアス側が前記第１非磁性層Ｎ１に接続され、検
知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ１との
間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの
基準バイアス側に接続され、２つの磁場印加部Ｍが前記
第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少
なくとも２つに独立に具備されているという好ましい例
によれば、２値の論理和（ＯＲ）、ＮＯＲ、３値の論理
回路素子を実現することができる。また、この場合、電
場印加部Ｖのバイアス側が第１磁性層Ｆ１に接続され、
前記電場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１
に接続され、検知部Ｄが第２磁性層Ｆ２及び第３磁性層
Ｆ３の接続点ａと前記第１非磁性層Ｎ１との間、もしく
は前記接続点ａと前記電場印加部Ｖの基準バイアス側と
の間に接続され、少なくとも２つの磁場印加部Ｍが前記
第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少
なくとも２つに独立に具備されているという好ましい例
によれば、２値の論理和（ＯＲ）、ＮＯＲ、３値の論理
回路素子を実現することができる。
【００２４】また、前記本発明の構成において、素子可
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び第４
磁性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記第３
磁性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第１磁
性層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び前記
第３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前記第
４磁性層Ｆ４と相対するように形成された構造を有する
という好ましい例によれば、薄膜形成プロセスによって
集積化することができる。また、この場合、電場印加部
Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電場
印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続さ
れ、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１との
間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの
基準バイアス側に接続され、少なくとも２つの磁場印加
部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁性
層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくとも２つ
に独立に具備されているという好ましい例によれば、２
値のＥＯＲ、ＯＲ、ＡＮＤ、ＮＯＲ素子、３値の論理素
子を実現することができる。
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び第４
磁性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記第３
磁性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第１磁
性層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び前記
第３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前記第
４磁性層Ｆ４と相対するように形成された構造を有する
という好ましい例によれば、薄膜形成プロセスによって
集積化することができる。また、この場合、電場印加部
Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電場
印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続さ
れ、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１との
間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖの
基準バイアス側に接続され、少なくとも２つの磁場印加
部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁性
層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくとも２つ
に独立に具備されているという好ましい例によれば、２
値のＥＯＲ、ＯＲ、ＡＮＤ、ＮＯＲ素子、３値の論理素
子を実現することができる。
【００２５】また、前記本発明の構成において、素子可
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２、第３磁性層Ｆ３及び第４磁性層Ｆ４からなる
という好ましい例によれば、薄膜形成プロセスを利用し
て形成することができる。また、この場合、第ｎ磁性層
と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３、
４）とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、
ｊ、ｋ、ｌ＝１、２、３、４、ｋｌ≠ｉｊ）である構造
を有するという好ましい例によれば、磁性層形成プロセ
スを低減することができる。この場合さらに、電場印加
部Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ
１との間、もしくは前記第１磁性層Ｆ１と前記電場印加
部Ｖの基準バイアス側に接続され、少なくとも２つの磁
場印加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第
３磁性層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくと
も２つに独立に具備されているという好ましい例によれ
ば、２値のＥＯＲ、ＯＲ、ＡＮＤ、ＮＯＲ素子、３値の
論理素子を実現することができる。
動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁
性層Ｆ２、第３磁性層Ｆ３及び第４磁性層Ｆ４からなる
という好ましい例によれば、薄膜形成プロセスを利用し
て形成することができる。また、この場合、第ｎ磁性層
と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３、
４）とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、
ｊ、ｋ、ｌ＝１、２、３、４、ｋｌ≠ｉｊ）である構造
を有するという好ましい例によれば、磁性層形成プロセ
スを低減することができる。この場合さらに、電場印加
部Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ
１との間、もしくは前記第１磁性層Ｆ１と前記電場印加
部Ｖの基準バイアス側に接続され、少なくとも２つの磁
場印加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第
３磁性層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくと
も２つに独立に具備されているという好ましい例によれ
ば、２値のＥＯＲ、ＯＲ、ＡＮＤ、ＮＯＲ素子、３値の
論理素子を実現することができる。
【００２６】また、前記本発明の構成において、磁性体
のうちの少なくとも１つが、外部磁場が略零（ゼロ）の
ときに実質的に単磁区化しているという好ましい例によ
れば、特に磁化の方向を変化させる必要のない回路にお
いて、磁化方向を駆動するエネルギーを不要とすること
ができる。また、この場合、実質的に単磁区化した磁性
体のうち少なくとも１つが、磁場印加部Ｍの出力する信
号磁場により磁化方向に可変であるという好ましい例に
よれば、無磁場中の初期出力を決定することができる。
のうちの少なくとも１つが、外部磁場が略零（ゼロ）の
ときに実質的に単磁区化しているという好ましい例によ
れば、特に磁化の方向を変化させる必要のない回路にお
いて、磁化方向を駆動するエネルギーを不要とすること
ができる。また、この場合、実質的に単磁区化した磁性
体のうち少なくとも１つが、磁場印加部Ｍの出力する信
号磁場により磁化方向に可変であるという好ましい例に
よれば、無磁場中の初期出力を決定することができる。
【００２７】また、前記本発明の構成において、磁性体
のうち少なくとも１つが一軸異方性を有するという好ま
しい例によれば、外部磁界による磁化方向が、一軸異方
性の方向であるとき、磁化に必要なエネルギーを減少さ
せることができる。また、この場合、磁性体が、形状異
方性による一軸異方性を有するという好ましい例によれ
ば、薄膜形成プロセス時に同一磁性材料で異方性をつけ
ることができる。また、この場合、一軸異方性を有する
磁性体のうち少なくとも１つが、磁場印加部Ｍの出力す
る信号磁場により磁化方向に可変であるという好ましい
例によれば、無磁場中の初期出力を決定することができ
る。
のうち少なくとも１つが一軸異方性を有するという好ま
しい例によれば、外部磁界による磁化方向が、一軸異方
性の方向であるとき、磁化に必要なエネルギーを減少さ
せることができる。また、この場合、磁性体が、形状異
方性による一軸異方性を有するという好ましい例によれ
ば、薄膜形成プロセス時に同一磁性材料で異方性をつけ
ることができる。また、この場合、一軸異方性を有する
磁性体のうち少なくとも１つが、磁場印加部Ｍの出力す
る信号磁場により磁化方向に可変であるという好ましい
例によれば、無磁場中の初期出力を決定することができ
る。
【００２８】また、前記本発明の構成において、磁性体
の磁化方向が、互いに略平行、互いに略反平行、互いに
略直交からなる群から選ばれる１つの配置をとるという
好ましい例によれば、互いの磁性層間の電気化学ポテン
シャルの変化を最大又は最小にすることができるため、
素子全体の出力を大きくすることができる。また、この
場合、磁場印加部Ｍの発生する磁場が略零（ゼロ）磁場
のとき、少なくとも１つの磁性体の磁化方向が残りの磁
性体の磁化方向と略直交するというが好ましい例によれ
ば、無磁場時の出力を基準バイアスに設定することがで
きる。また、この場合、磁化方向が互いに略直交、略平
行もしくは略反平行である磁性層の対のうち少なくとも
１つが異なるキュリー温度を有する強磁性体であるとい
う好ましい例によれば、磁場中熱処理の熱処理温度を制
御することにより、相反する磁化方向の異方性をつける
ことができる。
の磁化方向が、互いに略平行、互いに略反平行、互いに
略直交からなる群から選ばれる１つの配置をとるという
好ましい例によれば、互いの磁性層間の電気化学ポテン
シャルの変化を最大又は最小にすることができるため、
素子全体の出力を大きくすることができる。また、この
場合、磁場印加部Ｍの発生する磁場が略零（ゼロ）磁場
のとき、少なくとも１つの磁性体の磁化方向が残りの磁
性体の磁化方向と略直交するというが好ましい例によれ
ば、無磁場時の出力を基準バイアスに設定することがで
きる。また、この場合、磁化方向が互いに略直交、略平
行もしくは略反平行である磁性層の対のうち少なくとも
１つが異なるキュリー温度を有する強磁性体であるとい
う好ましい例によれば、磁場中熱処理の熱処理温度を制
御することにより、相反する磁化方向の異方性をつける
ことができる。
【００２９】また、前記本発明の構成においては、複数
の回路素子が、互いに１００ｎｍ以上１ｍｍ以下の間隔
を有し、非磁性体を共有して形成されているという好ま
しい例によれば、薄膜形成時の素子形成プロセスを大幅
に低減することができる。
の回路素子が、互いに１００ｎｍ以上１ｍｍ以下の間隔
を有し、非磁性体を共有して形成されているという好ま
しい例によれば、薄膜形成時の素子形成プロセスを大幅
に低減することができる。
【００３０】また、前記本発明の構成において、非磁性
体が基板上にエピタキシャル成長した金属非磁性体であ
るという好ましい例によれば、非磁性体内のスピンの平
均散乱時間が長くなるために、スピン散乱による出力の
低下を抑えることができる。
体が基板上にエピタキシャル成長した金属非磁性体であ
るという好ましい例によれば、非磁性体内のスピンの平
均散乱時間が長くなるために、スピン散乱による出力の
低下を抑えることができる。
【００３１】また、半導体よりも抵抗が低く、キャリア
密度の高い金属を用いた回路素子を複数具備することに
より、従来よりも熱安定性が高く、低消費電力で高度に
集積化できる回路を実現することができる。
密度の高い金属を用いた回路素子を複数具備することに
より、従来よりも熱安定性が高く、低消費電力で高度に
集積化できる回路を実現することができる。
【００３２】
【発明の実施の形態】本発明中の一軸異方性とは、１８
０°の対称を持つ異方性であり、磁場中スパッタや、磁
場中での成膜によって誘導される３６０°の対称を持つ
一方向異方性とは区別される。
０°の対称を持つ異方性であり、磁場中スパッタや、磁
場中での成膜によって誘導される３６０°の対称を持つ
一方向異方性とは区別される。
【００３３】本実施例の回路素子は、素子可動部Ｅと、
スピン注入又は抽出バイアスを印加する電場印加部Ｖ
と、磁性体内の電気化学ポテンシャルを電流もしくは電
圧として検知し、又は信号として出力する少なくとも１
つの検知部Ｄと、前記素子可動部Ｅに信号磁場を印加す
る少なくとも２つの磁場印加部Ｍとからからなる回路素
子であって、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ
１、Ｆ２、・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非
磁性体Ｎ１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、
ｎｆとｎｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記
磁性体は少なくとも１つの前記非磁性体と接し、かつ、
前記非磁性体は少なくとも２つの前記磁性体と接し、か
つ、前記非磁性体には導体端子が接続され、前記導体端
子の他方は前記検知部Ｄ、前記磁性体、前記電場印加部
の基準バイアス側及び前記導体端子とは異なる導体端子
からなる群から選ばれる１つに接続され、前記検知部Ｄ
は前記電場印加部の基準バイアス側と前記磁性体との
間、前記非磁性体と前記磁性体との間、前記電場印加部
の基準バイアス側と前記非磁性体との間及び異なる前記
非磁性体間からなる群から選ばれる１つに接続され、前
記電場印加部のバイアス印加側は前記磁性体のうちの少
なくとも１つと接続され、前記電場印加部の基準バイア
ス側は前記非磁性体、前記磁性体及び前記検知部Ｄから
なる群から選ばれる１つに接続され、前記少なくとも２
つの磁場印加部は導体線からなり、前記磁場印加部の一
方は前記電場印加部の基準バイアス側及び別の回路素子
の基準バイアス側からなる群から選ばれる１つに接続さ
れ、前記磁場印加部の他方は前記検知部Ｄ及び別の回路
素子の検知部からなる群から選ばれる１つに接続され、
前記磁性体近傍、１０ｎｍ以上５ｍｍ以下の位置に具備
されているのが望ましく、特に非磁性体を介して最隣接
する磁性体間の距離が１ｎｍ以上１ｍｍ以下であるのが
望ましい。
スピン注入又は抽出バイアスを印加する電場印加部Ｖ
と、磁性体内の電気化学ポテンシャルを電流もしくは電
圧として検知し、又は信号として出力する少なくとも１
つの検知部Ｄと、前記素子可動部Ｅに信号磁場を印加す
る少なくとも２つの磁場印加部Ｍとからからなる回路素
子であって、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ
１、Ｆ２、・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非
磁性体Ｎ１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、
ｎｆとｎｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記
磁性体は少なくとも１つの前記非磁性体と接し、かつ、
前記非磁性体は少なくとも２つの前記磁性体と接し、か
つ、前記非磁性体には導体端子が接続され、前記導体端
子の他方は前記検知部Ｄ、前記磁性体、前記電場印加部
の基準バイアス側及び前記導体端子とは異なる導体端子
からなる群から選ばれる１つに接続され、前記検知部Ｄ
は前記電場印加部の基準バイアス側と前記磁性体との
間、前記非磁性体と前記磁性体との間、前記電場印加部
の基準バイアス側と前記非磁性体との間及び異なる前記
非磁性体間からなる群から選ばれる１つに接続され、前
記電場印加部のバイアス印加側は前記磁性体のうちの少
なくとも１つと接続され、前記電場印加部の基準バイア
ス側は前記非磁性体、前記磁性体及び前記検知部Ｄから
なる群から選ばれる１つに接続され、前記少なくとも２
つの磁場印加部は導体線からなり、前記磁場印加部の一
方は前記電場印加部の基準バイアス側及び別の回路素子
の基準バイアス側からなる群から選ばれる１つに接続さ
れ、前記磁場印加部の他方は前記検知部Ｄ及び別の回路
素子の検知部からなる群から選ばれる１つに接続され、
前記磁性体近傍、１０ｎｍ以上５ｍｍ以下の位置に具備
されているのが望ましく、特に非磁性体を介して最隣接
する磁性体間の距離が１ｎｍ以上１ｍｍ以下であるのが
望ましい。
【００３４】本実施例に用いる磁性体としては、Ｆｅ、
Ｃｏ、Ｎｉ等の強磁性物質、及びこれらを主元素とする
金属磁性体であるのが望ましい。また、本実施例に用い
る非磁性体、導体端子及び検知部として用いる導体線と
しては、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ａｌ、Ｖ、Ｐｄ等の
金属もしくはこれらの金属の合金、又はこれらを主成分
とする合金の非磁性体物質であるのが望ましい。
Ｃｏ、Ｎｉ等の強磁性物質、及びこれらを主元素とする
金属磁性体であるのが望ましい。また、本実施例に用い
る非磁性体、導体端子及び検知部として用いる導体線と
しては、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ａｌ、Ｖ、Ｐｄ等の
金属もしくはこれらの金属の合金、又はこれらを主成分
とする合金の非磁性体物質であるのが望ましい。
【００３５】本実施例の回路素子においては、磁性体が
実質的に板状とみなせる磁性層であり、非磁性体が実質
的に板状とみなせる非磁性層であるのが望ましい。本実
施例の回路素子においては、素子可動部Ｅが、第１磁性
層Ｆ１、第１非磁性層Ｎ１及び第２磁性層Ｆ２の積層構
造からなるのが望ましい。
実質的に板状とみなせる磁性層であり、非磁性体が実質
的に板状とみなせる非磁性層であるのが望ましい。本実
施例の回路素子においては、素子可動部Ｅが、第１磁性
層Ｆ１、第１非磁性層Ｎ１及び第２磁性層Ｆ２の積層構
造からなるのが望ましい。
【００３６】本実施例の回路素子においては、素子可動
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第２磁
性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第２磁
性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形成さ
れた構造を有するのが望ましい。
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第２磁
性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第２磁
性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形成さ
れた構造を有するのが望ましい。
【００３７】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが前記第１非磁性層Ｎ１と第１磁性層Ｆ
１との間、もしくは前記電場印加部Ｖの基準バイアス側
と前記第１磁性層Ｆ１とに接続され、少なくとも２つの
磁場印加部Ｍが前記第１磁性層Ｆ１及び前記第２磁性層
Ｆ２に独立に配置されているのが望ましい。
部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが前記第１非磁性層Ｎ１と第１磁性層Ｆ
１との間、もしくは前記電場印加部Ｖの基準バイアス側
と前記第１磁性層Ｆ１とに接続され、少なくとも２つの
磁場印加部Ｍが前記第１磁性層Ｆ１及び前記第２磁性層
Ｆ２に独立に配置されているのが望ましい。
【００３８】本実施例の回路素子においては、素子可動
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性
層Ｆ２、第２非磁性層Ｎ２及び第３磁性層Ｆ３の積層構
造からなるのが望ましい。
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性
層Ｆ２、第２非磁性層Ｎ２及び第３磁性層Ｆ３の積層構
造からなるのが望ましい。
【００３９】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続
され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１と
の間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖ
の基準バイアス側とに接続され、前記第１非磁性層Ｎ１
が前記電場印加部Ｖの基準バイアス側に接続され、少な
くとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１、第２
磁性層Ｆ２及び前記第３磁性層Ｆ３のうちの少なくとも
２つに独立に具備されているのが望ましい。
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続
され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１と
の間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖ
の基準バイアス側とに接続され、前記第１非磁性層Ｎ１
が前記電場印加部Ｖの基準バイアス側に接続され、少な
くとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１、第２
磁性層Ｆ２及び前記第３磁性層Ｆ３のうちの少なくとも
２つに独立に具備されているのが望ましい。
【００４０】本実施例の回路素子においては、磁場印加
部Ｍが第１磁性層Ｆ１及び第３磁性層Ｆ３に具備されて
いるのが望ましい。本実施例の回路素子においては、素
子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第
２磁性層Ｆ２及び第３磁性層Ｆ３からなるのが望まし
い。
部Ｍが第１磁性層Ｆ１及び第３磁性層Ｆ３に具備されて
いるのが望ましい。本実施例の回路素子においては、素
子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第
２磁性層Ｆ２及び第３磁性層Ｆ３からなるのが望まし
い。
【００４１】本実施例の回路素子においては、素子可動
部Ｅが、第２磁性層Ｆ２及び第３磁性層Ｆ３が第１非磁
性層Ｎ１を介して、第１磁性層Ｆ１と相対するように形
成された構造を有するのが望ましい。
部Ｅが、第２磁性層Ｆ２及び第３磁性層Ｆ３が第１非磁
性層Ｎ１を介して、第１磁性層Ｆ１と相対するように形
成された構造を有するのが望ましい。
【００４２】本実施例の回路素子においては、素子可動
部Ｅが、第２磁性層Ｆ２、第３磁性層Ｆ３及び第１磁性
層Ｆ１が第１非磁性層Ｎ１の同じ面側に形成された構造
を有するのが望ましい。
部Ｅが、第２磁性層Ｆ２、第３磁性層Ｆ３及び第１磁性
層Ｆ１が第１非磁性層Ｎ１の同じ面側に形成された構造
を有するのが望ましい。
【００４３】本実施例の回路素子においては、第ｎ磁性
層と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３）
とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、
ｋ、ｌ＝１、２、３、ｋｌ≠ｉｊ）である関係を満たす
ように第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３が、
非磁性層Ｎ１に形成された構造を有するのが望ましい。
層と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３）
とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、
ｋ、ｌ＝１、２、３、ｋｌ≠ｉｊ）である関係を満たす
ように第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３が、
非磁性層Ｎ１に形成された構造を有するのが望ましい。
【００４４】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１と
の間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖ
の基準バイアス側とに接続され、前記第１非磁性層Ｎ１
が前記電場印加部Ｖの基準バイアス側に接続され、少な
くとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１、第２
磁性層Ｆ２、前記第３磁性層Ｆ３のうちの少なくとも２
つに独立に具備されているのが望ましい。
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１と
の間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖ
の基準バイアス側とに接続され、前記第１非磁性層Ｎ１
が前記電場印加部Ｖの基準バイアス側に接続され、少な
くとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１、第２
磁性層Ｆ２、前記第３磁性層Ｆ３のうちの少なくとも２
つに独立に具備されているのが望ましい。
【００４５】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、かつ、前記電場印加部Ｖのバイアス側が第３磁性
層Ｆ３に接続され、前記電場印加部Ｖの基準バイアス側
が前記第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁
性層Ｆ１と前記第１非磁性層Ｎ１との間、もしくは前記
第１磁性層Ｆ１と前記電場印加部Ｖの基準バイアス側に
接続され、２つの磁場印加部Ｍが前記第１、第２及び第
３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少なくとも２つに独
立に具備されているのが望ましい。
部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、かつ、前記電場印加部Ｖのバイアス側が第３磁性
層Ｆ３に接続され、前記電場印加部Ｖの基準バイアス側
が前記第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁
性層Ｆ１と前記第１非磁性層Ｎ１との間、もしくは前記
第１磁性層Ｆ１と前記電場印加部Ｖの基準バイアス側に
接続され、２つの磁場印加部Ｍが前記第１、第２及び第
３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少なくとも２つに独
立に具備されているのが望ましい。
【００４６】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第１磁性層Ｆ１に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第２磁性層Ｆ２及び第３磁性層Ｆ３の
接続点ａと前記第１非磁性層Ｎ１との間、もしくは前記
接続点ａと前記電場印加部Ｖの基準バイアス側との間に
接続され、少なくとも２つの磁場印加部Ｍが前記第１、
第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少なくと
も２つに独立に具備されているのが望ましい。
部Ｖのバイアス側が第１磁性層Ｆ１に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第２磁性層Ｆ２及び第３磁性層Ｆ３の
接続点ａと前記第１非磁性層Ｎ１との間、もしくは前記
接続点ａと前記電場印加部Ｖの基準バイアス側との間に
接続され、少なくとも２つの磁場印加部Ｍが前記第１、
第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３のうちの少なくと
も２つに独立に具備されているのが望ましい。
【００４７】本実施例の回路素子においては、素子可動
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性
層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び第４磁
性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記第３磁
性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第１磁性
層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び前記第
３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前記第４
磁性層Ｆ４と相対するように形成された構造を有するの
が望ましい。
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性
層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び第４磁
性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記第３磁
性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第１磁性
層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び前記第
３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前記第４
磁性層Ｆ４と相対するように形成された構造を有するの
が望ましい。
【００４８】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電
場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続
され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１と
の間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖ
の基準バイアス側に接続され、少なくとも２つの磁場印
加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁
性層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくとも２
つに独立に具備されているのが望ましい。
部Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電
場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に接続
され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ１と
の間、もしくは前記第１磁性層Ｆ１と前記電場印加部Ｖ
の基準バイアス側に接続され、少なくとも２つの磁場印
加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第３磁
性層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくとも２
つに独立に具備されているのが望ましい。
【００４９】本実施例の回路素子においては、素子可動
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性
層Ｆ２、第３磁性層Ｆ３及び第４磁性層Ｆ４からなるの
が望ましい。
部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性
層Ｆ２、第３磁性層Ｆ３及び第４磁性層Ｆ４からなるの
が望ましい。
【００５０】本実施例の回路素子においては、第ｎ磁性
層と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３、
４）とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、
ｊ、ｋ、ｌ＝１、２、３、４、ｋｌ≠ｉｊ）である構造
を有するのが望ましい。
層と第ｍ磁性層の距離をｄｎｍ（ｎ、ｍ＝１、２、３、
４）とするとき、１ｍｍ＞ｄｉｊ＞２×ｄｋｌ（ｉ、
ｊ、ｋ、ｌ＝１、２、３、４、ｋｌ≠ｉｊ）である構造
を有するのが望ましい。
【００５１】本実施例の回路素子においては、電場印加
部Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ
１との間、もしくは前記第１磁性層Ｆ１と前記電場印加
部Ｖの基準バイアス側に接続され、少なくとも２つの磁
場印加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第
３磁性層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくと
も２つに独立に具備されているのが望ましい。
部Ｖのバイアス側が第４磁性層Ｆ４に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性層Ｎ
１との間、もしくは前記第１磁性層Ｆ１と前記電場印加
部Ｖの基準バイアス側に接続され、少なくとも２つの磁
場印加部Ｍが前記第１磁性層Ｆ１、第２磁性層Ｆ２、第
３磁性層Ｆ３及び前記第４磁性層Ｆ４のうちの少なくと
も２つに独立に具備されているのが望ましい。
【００５２】本実施例の回路素子においては、磁性体の
うちの少なくとも１つが、外部磁場が略零（ゼロ）のと
きに実質的に単磁区化しているのが望ましい。本実施例
の回路素子においては、実質的に単磁区化した磁性体の
うち少なくとも１つが、磁場印加部Ｍの出力する信号磁
場により磁化方向に可変であるのが望ましい。
うちの少なくとも１つが、外部磁場が略零（ゼロ）のと
きに実質的に単磁区化しているのが望ましい。本実施例
の回路素子においては、実質的に単磁区化した磁性体の
うち少なくとも１つが、磁場印加部Ｍの出力する信号磁
場により磁化方向に可変であるのが望ましい。
【００５３】本実施例の回路素子においては、磁性体の
うち少なくとも１つが一軸異方性を有するのが望まし
い。本実施例の回路素子においては、磁性体が、形状異
方性による一軸異方性を有するのが望ましい。
うち少なくとも１つが一軸異方性を有するのが望まし
い。本実施例の回路素子においては、磁性体が、形状異
方性による一軸異方性を有するのが望ましい。
【００５４】本実施例の回路素子においては、一軸異方
性を有する磁性体のうち少なくとも１つが、磁場印加部
Ｍの出力する信号磁場により磁化方向に可変であるのが
望ましい。
性を有する磁性体のうち少なくとも１つが、磁場印加部
Ｍの出力する信号磁場により磁化方向に可変であるのが
望ましい。
【００５５】本実施例の回路素子においては、磁性体の
磁化方向が、互いに略平行、互いに略反平行、互いに略
直交からなる群から選ばれる１つの配置をとるのが望ま
しい。
磁化方向が、互いに略平行、互いに略反平行、互いに略
直交からなる群から選ばれる１つの配置をとるのが望ま
しい。
【００５６】本実施例の回路素子においては、磁場印加
部Ｍの発生する磁場が略零（ゼロ）磁場のとき、少なく
とも１つの磁性体の磁化方向が残りの磁性体の磁化方向
と略直交するのが望ましい。
部Ｍの発生する磁場が略零（ゼロ）磁場のとき、少なく
とも１つの磁性体の磁化方向が残りの磁性体の磁化方向
と略直交するのが望ましい。
【００５７】本実施例の回路素子においては、磁化方向
が互いに略直交、略平行もしくは略反平行である磁性層
の対のうち少なくとも１つが異なるキュリー温度を有す
る強磁性体であるのが望ましい。
が互いに略直交、略平行もしくは略反平行である磁性層
の対のうち少なくとも１つが異なるキュリー温度を有す
る強磁性体であるのが望ましい。
【００５８】本実施例の回路素子においては、複数の回
路素子が、互いに１００ｎｍ以上１ｍｍ以下の間隔を有
し、非磁性体を共有して形成されているのが望ましい。
本実施例の回路素子においては、非磁性体が基板上にエ
ピタキシャル成長した金属非磁性体であるのが望まし
い。
路素子が、互いに１００ｎｍ以上１ｍｍ以下の間隔を有
し、非磁性体を共有して形成されているのが望ましい。
本実施例の回路素子においては、非磁性体が基板上にエ
ピタキシャル成長した金属非磁性体であるのが望まし
い。
【００５９】本実施例の回路素子は、複数個を組み合わ
せて集積化するのが望ましい。また、特に、磁性体又は
非磁性体が磁性層、非磁性層とみなせるときには、これ
らを、例えばスパッタリングをはじめとする蒸着法等に
よって形成するのが望ましい。
せて集積化するのが望ましい。また、特に、磁性体又は
非磁性体が磁性層、非磁性層とみなせるときには、これ
らを、例えばスパッタリングをはじめとする蒸着法等に
よって形成するのが望ましい。
【００６０】
【実施例】以下に、図１〜図１６を参照しながら、本発
明を具体的に説明する。図１〜図１６において、Ｆは磁
性体、Ｎは磁性体を示し、それぞれに添えられた数字は
その番号を表す。Ｄは検知部を示す。磁性体内に記した
直線矢印及び黒点または×点を含む円はそれぞれの磁化
の向きを表し、これらの記号を記していない磁性体は磁
化の向きが定まっていない磁性体を表している。曲線矢
印は電流の流れる向きを示す。また、Ａ、Ｂは磁場印加
部を示し、矢印及び黒点、及び×点又はプレーンの円
は、磁場印加部の磁場信号を発生させるために導体線内
を流れる電流の向きを示している。尚、黒点は紙面の裏
から表への方向、×点は紙面の表から裏への方向を表
し、プレーンの円は電流が流れていない状態を示してい
る。
明を具体的に説明する。図１〜図１６において、Ｆは磁
性体、Ｎは磁性体を示し、それぞれに添えられた数字は
その番号を表す。Ｄは検知部を示す。磁性体内に記した
直線矢印及び黒点または×点を含む円はそれぞれの磁化
の向きを表し、これらの記号を記していない磁性体は磁
化の向きが定まっていない磁性体を表している。曲線矢
印は電流の流れる向きを示す。また、Ａ、Ｂは磁場印加
部を示し、矢印及び黒点、及び×点又はプレーンの円
は、磁場印加部の磁場信号を発生させるために導体線内
を流れる電流の向きを示している。尚、黒点は紙面の裏
から表への方向、×点は紙面の表から裏への方向を表
し、プレーンの円は電流が流れていない状態を示してい
る。
【００６１】〈第１の実施例〉本発明の第１の実施例と
して、図１〜図４に示すように１枚の非磁性体と２枚の
磁性体と導体端子とにより素子可動部を構成した回路素
子について説明する。
して、図１〜図４に示すように１枚の非磁性体と２枚の
磁性体と導体端子とにより素子可動部を構成した回路素
子について説明する。
【００６２】Ｆ２はいずれも３０％Ｎｉ−７０％Ｆｅ組
成のパーマロイであり、直径は２００μｍ、厚みは０．
１μｍである。Ｆ１は図３のみがＣｏで、他はパーマロ
イである。尚、Ｆ１の形状はＦ２と同じである。また、
Ｎ１はＡｌからなり、直径は２００μｍ、厚みはｔ（ｔ
はそれぞれ０．５ｎｍ〜５ｍｍの範囲で変化させた。）
である。非磁性体の厚みｔが０．５ｎｍ〜１００μｍで
ある場合、磁性体、非磁性体ともに真空蒸着法とリフト
オフ法によって素子を形成した。また、非磁性体の厚み
ｔが１００μｍ〜５ｍｍの素子については、非磁性体と
してアルミ線を用いた。この場合、アルミ線をスチレン
で固めた後、平滑な断面、及び導体端子形成面がでるよ
うに所定の厚みまで鏡面研磨し、表面を逆スパッタでク
リーニングした後、その上に真空蒸着法によって磁性膜
を成膜した。成膜した後、磁性膜に異方性を形成するた
めに、図２〜４の実施例においては磁場中アニールを行
った。
成のパーマロイであり、直径は２００μｍ、厚みは０．
１μｍである。Ｆ１は図３のみがＣｏで、他はパーマロ
イである。尚、Ｆ１の形状はＦ２と同じである。また、
Ｎ１はＡｌからなり、直径は２００μｍ、厚みはｔ（ｔ
はそれぞれ０．５ｎｍ〜５ｍｍの範囲で変化させた。）
である。非磁性体の厚みｔが０．５ｎｍ〜１００μｍで
ある場合、磁性体、非磁性体ともに真空蒸着法とリフト
オフ法によって素子を形成した。また、非磁性体の厚み
ｔが１００μｍ〜５ｍｍの素子については、非磁性体と
してアルミ線を用いた。この場合、アルミ線をスチレン
で固めた後、平滑な断面、及び導体端子形成面がでるよ
うに所定の厚みまで鏡面研磨し、表面を逆スパッタでク
リーニングした後、その上に真空蒸着法によって磁性膜
を成膜した。成膜した後、磁性膜に異方性を形成するた
めに、図２〜４の実施例においては磁場中アニールを行
った。
【００６３】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ａｕ線をリフトオフ法に
よって形成し、これに電流を流すことにより磁場信号を
入力した。
程度のアルミナを形成した後、Ａｕ線をリフトオフ法に
よって形成し、これに電流を流すことにより磁場信号を
入力した。
【００６４】以下、図の順番に説明する。図１の磁性体
Ｆ１、Ｆ２は、それぞれ膜面内において等方的な磁気特
性を示すという条件の下で蒸着形成した。検知部Ｄとし
て電流計を用い、電流を測定したところ、図に示す様々
な組み合わせの２５［Ｏｅ］相当の外部磁場に対して、
数十μＡから数ｍＡオーダーの出力が得られた。特に、
非磁性体Ｎ１の厚みが１ｎｍから１ｍｍの範囲におい
て、高い出力値が得られた。尚、それぞれの磁性体Ｆ
１、Ｆ２は抗磁力が１０〜２０［Ｏｅ］レベルであり、
磁化方向が十分に外部磁場に追随した。図１には、その
ときの磁性体Ｆ１、Ｆ２内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を、下記（表
１）に示す。
Ｆ１、Ｆ２は、それぞれ膜面内において等方的な磁気特
性を示すという条件の下で蒸着形成した。検知部Ｄとし
て電流計を用い、電流を測定したところ、図に示す様々
な組み合わせの２５［Ｏｅ］相当の外部磁場に対して、
数十μＡから数ｍＡオーダーの出力が得られた。特に、
非磁性体Ｎ１の厚みが１ｎｍから１ｍｍの範囲におい
て、高い出力値が得られた。尚、それぞれの磁性体Ｆ
１、Ｆ２は抗磁力が１０〜２０［Ｏｅ］レベルであり、
磁化方向が十分に外部磁場に追随した。図１には、その
ときの磁性体Ｆ１、Ｆ２内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を、下記（表
１）に示す。
【００６５】
【表１】
【００６６】表１においては、電流の流れ方が時計回り
の場合を１、反時計回りの場合を−１、出力がこれら２
つに比較して１０％以下である場合を０として示してい
る。特に、表１のａ、ｂ、ｃ、ｄにおいて１を１信号、
−１を０信号とした場合に、ＥＯＲ回路が実現されてい
ることが分かる。尚、表１のｅ、ｆ、ｇ、ｈ、ｉにおい
ては、磁性体それぞれに信号の結果を示していない。こ
れは、磁性体が当初等方的であったが、磁場信号によっ
て残留磁化を残すために直前に印加した外部磁場の履歴
によって信号が異なるからである。言い換えれば、図１
に示した回路素子は、論理回路としてばかりでなく、前
の稼働状態を記録している順序回路としてのメモリー機
能をも有していることが分かる。
の場合を１、反時計回りの場合を−１、出力がこれら２
つに比較して１０％以下である場合を０として示してい
る。特に、表１のａ、ｂ、ｃ、ｄにおいて１を１信号、
−１を０信号とした場合に、ＥＯＲ回路が実現されてい
ることが分かる。尚、表１のｅ、ｆ、ｇ、ｈ、ｉにおい
ては、磁性体それぞれに信号の結果を示していない。こ
れは、磁性体が当初等方的であったが、磁場信号によっ
て残留磁化を残すために直前に印加した外部磁場の履歴
によって信号が異なるからである。言い換えれば、図１
に示した回路素子は、論理回路としてばかりでなく、前
の稼働状態を記録している順序回路としてのメモリー機
能をも有していることが分かる。
【００６７】次に、図２の信号磁場がゼロ磁場状態で紙
面の下側に異方性をつけた磁性体について同様に調べた
結果を下記（表２）に示す。
面の下側に異方性をつけた磁性体について同様に調べた
結果を下記（表２）に示す。
【００６８】
【表２】
【００６９】磁性体Ｆ１、Ｆ２は、それぞれ信号磁場に
よって磁化方向を反転することができる。上記（表２）
のａ、ｂ、ｃ、ｄの出力から、ＥＯＲ回路が実現されて
いることが分かる。さらに、ゼロ磁場状態の出力は１に
固定にされており、初期値が安定な論理素子となってい
る。
よって磁化方向を反転することができる。上記（表２）
のａ、ｂ、ｃ、ｄの出力から、ＥＯＲ回路が実現されて
いることが分かる。さらに、ゼロ磁場状態の出力は１に
固定にされており、初期値が安定な論理素子となってい
る。
【００７０】次に、図３の信号磁場がゼロ磁場状態で紙
面の下側に異方性をつけた磁性体について同様に調べた
結果を下記（表３）に示す。
面の下側に異方性をつけた磁性体について同様に調べた
結果を下記（表３）に示す。
【００７１】
【表３】
【００７２】磁性体Ｆ２は、信号磁場によって磁化方向
を反転することができる。磁性体Ｆ１は３０［Ｏｅ］の
抗磁力を持つＣｏからなり、信号磁場によって磁化方向
を反転することはできない。上記（表３）のａ、ｂ、
ｃ、ｄの出力から、ＥＯＲ回路が実現されていることが
分かる。さらに、ゼロ磁場状態の出力は１に固定にされ
ており、特にこの論理素子から出力される電流により、
他の素子の印加磁場として用いるとき、磁性体Ｆ１が信
号磁場に対して不変であるために、初期値がさらに安定
な論理素子となっている。また、磁性体Ｆ２として１７
０μｍ×１７０μｍ×０．１μｍのパーマロイ、非磁性
体として１０００μｍ×１０００μｍ×ｔ、磁性体Ｆ１
として３０μｍ×１０００μｍ×０．１μｍの形状異方
性を有するパーマロイを用い、磁性体Ｆ１の長手方向
が、磁場中アニールによる一方向異方性の方向と一致す
るようにした素子についても調べたところ、Ｆ１は図に
示す方向に印加した外部磁場に対して回転せず、上記
（表３）と同じ出力結果が得られた。
を反転することができる。磁性体Ｆ１は３０［Ｏｅ］の
抗磁力を持つＣｏからなり、信号磁場によって磁化方向
を反転することはできない。上記（表３）のａ、ｂ、
ｃ、ｄの出力から、ＥＯＲ回路が実現されていることが
分かる。さらに、ゼロ磁場状態の出力は１に固定にされ
ており、特にこの論理素子から出力される電流により、
他の素子の印加磁場として用いるとき、磁性体Ｆ１が信
号磁場に対して不変であるために、初期値がさらに安定
な論理素子となっている。また、磁性体Ｆ２として１７
０μｍ×１７０μｍ×０．１μｍのパーマロイ、非磁性
体として１０００μｍ×１０００μｍ×ｔ、磁性体Ｆ１
として３０μｍ×１０００μｍ×０．１μｍの形状異方
性を有するパーマロイを用い、磁性体Ｆ１の長手方向
が、磁場中アニールによる一方向異方性の方向と一致す
るようにした素子についても調べたところ、Ｆ１は図に
示す方向に印加した外部磁場に対して回転せず、上記
（表３）と同じ出力結果が得られた。
【００７３】次に、図４の信号磁場がゼロ磁場状態で紙
面の裏側から表に向けての異方性をつけた磁性体につい
て同様に調べた結果を下記（表４）に示す。
面の裏側から表に向けての異方性をつけた磁性体につい
て同様に調べた結果を下記（表４）に示す。
【００７４】
【表４】
【００７５】磁性体Ｆ１、Ｆ２は、いずれも信号磁場に
よって磁化方向を反転することができる。上記（表４）
のａ、ｂ、ｃ、ｄの出力から、ＥＯＲ回路が実現されて
いることが分かる。さらに、０、１、−１の３値の信号
入力に対して３値の出力ができる論理回路素子となって
いることが分かる。
よって磁化方向を反転することができる。上記（表４）
のａ、ｂ、ｃ、ｄの出力から、ＥＯＲ回路が実現されて
いることが分かる。さらに、０、１、−１の３値の信号
入力に対して３値の出力ができる論理回路素子となって
いることが分かる。
【００７６】尚、以上の回路で電源の極性を反転させて
みたところ、出力電流の極性が反転するだけで、同様の
回路素子として使用できることが確認された。また、素
子可動部を構成する非磁性体Ｎ１、導体端子及び検知部
Ｄとして用いる導体線としては、Ｐｔ、Ａｕ、Ａｇ、Ａ
ｌ、Ｃｕ等の金属非磁性体物質であれば同様の効果を示
すことが確認された。但し、特に該金属を素子可動部の
非磁性体に用いる場合、最隣接する磁性体間に挟まれる
非磁性体の距離が長くなるほど、該金属が同一の元素で
あれば結晶性の高い材料ほど、また同様の結晶性を示す
材料であるときは、貴金属の方が高い出力を検知するこ
とができた。
みたところ、出力電流の極性が反転するだけで、同様の
回路素子として使用できることが確認された。また、素
子可動部を構成する非磁性体Ｎ１、導体端子及び検知部
Ｄとして用いる導体線としては、Ｐｔ、Ａｕ、Ａｇ、Ａ
ｌ、Ｃｕ等の金属非磁性体物質であれば同様の効果を示
すことが確認された。但し、特に該金属を素子可動部の
非磁性体に用いる場合、最隣接する磁性体間に挟まれる
非磁性体の距離が長くなるほど、該金属が同一の元素で
あれば結晶性の高い材料ほど、また同様の結晶性を示す
材料であるときは、貴金属の方が高い出力を検知するこ
とができた。
【００７７】また、本実施例においては、磁化方向が互
いに平行、反平行、又は直交したものを中心に示した
が、磁化の向きのなす関係がこれらの状態からずれた状
態の回路、例えば互いのなす角度が１７０°、８０°等
の回路素子では、出力値の変化分が小さくなった。これ
は、スピンの伝導に角度依存性があるからであると考え
られる。
いに平行、反平行、又は直交したものを中心に示した
が、磁化の向きのなす関係がこれらの状態からずれた状
態の回路、例えば互いのなす角度が１７０°、８０°等
の回路素子では、出力値の変化分が小さくなった。これ
は、スピンの伝導に角度依存性があるからであると考え
られる。
【００７８】また、磁場印加部と被印加磁場磁性体との
距離を１ｎｍ〜１０ｍｍの範囲で変化させて回路の動作
を調べたところ、この距離が１０ｎｍ以上５ｍｍ以下が
最適な動作をする範囲であることが確認された。この範
囲以下の距離では、磁性体に与える磁場均一性が悪く、
磁性体を単磁区化することが困難であり、また、この範
囲以上の距離では、他の磁性体にまで磁場が及び、誤動
作を引き起こす。
距離を１ｎｍ〜１０ｍｍの範囲で変化させて回路の動作
を調べたところ、この距離が１０ｎｍ以上５ｍｍ以下が
最適な動作をする範囲であることが確認された。この範
囲以下の距離では、磁性体に与える磁場均一性が悪く、
磁性体を単磁区化することが困難であり、また、この範
囲以上の距離では、他の磁性体にまで磁場が及び、誤動
作を引き起こす。
【００７９】以上のように、素子可動部Ｅと、スピン注
入又は抽出バイアスを印加する電場印加部Ｖと、磁性体
内の電気化学ポテンシャルを電流もしくは電圧として検
知し、又は信号として出力する少なくとも１つの検知部
Ｄと、前記素子可動部Ｅに信号磁場を印加する少なくと
も２つの磁場印加部Ｍとからからなる回路素子であっ
て、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ１、Ｆ２、
・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非磁性体Ｎ
１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、ｎｆとｎ
ｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記磁性体は
少なくとも１つの前記非磁性体と接し、かつ、前記非磁
性体は少なくとも２つの前記磁性体と接し、かつ、前記
非磁性体には導体端子が接続され、前記導体端子の他方
は前記検知部Ｄ、前記磁性体、前記電場印加部の基準バ
イアス側及び前記導体端子とは異なる導体端子からなる
群から選ばれる１つに接続され、前記検知部Ｄは前記電
場印加部の基準バイアス側と前記磁性体との間、前記非
磁性体と前記磁性体との間、前記電場印加部の基準バイ
アス側と前記非磁性体との間及び異なる前記非磁性体間
からなる群から選ばれる１つに接続され、前記電場印加
部のバイアス印加側は前記磁性体のうちの少なくとも１
つと接続され、前記電場印加部の基準バイアス側は前記
非磁性体、前記磁性体及び前記検知部Ｄからなる群から
選ばれる１つに接続され、前記少なくとも２つの磁場印
加部は導体線からなり、前記磁場印加部の一方は前記電
場印加部の基準バイアス側及び別の回路素子の基準バイ
アス側からなる群から選ばれる１つに接続され、前記磁
場印加部の他方は前記検知部Ｄ及び別の回路素子の検知
部からなる群から選ばれる１つに接続され、前記磁性体
近傍、１０ｎｍ以上５ｍｍ以下の位置に具備されている
回路素子によれば、従来の半導体を用いなくても、半導
体よりもキャリア密度の大きい低抵抗な金属で構成され
た論理素子が実現され、また、従来のバイポーラ・スピ
ン・トランジスターを組み合わせた論理素子の約１／３
の回路部品数で２値及び３値の論理演算を行うことので
きる回路が実現される。
入又は抽出バイアスを印加する電場印加部Ｖと、磁性体
内の電気化学ポテンシャルを電流もしくは電圧として検
知し、又は信号として出力する少なくとも１つの検知部
Ｄと、前記素子可動部Ｅに信号磁場を印加する少なくと
も２つの磁場印加部Ｍとからからなる回路素子であっ
て、前記素子可動部Ｅは、ｎｆ個の磁性体Ｆ１、Ｆ２、
・・・、Ｆｎｆ（ｎｆ≧２）と、ｎｎ個の非磁性体Ｎ
１、・・・、Ｎｎｎ（ｎｎ≧１）とからなり、ｎｆとｎ
ｎとはｎｆ≧ｎｎ＋１なる関係を満たし、前記磁性体は
少なくとも１つの前記非磁性体と接し、かつ、前記非磁
性体は少なくとも２つの前記磁性体と接し、かつ、前記
非磁性体には導体端子が接続され、前記導体端子の他方
は前記検知部Ｄ、前記磁性体、前記電場印加部の基準バ
イアス側及び前記導体端子とは異なる導体端子からなる
群から選ばれる１つに接続され、前記検知部Ｄは前記電
場印加部の基準バイアス側と前記磁性体との間、前記非
磁性体と前記磁性体との間、前記電場印加部の基準バイ
アス側と前記非磁性体との間及び異なる前記非磁性体間
からなる群から選ばれる１つに接続され、前記電場印加
部のバイアス印加側は前記磁性体のうちの少なくとも１
つと接続され、前記電場印加部の基準バイアス側は前記
非磁性体、前記磁性体及び前記検知部Ｄからなる群から
選ばれる１つに接続され、前記少なくとも２つの磁場印
加部は導体線からなり、前記磁場印加部の一方は前記電
場印加部の基準バイアス側及び別の回路素子の基準バイ
アス側からなる群から選ばれる１つに接続され、前記磁
場印加部の他方は前記検知部Ｄ及び別の回路素子の検知
部からなる群から選ばれる１つに接続され、前記磁性体
近傍、１０ｎｍ以上５ｍｍ以下の位置に具備されている
回路素子によれば、従来の半導体を用いなくても、半導
体よりもキャリア密度の大きい低抵抗な金属で構成され
た論理素子が実現され、また、従来のバイポーラ・スピ
ン・トランジスターを組み合わせた論理素子の約１／３
の回路部品数で２値及び３値の論理演算を行うことので
きる回路が実現される。
【００８０】また、本実施例の回路素子において、非磁
性体を介して最隣接する磁性体間の距離を１ｎｍ以上１
ｍｍ以下にすれば、優れた出力特性が得られる。また、
本実施例の回路素子において、磁性体として、Ｆｅ、Ｃ
ｏ、Ｎｉ等の強磁性物質及びこれを主元素とする金属磁
性体化合物を用いれば、好ましい回路素子が実現され、
素子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及
び第２磁性層Ｆ２の積層構造からなり、特に、電場印加
部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが前記第１非磁性層Ｎ１と第１磁性層Ｆ
１との間、もしくは前記電場印加部Ｖの基準バイアス側
と前記第１磁性層Ｆ１とに接続され、少なくとも２つの
磁場印加部Ｍが前記第１磁性層Ｆ１及び前記第２磁性層
Ｆ２に独立に配置された構成を採用すれば、２値のＥＯ
Ｒ回路、順序回路、３値論理回路が実現される。
性体を介して最隣接する磁性体間の距離を１ｎｍ以上１
ｍｍ以下にすれば、優れた出力特性が得られる。また、
本実施例の回路素子において、磁性体として、Ｆｅ、Ｃ
ｏ、Ｎｉ等の強磁性物質及びこれを主元素とする金属磁
性体化合物を用いれば、好ましい回路素子が実現され、
素子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及
び第２磁性層Ｆ２の積層構造からなり、特に、電場印加
部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前記電
場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に接続
され、検知部Ｄが前記第１非磁性層Ｎ１と第１磁性層Ｆ
１との間、もしくは前記電場印加部Ｖの基準バイアス側
と前記第１磁性層Ｆ１とに接続され、少なくとも２つの
磁場印加部Ｍが前記第１磁性層Ｆ１及び前記第２磁性層
Ｆ２に独立に配置された構成を採用すれば、２値のＥＯ
Ｒ回路、順序回路、３値論理回路が実現される。
【００８１】また、本実施例の回路素子において、磁性
体のうちの少なくとも１つが、外部磁場が略零（ゼロ）
のときに実質的に単磁区化していると、初期値が安定し
た論理回路を実現することができる。
体のうちの少なくとも１つが、外部磁場が略零（ゼロ）
のときに実質的に単磁区化していると、初期値が安定し
た論理回路を実現することができる。
【００８２】本実施例の回路素子においては、実質的に
単磁区化した磁性体のうち少なくとも１つが、磁場印加
部Ｍの出力する信号磁場により磁化方向に可変である
と、初期値が安定であるばかりでなく、出力信号の自由
度が増えるため望ましい。
単磁区化した磁性体のうち少なくとも１つが、磁場印加
部Ｍの出力する信号磁場により磁化方向に可変である
と、初期値が安定であるばかりでなく、出力信号の自由
度が増えるため望ましい。
【００８３】また、本実施例の回路素子において、磁性
体が、形状異方性による一軸異方性を有するとき、さら
にこの異方性の方向に、一方向性異方性を付与すること
により、同じ材料で異なる磁場応答特性を有する素子を
実現することができる。
体が、形状異方性による一軸異方性を有するとき、さら
にこの異方性の方向に、一方向性異方性を付与すること
により、同じ材料で異なる磁場応答特性を有する素子を
実現することができる。
【００８４】本実施例の回路素子は、磁性体の磁化方向
が、互いに略平行、互いに略反平行、互いに略直交から
なる群から選ばれる１つの配置をとるとき、出力信号の
変化分が最大となる。
が、互いに略平行、互いに略反平行、互いに略直交から
なる群から選ばれる１つの配置をとるとき、出力信号の
変化分が最大となる。
【００８５】本実施例の素子可動部に用いる非磁性体と
して、基板上にエピタキシャル成長した金属非磁性体を
用いれば、出力の高い回路素子が実現される。 〈第２の実施例〉本発明の第２の実施例として、図５に
示すように、素子可動部を、１枚の非磁性層Ｎ１と、２
枚の磁性層Ｆ１、Ｆ２と、導体端子とにより構成した回
路素子について説明する。
して、基板上にエピタキシャル成長した金属非磁性体を
用いれば、出力の高い回路素子が実現される。 〈第２の実施例〉本発明の第２の実施例として、図５に
示すように、素子可動部を、１枚の非磁性層Ｎ１と、２
枚の磁性層Ｆ１、Ｆ２と、導体端子とにより構成した回
路素子について説明する。
【００８６】磁性層Ｆ２は３０％Ｎｉ−７０％Ｆｅ組成
のパーマロイからなり、その大きさは１００μｍ×１０
０μｍ×０．０６μｍである。磁性層Ｆ１は７０％Ｃｏ
−３０Ｆｅからなり、形状は磁性層Ｆ２と同じである。
また、非磁性層Ｎ１はＭｇＯ上にエピタキシャル成長さ
せたＰｔ薄膜、及びガラス基板上に柱状構造に成長させ
たＰｔ薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１
０μｍである。また、磁性層Ｆ１、Ｆ２間の最近接距離
は１０μｍとした。尚、Ｐｔ薄膜はＭｇＯ上にスパッタ
リング法により成膜し、続いて、リフトオフ法とスパッ
タリング法を用いて磁性層Ｆ１、Ｆ２を形成した。成膜
した後、磁性膜に異方性を形成するために、磁場中アニ
ールを行った。それぞれの異方性は紙面裏側から表にな
るようにつけた。
のパーマロイからなり、その大きさは１００μｍ×１０
０μｍ×０．０６μｍである。磁性層Ｆ１は７０％Ｃｏ
−３０Ｆｅからなり、形状は磁性層Ｆ２と同じである。
また、非磁性層Ｎ１はＭｇＯ上にエピタキシャル成長さ
せたＰｔ薄膜、及びガラス基板上に柱状構造に成長させ
たＰｔ薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１
０μｍである。また、磁性層Ｆ１、Ｆ２間の最近接距離
は１０μｍとした。尚、Ｐｔ薄膜はＭｇＯ上にスパッタ
リング法により成膜し、続いて、リフトオフ法とスパッ
タリング法を用いて磁性層Ｆ１、Ｆ２を形成した。成膜
した後、磁性膜に異方性を形成するために、磁場中アニ
ールを行った。それぞれの異方性は紙面裏側から表にな
るようにつけた。
【００８７】磁場印加部として磁性層Ｆ１、Ｆ２の表面
に１００ｎｍ程度のアルミナを形成した後、Ｐｔ線をリ
フトオフ法によって形成し、これに電流を流すことによ
り信号磁場を入力した。
に１００ｎｍ程度のアルミナを形成した後、Ｐｔ線をリ
フトオフ法によって形成し、これに電流を流すことによ
り信号磁場を入力した。
【００８８】図５の検知部Ｄとして電流計を用い、電流
を測定したところ、図に示す様々な組み合わせの２５
［Ｏｅ］相当の外部磁場に対して、数ｍＡオーダーの出
力が得られた。尚、磁性層Ｆ２の抗磁力は１０［Ｏｅ］
程度あり、磁性層Ｆ１の抗磁力は３０［Ｏｅ］程度であ
る。また、磁性層Ｆ２の磁化方向は十分に外部磁場に追
随し、磁性層Ｆ１は磁化反転ができない。図５には、そ
のときの磁性層Ｆ１、Ｆ２内の磁化の向きと、検知部Ｄ
に流れる電流の向きを示している。その結果を下記（表
５）に示す。
を測定したところ、図に示す様々な組み合わせの２５
［Ｏｅ］相当の外部磁場に対して、数ｍＡオーダーの出
力が得られた。尚、磁性層Ｆ２の抗磁力は１０［Ｏｅ］
程度あり、磁性層Ｆ１の抗磁力は３０［Ｏｅ］程度であ
る。また、磁性層Ｆ２の磁化方向は十分に外部磁場に追
随し、磁性層Ｆ１は磁化反転ができない。図５には、そ
のときの磁性層Ｆ１、Ｆ２内の磁化の向きと、検知部Ｄ
に流れる電流の向きを示している。その結果を下記（表
５）に示す。
【００８９】
【表５】
【００９０】上記（表５）においては、電流が時計回り
の流れ方をした場合を１、反時計回りの流れ方をした場
合を−１として示している。特に、上記（表５）のａ、
ｂ、ｃ、ｄにおいて１を１信号、−１を０信号とするＥ
ＯＲ回路が実現されていることが分かる。さらに、ゼロ
磁場状態の出力は１に固定にされており、初期値が安定
な論理素子となっている。また、非磁性層として、エピ
タキシャル成長させたＰｔ膜を用いた場合、及び柱状構
造をしたＰｔ膜を用いた場合のいずれの場合において
も、同様の回路素子として動作したが、エピタキシャル
成長させたＰｔ膜の方が高い出力を得ることができた。
の流れ方をした場合を１、反時計回りの流れ方をした場
合を−１として示している。特に、上記（表５）のａ、
ｂ、ｃ、ｄにおいて１を１信号、−１を０信号とするＥ
ＯＲ回路が実現されていることが分かる。さらに、ゼロ
磁場状態の出力は１に固定にされており、初期値が安定
な論理素子となっている。また、非磁性層として、エピ
タキシャル成長させたＰｔ膜を用いた場合、及び柱状構
造をしたＰｔ膜を用いた場合のいずれの場合において
も、同様の回路素子として動作したが、エピタキシャル
成長させたＰｔ膜の方が高い出力を得ることができた。
【００９１】尚、以上の回路で電源の極性を反転させて
も、出力電流の極性が反転するだけで、同様の回路素子
として使用できることが確認された。また、本実施例の
回路構成を用いることにより、本第１の回路素子をすべ
て構成できる。
も、出力電流の極性が反転するだけで、同様の回路素子
として使用できることが確認された。また、本実施例の
回路構成を用いることにより、本第１の回路素子をすべ
て構成できる。
【００９２】以上のように本実施例の磁性体が実質的に
板状とみなせる磁性層であり、非磁性体が実質的に板状
とみなせる非磁性層である回路素子においては、回路構
成のプロセスとして、主に薄膜形成プロセスを用いるこ
とができるため、回路素子の集積化が容易となる。ま
た、磁性体が板状とみなせるために、反磁界の影響によ
って磁性体内の磁化方向が２次元平面内に存在し易く、
信号磁場の３次元的な変化を２次元平面内の磁化に置き
換えることができるので、磁性層、非磁性層に存在する
伝導電子の磁化方向を制御し易く、効率的な出力を得る
ことができる。
板状とみなせる磁性層であり、非磁性体が実質的に板状
とみなせる非磁性層である回路素子においては、回路構
成のプロセスとして、主に薄膜形成プロセスを用いるこ
とができるため、回路素子の集積化が容易となる。ま
た、磁性体が板状とみなせるために、反磁界の影響によ
って磁性体内の磁化方向が２次元平面内に存在し易く、
信号磁場の３次元的な変化を２次元平面内の磁化に置き
換えることができるので、磁性層、非磁性層に存在する
伝導電子の磁化方向を制御し易く、効率的な出力を得る
ことができる。
【００９３】また、本実施例の回路素子において、素子
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第
２磁性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第
２磁性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形
成された構造を有すれば、例えば磁性体の元素がすべて
同じである場合、非磁性層を挟んで磁性体を形成するプ
ロセスを用いる場合と比較して、成膜プロセスの回数を
低減することができる。
可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１及び第
２磁性層Ｆ２からなり、前記第１磁性層Ｆ１及び前記第
２磁性層Ｆ２が前記第１非磁性層Ｎ１の面の同じ側に形
成された構造を有すれば、例えば磁性体の元素がすべて
同じである場合、非磁性層を挟んで磁性体を形成するプ
ロセスを用いる場合と比較して、成膜プロセスの回数を
低減することができる。
【００９４】また、本実施例の回路素子において、電場
印加部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前
記電場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に
接続され、検知部Ｄが前記第１非磁性層Ｎ１と第１磁性
層Ｆ１との間、もしくは前記電場印加部Ｖの基準バイア
ス側と前記第１磁性層Ｆ１とに接続され、少なくとも２
つの磁場印加部Ｍが前記第１磁性層Ｆ１及び前記第２磁
性層Ｆ２に独立に配置されていれば、金属のみで構成さ
れた２値のＥＯＲ回路、順序回路、３値の論理回路素子
が実現される。
印加部Ｖのバイアス側が第２磁性層Ｆ２に接続され、前
記電場印加部Ｖの基準バイアス側が第１非磁性層Ｎ１に
接続され、検知部Ｄが前記第１非磁性層Ｎ１と第１磁性
層Ｆ１との間、もしくは前記電場印加部Ｖの基準バイア
ス側と前記第１磁性層Ｆ１とに接続され、少なくとも２
つの磁場印加部Ｍが前記第１磁性層Ｆ１及び前記第２磁
性層Ｆ２に独立に配置されていれば、金属のみで構成さ
れた２値のＥＯＲ回路、順序回路、３値の論理回路素子
が実現される。
【００９５】〈第３の実施例〉本発明の第３の実施例と
して、図６、７に示すように、素子可動部を、２枚の非
磁性層Ｎ１、Ｎ２と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３
と、導体端子とにより構成した回路素子について説明す
る。
して、図６、７に示すように、素子可動部を、２枚の非
磁性層Ｎ１、Ｎ２と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３
と、導体端子とにより構成した回路素子について説明す
る。
【００９６】磁性層Ｆ２はＮｉからなり、その大きさは
１０００μｍ×１０００μｍ×０．２μｍである。磁性
層Ｆ１及び磁性層Ｆ３はパーマロイからなり、形状は磁
性層Ｆ２と同じである。また、非磁性層Ｎ１、Ｎ２はＣ
ｕ薄膜からなり、その大きさは１０００μｍ×１０００
μｍ×１μｍである。尚、この構成は、まず、ガラス基
板上に電極引き出しの導体端子を形成し、続いて、スパ
ッタリング法によって磁性層Ｆ１、非磁性層Ｎ１、磁性
層Ｆ２、非磁性層Ｎ２、磁性層Ｆ３の順に成膜した。成
膜した後、それぞれの磁性膜に異方性を形成するため
に、磁場中アニールを行った。アニール温度はまずパー
マロイのキュリー温度以上に上げられ、磁性層Ｆ１、Ｆ
３に同方向の一方向異方性をつけた後、パーマロイのキ
ュリー温度以下でＮｉのキュリー温度以上の温度を選
び、図６の実施例については磁性層Ｆ２に磁性層Ｆ１、
Ｆ３と直交する異方性をつけ、図７の実施例については
すべて紙面の下向きの方向に異方性をつけた。相互拡散
を抑えるために、熱処理は数分以内で行った。
１０００μｍ×１０００μｍ×０．２μｍである。磁性
層Ｆ１及び磁性層Ｆ３はパーマロイからなり、形状は磁
性層Ｆ２と同じである。また、非磁性層Ｎ１、Ｎ２はＣ
ｕ薄膜からなり、その大きさは１０００μｍ×１０００
μｍ×１μｍである。尚、この構成は、まず、ガラス基
板上に電極引き出しの導体端子を形成し、続いて、スパ
ッタリング法によって磁性層Ｆ１、非磁性層Ｎ１、磁性
層Ｆ２、非磁性層Ｎ２、磁性層Ｆ３の順に成膜した。成
膜した後、それぞれの磁性膜に異方性を形成するため
に、磁場中アニールを行った。アニール温度はまずパー
マロイのキュリー温度以上に上げられ、磁性層Ｆ１、Ｆ
３に同方向の一方向異方性をつけた後、パーマロイのキ
ュリー温度以下でＮｉのキュリー温度以上の温度を選
び、図６の実施例については磁性層Ｆ２に磁性層Ｆ１、
Ｆ３と直交する異方性をつけ、図７の実施例については
すべて紙面の下向きの方向に異方性をつけた。相互拡散
を抑えるために、熱処理は数分以内で行った。
【００９７】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
【００９８】以下、図の順番に説明する。図６の回路素
子で検知部Ｄとして電流計を用い、電流を測定したとこ
ろ、図に示す様々な組み合わせの１５［Ｏｅ］相当の外
部磁場に対して、数十ｍＡオーダーの出力が得られた。
尚、磁性層Ｆ１、Ｆ３の抗磁力は１０［Ｏｅ］程度、磁
性層Ｆ２の抗磁力は２０［Ｏｅ］程度である。また、磁
性層Ｆ１及び磁性層Ｆ３は磁化方向が近接する外部磁場
に十分追随し、磁性層Ｆ２には外部磁場の影響がほとん
ど無かった。
子で検知部Ｄとして電流計を用い、電流を測定したとこ
ろ、図に示す様々な組み合わせの１５［Ｏｅ］相当の外
部磁場に対して、数十ｍＡオーダーの出力が得られた。
尚、磁性層Ｆ１、Ｆ３の抗磁力は１０［Ｏｅ］程度、磁
性層Ｆ２の抗磁力は２０［Ｏｅ］程度である。また、磁
性層Ｆ１及び磁性層Ｆ３は磁化方向が近接する外部磁場
に十分追随し、磁性層Ｆ２には外部磁場の影響がほとん
ど無かった。
【００９９】図６には、そのときの磁性層Ｆ１、Ｆ２、
Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向きを
示している。その結果を下記（表６）に示す。
Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向きを
示している。その結果を下記（表６）に示す。
【０１００】
【表６】
【０１０１】上記（表６）においては、電流が時計回り
の流れ方をした場合を１、反時計回りの流れ方をした場
合を−１、電流が流れない場合を０として示している。
特に、上記（表６）のａ、ｅ、ｈ、ｉにおいて−１を１
信号、０を０信号とするＡＮＤ回路が実現され、また、
ｂ、ｆ、ｇ、ｉでもＡＮＤ回路が実現されていることが
分かる。また、上記（表６）のａ、ｂ、ｃ、ｄにおいて
は、ＥＯＲ回路として使用できる出力を示している。さ
らに、ゼロ磁場状態の出力は０に固定にされており、初
期値が安定な論理素子となっている。
の流れ方をした場合を１、反時計回りの流れ方をした場
合を−１、電流が流れない場合を０として示している。
特に、上記（表６）のａ、ｅ、ｈ、ｉにおいて−１を１
信号、０を０信号とするＡＮＤ回路が実現され、また、
ｂ、ｆ、ｇ、ｉでもＡＮＤ回路が実現されていることが
分かる。また、上記（表６）のａ、ｂ、ｃ、ｄにおいて
は、ＥＯＲ回路として使用できる出力を示している。さ
らに、ゼロ磁場状態の出力は０に固定にされており、初
期値が安定な論理素子となっている。
【０１０２】次に、図７の回路素子で検知部Ｄとして電
流計を用い、電流を測定したところ、図に示す様々な組
み合わせの１５［Ｏｅ］相当の外部磁場に対して、数十
ｍＡオーダーの出力が得られた。尚、磁性層Ｆ１、Ｆ３
の抗磁力は１０［Ｏｅ］程度、磁性層Ｆ２の抗磁力は２
０［Ｏｅ］程度であり、磁性層Ｆ１及び磁性層Ｆ３は磁
化方向が外部磁場に十分追随した。
流計を用い、電流を測定したところ、図に示す様々な組
み合わせの１５［Ｏｅ］相当の外部磁場に対して、数十
ｍＡオーダーの出力が得られた。尚、磁性層Ｆ１、Ｆ３
の抗磁力は１０［Ｏｅ］程度、磁性層Ｆ２の抗磁力は２
０［Ｏｅ］程度であり、磁性層Ｆ１及び磁性層Ｆ３は磁
化方向が外部磁場に十分追随した。
【０１０３】図７には、そのときの磁性層Ｆ１、Ｆ２、
Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向きを
示している。その結果を下記（表７）に示す。
Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向きを
示している。その結果を下記（表７）に示す。
【０１０４】
【表７】
【０１０５】上記（表７）においては、電流が時計回り
の流れ方をした場合を１、電流が流れない場合を０とし
て示している。特に、上記（表７）のａ、ｅ、ｈ、ｉに
おいてはＮＯＲ回路が実現されていることが分かる。ま
た、上記（表７）のｂ、ｆ、ｇ、ｉにおいても、電流の
向きの定義を反対に取り−１を１信号とすることによっ
てやはりＮＯＲ回路が実現されていることが分かる。
尚、ここで電流の極性を反対にとって考えたが、電流の
極性は、例えば磁場印加部として用いる信号電流の場
合、発生する磁場の極性は入力する電流の方向に依存す
るため、実質的にどちらを正にとっても同様である。
の流れ方をした場合を１、電流が流れない場合を０とし
て示している。特に、上記（表７）のａ、ｅ、ｈ、ｉに
おいてはＮＯＲ回路が実現されていることが分かる。ま
た、上記（表７）のｂ、ｆ、ｇ、ｉにおいても、電流の
向きの定義を反対に取り−１を１信号とすることによっ
てやはりＮＯＲ回路が実現されていることが分かる。
尚、ここで電流の極性を反対にとって考えたが、電流の
極性は、例えば磁場印加部として用いる信号電流の場
合、発生する磁場の極性は入力する電流の方向に依存す
るため、実質的にどちらを正にとっても同様である。
【０１０６】また、本実施例においては、検知部Ｄを、
磁性層Ｆ１と非磁性層Ｎ１に接続された導体端子、又は
基準バイアス側に接続しているが、非磁性層Ｎ１と基準
バイアスとの間、又は非磁性層Ｎ１と非磁性層Ｎ２との
間に接続しても、論理信号が出力されることが確認され
た。
磁性層Ｆ１と非磁性層Ｎ１に接続された導体端子、又は
基準バイアス側に接続しているが、非磁性層Ｎ１と基準
バイアスとの間、又は非磁性層Ｎ１と非磁性層Ｎ２との
間に接続しても、論理信号が出力されることが確認され
た。
【０１０７】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることも確認された。次に、図６で形
成した素子の異方性をつけた磁性体にさらに形状異方性
を設けることにより、回路素子を作製した。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることも確認された。次に、図６で形
成した素子の異方性をつけた磁性体にさらに形状異方性
を設けることにより、回路素子を作製した。
【０１０８】磁性層Ｆ２はＮｉからなり、その大きさは
３００μｍ×１５００μｍ×０．２μｍである。磁性層
Ｆ１、Ｆ３はパーマロイからなり、形状は磁性層Ｆ２と
同じである。また、非磁性層Ｎ１、Ｎ２はＣｕ薄膜から
なり、その大きさは３００μｍ×１５００μｍ×１μｍ
である。磁性層Ｆ１、Ｆ２、Ｆ３は、それぞれの長手方
向をゼロ磁場時の異方性のつく方向に揃えるように形成
されている。素子の動作としては、実質的に図６に示し
た回路素子の場合と同じ動作が得られた。しかし、印加
磁場を１００［Ｏｅ］程度まで増やして繰り返し試験を
行った結果、図６に示す素子はゼロ磁場印加時の初期値
が正又は負の電流を示すようになり、異方性が大きい信
号磁場によって消失してしまったのに対し、形状異方性
をつけた素子は安定な動作を続けることができた。
３００μｍ×１５００μｍ×０．２μｍである。磁性層
Ｆ１、Ｆ３はパーマロイからなり、形状は磁性層Ｆ２と
同じである。また、非磁性層Ｎ１、Ｎ２はＣｕ薄膜から
なり、その大きさは３００μｍ×１５００μｍ×１μｍ
である。磁性層Ｆ１、Ｆ２、Ｆ３は、それぞれの長手方
向をゼロ磁場時の異方性のつく方向に揃えるように形成
されている。素子の動作としては、実質的に図６に示し
た回路素子の場合と同じ動作が得られた。しかし、印加
磁場を１００［Ｏｅ］程度まで増やして繰り返し試験を
行った結果、図６に示す素子はゼロ磁場印加時の初期値
が正又は負の電流を示すようになり、異方性が大きい信
号磁場によって消失してしまったのに対し、形状異方性
をつけた素子は安定な動作を続けることができた。
【０１０９】以上のように本実施例の回路素子におい
て、素子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ
１、第２磁性層Ｆ２、第２非磁性層Ｎ２及び第３磁性層
Ｆ３の積層構造からなる場合には、薄膜プロセスを用い
て、金属を主とする回路素子を作製することができる。
て、素子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ
１、第２磁性層Ｆ２、第２非磁性層Ｎ２及び第３磁性層
Ｆ３の積層構造からなる場合には、薄膜プロセスを用い
て、金属を主とする回路素子を作製することができる。
【０１１０】また、本実施例の回路素子において、電場
印加部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前
記電場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に
接続され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ
１との間、もしくは前記第１磁性層Ｆ１と前記電場印加
部Ｖの基準バイアス側とに接続され、前記第１非磁性層
Ｎ１が前記電場印加部Ｖの基準バイアス側に接続され、
少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１、
第２磁性層Ｆ２及び前記第３磁性層Ｆ３のうちの少なく
とも２つに独立に具備されている構成を採用すれば、２
値のＡＮＤ、ＥＯＲ、ＮＯＲの論理回路及び３値の論理
回路素子が実現される。
印加部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前
記電場印加部Ｖの基準バイアス側が第２非磁性層Ｎ２に
接続され、検知部Ｄが第１磁性層Ｆ１と第１非磁性層Ｎ
１との間、もしくは前記第１磁性層Ｆ１と前記電場印加
部Ｖの基準バイアス側とに接続され、前記第１非磁性層
Ｎ１が前記電場印加部Ｖの基準バイアス側に接続され、
少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ１、
第２磁性層Ｆ２及び前記第３磁性層Ｆ３のうちの少なく
とも２つに独立に具備されている構成を採用すれば、２
値のＡＮＤ、ＥＯＲ、ＮＯＲの論理回路及び３値の論理
回路素子が実現される。
【０１１１】本実施例の回路素子において、信号を入力
する磁場印加部Ｍが第１磁性層Ｆ１及び第３磁性層Ｆ３
に具備されていることにより、回路が形成し易く、ま
た、誤動作しにくい信号磁場を印加することができる。
する磁場印加部Ｍが第１磁性層Ｆ１及び第３磁性層Ｆ３
に具備されていることにより、回路が形成し易く、ま
た、誤動作しにくい信号磁場を印加することができる。
【０１１２】本実施例の回路素子において、磁場印加部
Ｍの発生する磁場が略零（ゼロ）磁場のとき、少なくと
も１つの磁性体の磁化方向が残りの磁性体の磁化方向と
略直交することにより、入力信号である磁場信号がゼロ
の場合、ゼロ値を出力することができるために、素子間
の初期値補正等を行わずに回路を形成することができ
る。
Ｍの発生する磁場が略零（ゼロ）磁場のとき、少なくと
も１つの磁性体の磁化方向が残りの磁性体の磁化方向と
略直交することにより、入力信号である磁場信号がゼロ
の場合、ゼロ値を出力することができるために、素子間
の初期値補正等を行わずに回路を形成することができ
る。
【０１１３】本実施例の回路素子は、磁性体が、形状異
方性による一軸異方性を有することにより、異方性をつ
けた磁性体の経時変化による異方性の減衰が抑えられる
ので、安定した素子として使用することができる。
方性による一軸異方性を有することにより、異方性をつ
けた磁性体の経時変化による異方性の減衰が抑えられる
ので、安定した素子として使用することができる。
【０１１４】本実施例の回路素子においては、磁化方向
が互いに略直交、略平行もしくは略反平行である磁性層
の対のうち少なくとも１つが異なるキュリー温度を有す
る強磁性体を用いることにより、成膜した後に、熱処理
温度を変えて、任意の方向に任意の大きさの異方性を与
えることができる。
が互いに略直交、略平行もしくは略反平行である磁性層
の対のうち少なくとも１つが異なるキュリー温度を有す
る強磁性体を用いることにより、成膜した後に、熱処理
温度を変えて、任意の方向に任意の大きさの異方性を与
えることができる。
【０１１５】〈第４の実施例〉本発明の第４の実施例と
して、図８に示すように、素子可動部を、１枚の非磁性
層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端子
とにより構成した回路素子について説明する。
して、図８に示すように、素子可動部を、１枚の非磁性
層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端子
とにより構成した回路素子について説明する。
【０１１６】磁性層Ｆ１、Ｆ２、Ｆ３はＮｉからなり、
その大きさは１００μｍ×１００μｍ×０．０６μｍで
ある。また、非磁性層Ｎ１はＭｇＯ上にエピタキシャル
成長させたＰｔ薄膜からなり、その大きさは５ｍｍ×５
ｍｍ×１０μｍである。
その大きさは１００μｍ×１００μｍ×０．０６μｍで
ある。また、非磁性層Ｎ１はＭｇＯ上にエピタキシャル
成長させたＰｔ薄膜からなり、その大きさは５ｍｍ×５
ｍｍ×１０μｍである。
【０１１７】また、磁性層Ｆ１、Ｆ２間の最近接距離を
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝１０μｍ、ｄ１３＝１２０μｍとした。尚、Ｐ
ｔ薄膜をスパッタリング法によって成膜し、続いて、リ
フトオフ法とスパッタリング法を用いて磁性層Ｆ１、Ｆ
２、Ｆ３を形成した。成膜時、それぞれの磁性膜に異方
性を形成するために、一様な磁場中で成膜を行った。ま
ず、磁性層Ｆ２を紙面の裏から表の方向に異方性つける
ように成膜し、次に、磁性層Ｆ１、Ｆ３を磁性層Ｆ２に
対して９０°の角度を持たせ、かつ、同方向の一方向異
方性をつけるようにして成膜した。
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝１０μｍ、ｄ１３＝１２０μｍとした。尚、Ｐ
ｔ薄膜をスパッタリング法によって成膜し、続いて、リ
フトオフ法とスパッタリング法を用いて磁性層Ｆ１、Ｆ
２、Ｆ３を形成した。成膜時、それぞれの磁性膜に異方
性を形成するために、一様な磁場中で成膜を行った。ま
ず、磁性層Ｆ２を紙面の裏から表の方向に異方性つける
ように成膜し、次に、磁性層Ｆ１、Ｆ３を磁性層Ｆ２に
対して９０°の角度を持たせ、かつ、同方向の一方向異
方性をつけるようにして成膜した。
【０１１８】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
【０１１９】図８の回路素子で図に示す様々な組み合わ
せの磁場に対し磁性層Ｆ１及び磁性層Ｆ３は磁化方向が
外部磁場に十分追随した。図８には、そのときの磁性層
Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに流れる
電流の向きを示している。その結果を下記（表８）に示
す。
せの磁場に対し磁性層Ｆ１及び磁性層Ｆ３は磁化方向が
外部磁場に十分追随した。図８には、そのときの磁性層
Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに流れる
電流の向きを示している。その結果を下記（表８）に示
す。
【０１２０】
【表８】
【０１２１】上記（表８）においては、電流が時計回り
の流れ方をした場合を１、反時計回りをした場合を−
１、電流が流れない場合を０として示している。特に、
上記（表８）のａ、ｅ、ｈ、ｉにおいて−１を１信号、
０を０信号とするＡＮＤ回路が実現されていることが分
かる、また、上記（表８）のｂ、ｆ、ｇ、ｉにおいて
も、ＡＮＤ回路が実現されていることが分かる。また、
上記（表８）のａ、ｂ、ｃ、ｄにおいては、ＥＯＲ回路
として使用することのできる出力が示されている。
の流れ方をした場合を１、反時計回りをした場合を−
１、電流が流れない場合を０として示している。特に、
上記（表８）のａ、ｅ、ｈ、ｉにおいて−１を１信号、
０を０信号とするＡＮＤ回路が実現されていることが分
かる、また、上記（表８）のｂ、ｆ、ｇ、ｉにおいて
も、ＡＮＤ回路が実現されていることが分かる。また、
上記（表８）のａ、ｂ、ｃ、ｄにおいては、ＥＯＲ回路
として使用することのできる出力が示されている。
【０１２２】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。比較例として、
ｄ１３＝ｄ１２＝ｄ２３＝１０μｍ、及び０．５×ｄ１
３＝ｄ１２＝ｄ２３＝１０μｍの回路を、他の条件を同
じにして作製した。この場合の結果を下記（表８）の
Ｄ’に示す。この表を見れば分かるように、ＡＮＤ回路
としての機能が無くなっている。これは、実質的に磁性
層Ｆ１と磁性層Ｆ３のみが伝導スピン電子のやりとりを
行うことができるが、磁性層Ｆ２は十分機能しないため
であると考えられる。但し、ｄ１３＝２０μｍの回路で
は出力値がほぼ最大出力値の１０％を超えたため、ｄ１
３が少なくともｄ１２及びｄ２３の２倍以上であれば、
正常な動作をするとみなすことができる。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。比較例として、
ｄ１３＝ｄ１２＝ｄ２３＝１０μｍ、及び０．５×ｄ１
３＝ｄ１２＝ｄ２３＝１０μｍの回路を、他の条件を同
じにして作製した。この場合の結果を下記（表８）の
Ｄ’に示す。この表を見れば分かるように、ＡＮＤ回路
としての機能が無くなっている。これは、実質的に磁性
層Ｆ１と磁性層Ｆ３のみが伝導スピン電子のやりとりを
行うことができるが、磁性層Ｆ２は十分機能しないため
であると考えられる。但し、ｄ１３＝２０μｍの回路で
は出力値がほぼ最大出力値の１０％を超えたため、ｄ１
３が少なくともｄ１２及びｄ２３の２倍以上であれば、
正常な動作をするとみなすことができる。
【０１２３】以上のように回路素子の素子可動部Ｅが、
第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性層Ｆ２及
び第３磁性層Ｆ３から構成されていれば、薄膜形成プロ
セスを用いて形成するできる。
第１磁性層Ｆ１、第１非磁性層Ｎ１、第２磁性層Ｆ２及
び第３磁性層Ｆ３から構成されていれば、薄膜形成プロ
セスを用いて形成するできる。
【０１２４】また、磁性層Ｆ１、Ｆ２、Ｆ３が非磁性層
Ｎ１の同じ側にある構成を採用すれば、例えば磁性体が
すべて同じ材料である場合、非磁性層を挟んで磁性体を
形成するプロセスを用いる場合と比較して、成膜プロセ
スの回数を低減することができる。
Ｎ１の同じ側にある構成を採用すれば、例えば磁性体が
すべて同じ材料である場合、非磁性層を挟んで磁性体を
形成するプロセスを用いる場合と比較して、成膜プロセ
スの回数を低減することができる。
【０１２５】また、第ｎ磁性層と第ｍ磁性層の距離をｄ
ｎｍ（ｎ、ｍ＝１、２、３）とするとき、１ｍｍ＞ｄｉ
ｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝１、２、３、ｋｌ≠
ｉｊ）である関係を満たすように第１、第２及び第３磁
性層Ｆ１、Ｆ２、Ｆ３が、非磁性層Ｎ１に形成された構
造を有する場合には、本実施例の好ましい回路動作を行
わせることができる。
ｎｍ（ｎ、ｍ＝１、２、３）とするとき、１ｍｍ＞ｄｉ
ｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝１、２、３、ｋｌ≠
ｉｊ）である関係を満たすように第１、第２及び第３磁
性層Ｆ１、Ｆ２、Ｆ３が、非磁性層Ｎ１に形成された構
造を有する場合には、本実施例の好ましい回路動作を行
わせることができる。
【０１２６】また、電場印加部Ｖのバイアス側が第３磁
性層Ｆ３に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性
層Ｆ１と第１非磁性層Ｎ１との間、もしくは前記第１磁
性層Ｆ１と前記電場印加部Ｖの基準バイアス側とに接続
され、前記第１非磁性層Ｎ１が前記電場印加部Ｖの基準
バイアス側に接続され、少なくとも２つの磁場印加部Ｍ
が前記第１磁性層Ｆ１、第２磁性層Ｆ２、前記第３磁性
層Ｆ３のうちの少なくとも２つに独立に具備されている
場合には、２値のＡＮＤ、ＥＯＲ、ＮＯＲの論理回路及
び３値の論理回路素子が実現される。
性層Ｆ３に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性
層Ｆ１と第１非磁性層Ｎ１との間、もしくは前記第１磁
性層Ｆ１と前記電場印加部Ｖの基準バイアス側とに接続
され、前記第１非磁性層Ｎ１が前記電場印加部Ｖの基準
バイアス側に接続され、少なくとも２つの磁場印加部Ｍ
が前記第１磁性層Ｆ１、第２磁性層Ｆ２、前記第３磁性
層Ｆ３のうちの少なくとも２つに独立に具備されている
場合には、２値のＡＮＤ、ＥＯＲ、ＮＯＲの論理回路及
び３値の論理回路素子が実現される。
【０１２７】〈第５の実施例〉本発明の第５の実施例と
して、図９、１０に示すように、素子可動部を、１枚の
非磁性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導
体端子とにより構成した回路素子について説明する。
して、図９、１０に示すように、素子可動部を、１枚の
非磁性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導
体端子とにより構成した回路素子について説明する。
【０１２８】磁性層Ｆ１、Ｆ２、Ｆ３はすべてパーマロ
イからなり、その大きさは１００μｍ×１００μｍ×
０．０６μｍである。また、非磁性層Ｎ１はＡｇ薄膜か
らなり、その大きさは５ｍｍ×５ｍｍ×１０μｍであ
る。また、磁性層Ｆ１、Ｆ２間の最近接距離をｄ１２、
磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁性層Ｆ
１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝ｄ２３
＝ｄ１３＝１０μｍとした。
イからなり、その大きさは１００μｍ×１００μｍ×
０．０６μｍである。また、非磁性層Ｎ１はＡｇ薄膜か
らなり、その大きさは５ｍｍ×５ｍｍ×１０μｍであ
る。また、磁性層Ｆ１、Ｆ２間の最近接距離をｄ１２、
磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁性層Ｆ
１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝ｄ２３
＝ｄ１３＝１０μｍとした。
【０１２９】尚、磁性層Ｆ１、非磁性層Ｎ１、磁性層Ｆ
２、磁性層Ｆ３はスパッタリング法とリフトオフ法を用
いて形成した。成膜時、それぞれの磁性膜に異方性を形
成するために、磁場中成膜を行った。まず、図９の実施
例では磁性層Ｆ１に紙面下方に向けて異方性がつくよう
に一様磁場中で成膜し、次に、磁性層Ｆ２、Ｆ３では紙
面の裏から表に異方性がつくように成膜を行った。ま
た、図１０の実施例ではすべて紙面の下方向の異方性を
つけた。
２、磁性層Ｆ３はスパッタリング法とリフトオフ法を用
いて形成した。成膜時、それぞれの磁性膜に異方性を形
成するために、磁場中成膜を行った。まず、図９の実施
例では磁性層Ｆ１に紙面下方に向けて異方性がつくよう
に一様磁場中で成膜し、次に、磁性層Ｆ２、Ｆ３では紙
面の裏から表に異方性がつくように成膜を行った。ま
た、図１０の実施例ではすべて紙面の下方向の異方性を
つけた。
【０１３０】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ａｇ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
程度のアルミナを形成した後、Ａｇ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
【０１３１】以下、図の順番に説明する。図９の回路素
子で図に示す様々な組み合わせの磁場に対し、磁性層Ｆ
２及び磁性層Ｆ３は磁化方向が外部磁場に十分追随し
た。
子で図に示す様々な組み合わせの磁場に対し、磁性層Ｆ
２及び磁性層Ｆ３は磁化方向が外部磁場に十分追随し
た。
【０１３２】図９には、そのときの磁性層Ｆ１、Ｆ２、
Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向きを
示している。その結果を下記（表９）に示す。
Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向きを
示している。その結果を下記（表９）に示す。
【０１３３】
【表９】
【０１３４】上記（表９）においては、電流が時計回り
の流れ方をした場合を１、反時計回りの流れ方をした場
合を−１、電流が流れない場合を０として示している。
特に、上記（表８）のａ、ｅ、ｆにおいて−１を１信
号、０を０信号とするＯＲ回路が実現されていることが
分かる、また、上記（表８）のｃ、ｄ、ｆにおいても、
ＯＲ回路が実現されていることが分かる。さらに、ゼロ
磁場状態の出力は０に固定にされており、初期値が安定
な論理素子となっている。
の流れ方をした場合を１、反時計回りの流れ方をした場
合を−１、電流が流れない場合を０として示している。
特に、上記（表８）のａ、ｅ、ｆにおいて−１を１信
号、０を０信号とするＯＲ回路が実現されていることが
分かる、また、上記（表８）のｃ、ｄ、ｆにおいても、
ＯＲ回路が実現されていることが分かる。さらに、ゼロ
磁場状態の出力は０に固定にされており、初期値が安定
な論理素子となっている。
【０１３５】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。図１０の回路素
子で図に示す様々な組み合わせの磁場に対し外部磁場部
を設けた磁性層Ｆ１及び磁性層Ｆ２は磁化方向が外部磁
場に十分追随した。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。図１０の回路素
子で図に示す様々な組み合わせの磁場に対し外部磁場部
を設けた磁性層Ｆ１及び磁性層Ｆ２は磁化方向が外部磁
場に十分追随した。
【０１３６】図１０には、そのときの磁性層Ｆ１、Ｆ
２、Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向
きを示している。その結果を下記（表１０）に示す。
２、Ｆ３内の磁化の向きと、検知部Ｄに流れる電流の向
きを示している。その結果を下記（表１０）に示す。
【０１３７】
【表１０】
【０１３８】上記（表１０）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１０）のｃ、ｇ、ｈ、ｉにおいて１
を１信号、０を０信号とするＮＯＲ回路が実現されてい
ることが分かる。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１０）のｃ、ｇ、ｈ、ｉにおいて１
を１信号、０を０信号とするＮＯＲ回路が実現されてい
ることが分かる。
【０１３９】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。以上のように素
子可動部Ｅが、第２磁性層Ｆ２及び第３磁性層Ｆ３が第
１非磁性層Ｎ１を介して、第１磁性層Ｆ１と相対するよ
うに形成された構造を有する構成を採用すれば、薄膜形
成プロセスを用いて回路素子を作製することができる。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。以上のように素
子可動部Ｅが、第２磁性層Ｆ２及び第３磁性層Ｆ３が第
１非磁性層Ｎ１を介して、第１磁性層Ｆ１と相対するよ
うに形成された構造を有する構成を採用すれば、薄膜形
成プロセスを用いて回路素子を作製することができる。
【０１４０】また、電場印加部Ｖのバイアス側が第２磁
性層Ｆ２に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、かつ、前記電場印加
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が前記第１非磁性層Ｎ１に
接続され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性
層Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場
印加部Ｖの基準バイアス側に接続され、２つの磁場印加
部Ｍが前記第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３
のうちの少なくとも２つに独立に具備されているという
構成を採用すれば、初期値が安定な２値のＯＲ、ＮＯＲ
の論理回路及び３値の論理回路素子が実現される。
性層Ｆ２に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、かつ、前記電場印加
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が前記第１非磁性層Ｎ１に
接続され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性
層Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場
印加部Ｖの基準バイアス側に接続され、２つの磁場印加
部Ｍが前記第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３
のうちの少なくとも２つに独立に具備されているという
構成を採用すれば、初期値が安定な２値のＯＲ、ＮＯＲ
の論理回路及び３値の論理回路素子が実現される。
【０１４１】〈第６の実施例〉本発明の第６の実施例と
して、図１１に示すように、素子可動部を、１枚の非磁
性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端
子とにより構成した回路素子について説明する。
して、図１１に示すように、素子可動部を、１枚の非磁
性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端
子とにより構成した回路素子について説明する。
【０１４２】磁性層Ｆ１、Ｆ２、Ｆ３はパーマロイから
なり、その大きさは１００μｍ×１００μｍ×０．１μ
ｍである。また、非磁性層Ｎ１はガラス基板上に成膜し
たＰｔ薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１
μｍである。
なり、その大きさは１００μｍ×１００μｍ×０．１μ
ｍである。また、非磁性層Ｎ１はガラス基板上に成膜し
たＰｔ薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１
μｍである。
【０１４３】また、磁性層Ｆ１、Ｆ２間の最近接距離を
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝ｄ１３＝１０μｍとした。図１１では素子を上
面から状態を示している。尚、Ｐｔ薄膜はスパッタリン
グ法によって成膜し、続いて、リフトオフ法とスパッタ
リング法を用いて磁性層Ｆ１、Ｆ２、Ｆ３を形成した。
成膜後、それぞれの磁性膜に異方性を形成するために、
一様な磁場中で成膜を行い、図１１（ｆ）に示すような
異方性をそれぞれにつけた。
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝ｄ１３＝１０μｍとした。図１１では素子を上
面から状態を示している。尚、Ｐｔ薄膜はスパッタリン
グ法によって成膜し、続いて、リフトオフ法とスパッタ
リング法を用いて磁性層Ｆ１、Ｆ２、Ｆ３を形成した。
成膜後、それぞれの磁性膜に異方性を形成するために、
一様な磁場中で成膜を行い、図１１（ｆ）に示すような
異方性をそれぞれにつけた。
【０１４４】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。但し、図１１では、記号の混乱を避けるため
に各磁性層の側面に印加磁場の方向を記している。
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。但し、図１１では、記号の混乱を避けるため
に各磁性層の側面に印加磁場の方向を記している。
【０１４５】図１１の回路素子で図に示す様々な組み合
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１１には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を下記（表１
１）に示す。
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１１には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を下記（表１
１）に示す。
【０１４６】
【表１１】
【０１４７】上記（表１１）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１１）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１１）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１１）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１１）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
【０１４８】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。また、本実施例
の素子可動部の構成を用いることにより、本第５の回路
すべてを実現することができる。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。また、本実施例
の素子可動部の構成を用いることにより、本第５の回路
すべてを実現することができる。
【０１４９】以上のように素子可動部Ｅが、第１磁性層
Ｆ１、第１非磁性層Ｎ１、第２磁性層Ｆ２及び第３磁性
層Ｆ３からなるという構成を採用すれば、薄膜形成プロ
セスを用いて形成することができる。
Ｆ１、第１非磁性層Ｎ１、第２磁性層Ｆ２及び第３磁性
層Ｆ３からなるという構成を採用すれば、薄膜形成プロ
セスを用いて形成することができる。
【０１５０】また、第２磁性層Ｆ２、第３磁性層Ｆ３及
び第１磁性層Ｆ１が第１非磁性層Ｎ１の同じ面側に形成
された構造を有するという構成を採用すれば、例えば磁
性体がすべて同じ材料である場合には、非磁性層を挟ん
で磁性体を形成するプロセスを用いる場合と比較して、
成膜プロセスの回数を低減することができる。
び第１磁性層Ｆ１が第１非磁性層Ｎ１の同じ面側に形成
された構造を有するという構成を採用すれば、例えば磁
性体がすべて同じ材料である場合には、非磁性層を挟ん
で磁性体を形成するプロセスを用いる場合と比較して、
成膜プロセスの回数を低減することができる。
【０１５１】また、電場印加部Ｖのバイアス側が第２磁
性層Ｆ２に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、かつ、前記電場印加
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が前記第１非磁性層Ｎ１に
接続され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性
層Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場
印加部Ｖの基準バイアス側に接続され、２つの磁場印加
部Ｍが前記第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３
のうちの少なくとも２つに独立に具備されているという
構成を採用すれば、２値のＯＲ回路及び３値の論理回路
素子が実現される。
性層Ｆ２に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、かつ、前記電場印加
部Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電
場印加部Ｖの基準バイアス側が前記第１非磁性層Ｎ１に
接続され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性
層Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場
印加部Ｖの基準バイアス側に接続され、２つの磁場印加
部Ｍが前記第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３
のうちの少なくとも２つに独立に具備されているという
構成を採用すれば、２値のＯＲ回路及び３値の論理回路
素子が実現される。
【０１５２】〈第７の実施例〉本発明の第７の実施例と
して、図１２に示すように、素子可動部を、１枚の非磁
性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端
子とにより構成した回路素子について説明する。
して、図１２に示すように、素子可動部を、１枚の非磁
性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端
子とにより構成した回路素子について説明する。
【０１５３】磁性層Ｆ１、Ｆ２、Ｆ３はすべてパーマロ
イからなり、その大きさは１００μｍ×１００μｍ×
０．０６μｍである。また、非磁性層Ｎ１はＣｕ薄膜か
らなり、その大きさは５ｍｍ×５ｍｍ×１０μｍであ
る。
イからなり、その大きさは１００μｍ×１００μｍ×
０．０６μｍである。また、非磁性層Ｎ１はＣｕ薄膜か
らなり、その大きさは５ｍｍ×５ｍｍ×１０μｍであ
る。
【０１５４】また、磁性層Ｆ１、Ｆ２間の最近接距離を
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝ｄ１３＝１０μｍとした。
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝ｄ１３＝１０μｍとした。
【０１５５】尚、磁性層Ｆ１、非磁性層Ｎ１、磁性層Ｆ
２、磁性層Ｆ３はスパッタリング法とリフトオフ法を用
いて形成した。成膜時、それぞれの磁性膜に異方性を形
成するために、磁場中で成膜を行った。まず、磁性層Ｆ
１を紙面下方に向けて異方性がつくように一様磁場中で
成膜し、次に、磁性層Ｆ２、Ｆ３を紙面の裏から表に異
方性がつくように成膜した。
２、磁性層Ｆ３はスパッタリング法とリフトオフ法を用
いて形成した。成膜時、それぞれの磁性膜に異方性を形
成するために、磁場中で成膜を行った。まず、磁性層Ｆ
１を紙面下方に向けて異方性がつくように一様磁場中で
成膜し、次に、磁性層Ｆ２、Ｆ３を紙面の裏から表に異
方性がつくように成膜した。
【０１５６】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ｃｕ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
程度のアルミナを形成した後、Ｃｕ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
【０１５７】図１２の回路素子で図に示す様々な組み合
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１２には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を下記（表１
２）に示す。
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１２には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を下記（表１
２）に示す。
【０１５８】
【表１２】
【０１５９】上記（表１２）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１２）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる、また、上記（表１２）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１２）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる、また、上記（表１２）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
【０１６０】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることか確認された。以上のように素
子可動部Ｅが、第２磁性層Ｆ２及び第３磁性層Ｆ３が第
１非磁性層Ｎ１を介して、第１磁性層Ｆ１と相対するよ
うに形成された構造を有するという構成を採用すれば、
薄膜形成プロセスを用いて回路素子を作製することがで
きる。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることか確認された。以上のように素
子可動部Ｅが、第２磁性層Ｆ２及び第３磁性層Ｆ３が第
１非磁性層Ｎ１を介して、第１磁性層Ｆ１と相対するよ
うに形成された構造を有するという構成を採用すれば、
薄膜形成プロセスを用いて回路素子を作製することがで
きる。
【０１６１】また、電場印加部Ｖのバイアス側が第１磁
性層Ｆ１に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第２磁性
層Ｆ２及び第３磁性層Ｆ３の接続点ａと前記第１非磁性
層Ｎ１との間、もしくは前記接続点ａと前記電場印加部
Ｖの基準バイアス側との間に接続され、少なくとも２つ
の磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、
Ｆ２、Ｆ３のうちの少なくとも２つに独立に具備されて
いるという構成を採用すれば、初期値が安定な２値のＯ
Ｒ論理回路及び３値の論理回路素子が実現される。
性層Ｆ１に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第２磁性
層Ｆ２及び第３磁性層Ｆ３の接続点ａと前記第１非磁性
層Ｎ１との間、もしくは前記接続点ａと前記電場印加部
Ｖの基準バイアス側との間に接続され、少なくとも２つ
の磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、
Ｆ２、Ｆ３のうちの少なくとも２つに独立に具備されて
いるという構成を採用すれば、初期値が安定な２値のＯ
Ｒ論理回路及び３値の論理回路素子が実現される。
【０１６２】〈第８の実施例〉本発明の第８の実施例と
して、図１３に示すように、素子可動部を、１枚の非磁
性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端
子とにより構成した回路素子について説明する。
して、図１３に示すように、素子可動部を、１枚の非磁
性層Ｎ１と、３枚の磁性層Ｆ１、Ｆ２、Ｆ３と、導体端
子とにより構成した回路素子について説明する。
【０１６３】磁性層Ｆ１、Ｆ２、Ｆ３はパーマロイから
なり、その大きさは１００μｍ×１００μｍ×０．１μ
ｍである。また、非磁性層Ｎ１はガラス基板上に成膜し
たＡｕ薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１
μｍである。
なり、その大きさは１００μｍ×１００μｍ×０．１μ
ｍである。また、非磁性層Ｎ１はガラス基板上に成膜し
たＡｕ薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１
μｍである。
【０１６４】また、磁性層Ｆ１、Ｆ２間の最近接距離を
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝ｄ１３＝１０μｍとした。
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ１、Ｆ３間の最近接距離をｄ１３とし、ｄ１２＝
ｄ２３＝ｄ１３＝１０μｍとした。
【０１６５】図１３では、素子を上面から見た図を表し
ている。尚、Ｐｔ薄膜をスパッタリング法によって成膜
し、続いて、リフトオフ法とスパッタリング法を用いて
磁性層Ｆ１、Ｆ２、Ｆ３を形成した。成膜後、それぞれ
の磁性膜に異方性を形成するために、一様な磁場中で成
膜を行い、図１３（ｆ）に示すような異方性をそれぞれ
につけた。
ている。尚、Ｐｔ薄膜をスパッタリング法によって成膜
し、続いて、リフトオフ法とスパッタリング法を用いて
磁性層Ｆ１、Ｆ２、Ｆ３を形成した。成膜後、それぞれ
の磁性膜に異方性を形成するために、一様な磁場中で成
膜を行い、図１３（ｆ）に示すような異方性をそれぞれ
につけた。
【０１６６】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。但し、図１３では、記号の混乱を避けるため
に各磁性層の側面に印加磁場の方向を記している。
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。但し、図１３では、記号の混乱を避けるため
に各磁性層の側面に印加磁場の方向を記している。
【０１６７】図１３の回路素子で図に示す様々な組み合
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１３には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を下記（表１
３）に示す。
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１３には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３内の磁化の向きと、検知部Ｄに
流れる電流の向きを示している。その結果を下記（表１
３）に示す。
【０１６８】
【表１３】
【０１６９】上記（表１３）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１３）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１３）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１３）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１３）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
【０１７０】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。以上のように素
子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第
２磁性層Ｆ２及び第３磁性層Ｆ３からなるという構成を
採用すれば、薄膜形成プロセスを用いて形成することが
できる。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。以上のように素
子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第
２磁性層Ｆ２及び第３磁性層Ｆ３からなるという構成を
採用すれば、薄膜形成プロセスを用いて形成することが
できる。
【０１７１】また、素子可動部Ｅが、第２磁性層Ｆ２、
第３磁性層Ｆ３及び第１磁性層Ｆ１が第１非磁性層Ｎ１
の同じ面側に形成されているという構成を採用すれば、
例えば磁性体がすべて同じ材料である場合には、非磁性
層を挟んで磁性体を形成するプロセスを用いる場合と比
較して、成膜プロセスの回数を低減することができる。
第３磁性層Ｆ３及び第１磁性層Ｆ１が第１非磁性層Ｎ１
の同じ面側に形成されているという構成を採用すれば、
例えば磁性体がすべて同じ材料である場合には、非磁性
層を挟んで磁性体を形成するプロセスを用いる場合と比
較して、成膜プロセスの回数を低減することができる。
【０１７２】また、電場印加部Ｖのバイアス側が第１磁
性層Ｆ１に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第２磁性
層Ｆ２及び第３磁性層Ｆ３の接続点ａと前記第１非磁性
層Ｎ１との間、もしくは前記接続点ａと前記電場印加部
Ｖの基準バイアス側との間に接続され、少なくとも２つ
の磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、
Ｆ２、Ｆ３のうちの少なくとも２つに独立に具備されて
いるという構成を採用すれば、２値のＯＲ回路及び３値
の論理回路素子が実現される。
性層Ｆ１に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第２磁性
層Ｆ２及び第３磁性層Ｆ３の接続点ａと前記第１非磁性
層Ｎ１との間、もしくは前記接続点ａと前記電場印加部
Ｖの基準バイアス側との間に接続され、少なくとも２つ
の磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、
Ｆ２、Ｆ３のうちの少なくとも２つに独立に具備されて
いるという構成を採用すれば、２値のＯＲ回路及び３値
の論理回路素子が実現される。
【０１７３】〈第９の実施例〉本発明の第５の実施例と
して、図１４、１５に示すように、素子可動部を、２枚
の非磁性層Ｎ１、Ｎ２と、４枚の磁性層Ｆ１、Ｆ２、Ｆ
３、Ｆ４と、導体端子とにより構成した回路素子につい
て説明する。
して、図１４、１５に示すように、素子可動部を、２枚
の非磁性層Ｎ１、Ｎ２と、４枚の磁性層Ｆ１、Ｆ２、Ｆ
３、Ｆ４と、導体端子とにより構成した回路素子につい
て説明する。
【０１７４】磁性層Ｆ１、Ｆ２、Ｆ３はすべてパーマロ
イからなり、その大きさは１００μｍ×１００μｍ×
０．０６μｍである。また、非磁性層Ｎ１、Ｎ２はＡｕ
薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１０μｍ
である。
イからなり、その大きさは１００μｍ×１００μｍ×
０．０６μｍである。また、非磁性層Ｎ１、Ｎ２はＡｕ
薄膜からなり、その大きさは５ｍｍ×５ｍｍ×１０μｍ
である。
【０１７５】また、互いの磁性層間の距離は、磁性層Ｆ
１と磁性層Ｆ４と間が約２０．０６μｍで、その他の素
子間が１０μｍである。尚、磁性層Ｆ１、非磁性層Ｎ
１、磁性層Ｆ２、非磁性層Ｎ２、磁性層Ｆ３は、スパッ
タリング法とリフトオフ法を用いて形成した。成膜時、
それぞれの磁性膜に異方性を形成するために、磁場中で
成膜を行った。
１と磁性層Ｆ４と間が約２０．０６μｍで、その他の素
子間が１０μｍである。尚、磁性層Ｆ１、非磁性層Ｎ
１、磁性層Ｆ２、非磁性層Ｎ２、磁性層Ｆ３は、スパッ
タリング法とリフトオフ法を用いて形成した。成膜時、
それぞれの磁性膜に異方性を形成するために、磁場中で
成膜を行った。
【０１７６】まず、図１４の実施例では、磁性層Ｆ１を
紙面下方に向けて異方性がつくように一様磁場中で成膜
し、次に、磁性層Ｆ２、Ｆ３を紙面の裏から表に異方性
がつくように成膜し、さらに、磁性層Ｆ４を紙面下方に
異方性がつくように成膜した。また、図１５の実施例で
は、すべて紙面の上方向の異方性をつけて成膜を行っ
た。
紙面下方に向けて異方性がつくように一様磁場中で成膜
し、次に、磁性層Ｆ２、Ｆ３を紙面の裏から表に異方性
がつくように成膜し、さらに、磁性層Ｆ４を紙面下方に
異方性がつくように成膜した。また、図１５の実施例で
は、すべて紙面の上方向の異方性をつけて成膜を行っ
た。
【０１７７】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ａｕ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
程度のアルミナを形成した後、Ａｕ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。
【０１７８】以下、図の順番に説明する。図１４の回路
素子で図に示す様々な組み合わせの磁場に対し、磁性層
Ｆ２及び磁性層Ｆ３は磁化方向が外部磁場に十分追随し
た。
素子で図に示す様々な組み合わせの磁場に対し、磁性層
Ｆ２及び磁性層Ｆ３は磁化方向が外部磁場に十分追随し
た。
【０１７９】図１４には、そのときの磁性層Ｆ１、Ｆ
２、Ｆ３、Ｆ４内の磁化の向きと、検知部Ｄに流れる電
流の向きを示している。その結果を下記（表１４）に示
す。
２、Ｆ３、Ｆ４内の磁化の向きと、検知部Ｄに流れる電
流の向きを示している。その結果を下記（表１４）に示
す。
【０１８０】
【表１４】
【０１８１】上記（表１４）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１４）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１４）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１４）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１４）のｃ、ｄ、ｆにおい
ても、ＯＲ回路が実現されていることが分かる。さら
に、ゼロ磁場状態の出力は０に固定にされており、初期
値が安定な論理素子となっている。
【０１８２】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。図１５の回路素
子で図に示す様々な組み合わせの磁場に対し、外部磁場
部を設けた磁性層Ｆ１及び磁性層Ｆ２は磁化方向が外部
磁場に十分追随した。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。図１５の回路素
子で図に示す様々な組み合わせの磁場に対し、外部磁場
部を設けた磁性層Ｆ１及び磁性層Ｆ２は磁化方向が外部
磁場に十分追随した。
【０１８３】図１５には、そのときの磁性層Ｆ１、Ｆ
２、Ｆ３、Ｆ４内の磁化の向きと、検知部Ｄに流れる電
流の向きを示している。その結果を下記（表１５）に示
す。
２、Ｆ３、Ｆ４内の磁化の向きと、検知部Ｄに流れる電
流の向きを示している。その結果を下記（表１５）に示
す。
【０１８４】
【表１５】
【０１８５】上記（表１５）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１５）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＮＯＲ回路が実現されている
ことが分かる。また、上記（表１５）のｃ、ｄ、ｆにお
いても同様に、１を１信号、０を０信号とするＮＯＲ回
路が実現されていることが分かる。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１５）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＮＯＲ回路が実現されている
ことが分かる。また、上記（表１５）のｃ、ｄ、ｆにお
いても同様に、１を１信号、０を０信号とするＮＯＲ回
路が実現されていることが分かる。
【０１８６】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。以上のように素
子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第
２磁性層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び
第４磁性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記
第３磁性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第
１磁性層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び
前記第３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前
記第４磁性層Ｆ４と相対するように形成された構造を有
するという構成を採用すれば、薄膜形成プロセスを用い
て回路素子を作製することができる。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。以上のように素
子可動部Ｅが、第１磁性層Ｆ１、第１非磁性層Ｎ１、第
２磁性層Ｆ２、第３磁性層Ｆ３、第２非磁性層Ｎ２及び
第４磁性層Ｆ４からなり、前記第２磁性層Ｆ２及び前記
第３磁性層Ｆ３が前記第１非磁性層Ｎ１を介して前記第
１磁性層Ｆ１と相対し、かつ、前記第２磁性層Ｆ２及び
前記第３磁性層Ｆ３が前記第２非磁性層Ｎ２を介して前
記第４磁性層Ｆ４と相対するように形成された構造を有
するという構成を採用すれば、薄膜形成プロセスを用い
て回路素子を作製することができる。
【０１８７】また、電場印加部Ｖのバイアス側が第４磁
性層Ｆ４に接続され、前記電場印加部Ｖの基準バイアス
側が第２非磁性層Ｎ２に接続され、検知部Ｄが第１磁性
層Ｆ１と第１非磁性層Ｎ１との間、もしくは前記第１磁
性層Ｆ１と前記電場印加部Ｖの基準バイアス側に接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１、第２磁性層Ｆ２、第３磁性層Ｆ３及び前記第４磁性
層Ｆ４のうちの少なくとも２つに独立に具備されている
という構成を採用すれば、初期値が安定な２値のＯＲ、
ＮＯＲの論理回路及び３値の論理回路素子が実現され
る。
性層Ｆ４に接続され、前記電場印加部Ｖの基準バイアス
側が第２非磁性層Ｎ２に接続され、検知部Ｄが第１磁性
層Ｆ１と第１非磁性層Ｎ１との間、もしくは前記第１磁
性層Ｆ１と前記電場印加部Ｖの基準バイアス側に接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１、第２磁性層Ｆ２、第３磁性層Ｆ３及び前記第４磁性
層Ｆ４のうちの少なくとも２つに独立に具備されている
という構成を採用すれば、初期値が安定な２値のＯＲ、
ＮＯＲの論理回路及び３値の論理回路素子が実現され
る。
【０１８８】さらに、本実施例は、実質上、上記第１〜
第８の実施例の構成をすべて含むために、検知部Ｄの位
置や異方性の付け方を変えることにより、２値のＥＯＲ
回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路を一つの素子
ですべて実現することができ、論理回路を構成するとき
に素子数を大幅に低減することができる。
第８の実施例の構成をすべて含むために、検知部Ｄの位
置や異方性の付け方を変えることにより、２値のＥＯＲ
回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路を一つの素子
ですべて実現することができ、論理回路を構成するとき
に素子数を大幅に低減することができる。
【０１８９】〈第１０の実施例〉本発明の第１０の実施
例として、図１６に示すように、素子可動部を、１枚の
非磁性層Ｎ１と、４枚の磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４
と、導体端子とにより構成したを回路素子について説明
する。
例として、図１６に示すように、素子可動部を、１枚の
非磁性層Ｎ１と、４枚の磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４
と、導体端子とにより構成したを回路素子について説明
する。
【０１９０】磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４はパーマロ
イからなり、磁性層Ｆ１、Ｆ４の大きさは１００μｍ×
１００μｍ×０．１μｍとなっており、磁性層Ｆ２、Ｆ
３の大きさは一軸性の異方性を設けるために２０μｍ×
５００μｍ×０．１μｍとなっている。また、非磁性層
Ｎ１はガラス基板上に成膜したＰｔ薄膜からなり、その
大きさは５ｍｍ×５ｍｍ×１μｍである。
イからなり、磁性層Ｆ１、Ｆ４の大きさは１００μｍ×
１００μｍ×０．１μｍとなっており、磁性層Ｆ２、Ｆ
３の大きさは一軸性の異方性を設けるために２０μｍ×
５００μｍ×０．１μｍとなっている。また、非磁性層
Ｎ１はガラス基板上に成膜したＰｔ薄膜からなり、その
大きさは５ｍｍ×５ｍｍ×１μｍである。
【０１９１】また、磁性層Ｆ１、Ｆ２間の最近接距離を
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ３、Ｆ４間の最近接距離をｄ３４、磁性層Ｆ１、
Ｆ４間の最近接距離をｄ１４とし、ｄ１２＝ｄ２３＝ｄ
１３＝１０μｍ、ｄ１４＝４０μｍとした。
ｄ１２、磁性層Ｆ２、Ｆ３間の最近接距離をｄ２３、磁
性層Ｆ３、Ｆ４間の最近接距離をｄ３４、磁性層Ｆ１、
Ｆ４間の最近接距離をｄ１４とし、ｄ１２＝ｄ２３＝ｄ
１３＝１０μｍ、ｄ１４＝４０μｍとした。
【０１９２】図１６では、素子を上面から見た図を表し
ている。尚、Ｐｔ薄膜をスパッタリング法によって成膜
し、続いて、リフトオフ法とスパッタリング法を用いて
磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４を形成した。ここで、磁
性層Ｆ２、Ｆ３は長手方向が紙面下方を向くように形成
されている。成膜後、磁性層Ｆ１、Ｆ４に異方性を形成
するために、一様な磁場中で成膜を行い、図１６（ｆ）
に示すような異方性をそれぞれにつけた。
ている。尚、Ｐｔ薄膜をスパッタリング法によって成膜
し、続いて、リフトオフ法とスパッタリング法を用いて
磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４を形成した。ここで、磁
性層Ｆ２、Ｆ３は長手方向が紙面下方を向くように形成
されている。成膜後、磁性層Ｆ１、Ｆ４に異方性を形成
するために、一様な磁場中で成膜を行い、図１６（ｆ）
に示すような異方性をそれぞれにつけた。
【０１９３】磁場印加部として磁性体表面に１００ｎｍ
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。但し、図１６では、記号の混乱を避けるため
に各磁性層の側面に印加磁場の方向を記している。
程度のアルミナを形成した後、Ｐｔ線をリフトオフ法に
よって形成し、これに電流を流すことにより信号磁場を
入力した。但し、図１６では、記号の混乱を避けるため
に各磁性層の側面に印加磁場の方向を記している。
【０１９４】図１６の回路素子で図に示す様々な組み合
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１６には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４内の磁化の向きと、検知
部Ｄに流れる電流の向きを示している。その結果を下記
（表１６）に示す。
わせの磁場に対し、磁性層Ｆ２及び磁性層Ｆ３は磁化方
向が外部磁場に十分追随した。図１６には、そのときの
磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４内の磁化の向きと、検知
部Ｄに流れる電流の向きを示している。その結果を下記
（表１６）に示す。
【０１９５】
【表１６】
【０１９６】上記（表１６）においては、電流が時計回
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１６）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１６）のｃ、ｄ、ｆにおい
ても同様に、１を１信号、０を０信号とするＯＲ回路が
実現されていることが分かる。さらに、ゼロ磁場状態の
出力は０に固定にされており、初期値が安定な論理素子
となっている。
りの流れ方をした場合を１、反時計回りの流れ方をした
場合を−１、電流が流れない場合を０として示してい
る。特に、上記（表１６）のａ、ｅ、ｆにおいて−１を
１信号、０を０信号とするＯＲ回路が実現されているこ
とが分かる。また、上記（表１６）のｃ、ｄ、ｆにおい
ても同様に、１を１信号、０を０信号とするＯＲ回路が
実現されていることが分かる。さらに、ゼロ磁場状態の
出力は０に固定にされており、初期値が安定な論理素子
となっている。
【０１９７】また、以上の回路で電源の極性を反転させ
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。比較例として、
ｄ１２＝ｄ２３＝ｄ３４＝１０μｍ、ｄ１４＝２０μ
ｍ、及びｄ１２＝ｄ２３＝ｄ３４＝１０μｍ、ｄ１４＝
２０μｍの素子回路を形成し、動作特性を調べた。その
結果、ｄ１４＝１０μｍの素子では、実質上磁性層Ｆ１
と磁性層Ｆ４及び非磁性体のみで構成された定電流のみ
を出力する動作をし、磁性層Ｆ２、Ｆ３の磁化方向に対
しては反応しなかった。また、ｄ１４＝２０μｍの素子
では、上記（表１６）とほぼ同等の出力結果が得られ
た。
ても、出力電流の極性が反転するだけで、同様の回路素
子として使用できることが確認された。比較例として、
ｄ１２＝ｄ２３＝ｄ３４＝１０μｍ、ｄ１４＝２０μ
ｍ、及びｄ１２＝ｄ２３＝ｄ３４＝１０μｍ、ｄ１４＝
２０μｍの素子回路を形成し、動作特性を調べた。その
結果、ｄ１４＝１０μｍの素子では、実質上磁性層Ｆ１
と磁性層Ｆ４及び非磁性体のみで構成された定電流のみ
を出力する動作をし、磁性層Ｆ２、Ｆ３の磁化方向に対
しては反応しなかった。また、ｄ１４＝２０μｍの素子
では、上記（表１６）とほぼ同等の出力結果が得られ
た。
【０１９８】以上のように素子可動部Ｅが、第１磁性層
Ｆ１、第１非磁性層Ｎ１、第２磁性層Ｆ２、第３磁性層
Ｆ３及び第４磁性層Ｆ４からなるという構成を採用すれ
ば、薄膜形成プロセスを用いて形成することができる。
Ｆ１、第１非磁性層Ｎ１、第２磁性層Ｆ２、第３磁性層
Ｆ３及び第４磁性層Ｆ４からなるという構成を採用すれ
ば、薄膜形成プロセスを用いて形成することができる。
【０１９９】また、第１磁性層Ｆ１、第２磁性層Ｆ２、
第３磁性層Ｆ３及び第４磁性層Ｆ４が第１非磁性層Ｎ１
の同じ面側に形成されているという構成を採用すれば、
例えば磁性体がすべて同じ材料である場合には、非磁性
層を挟んで磁性体を形成するプロセスを用いる場合と比
較して、成膜プロセスの回数を低減することができる。
第３磁性層Ｆ３及び第４磁性層Ｆ４が第１非磁性層Ｎ１
の同じ面側に形成されているという構成を採用すれば、
例えば磁性体がすべて同じ材料である場合には、非磁性
層を挟んで磁性体を形成するプロセスを用いる場合と比
較して、成膜プロセスの回数を低減することができる。
【０２００】また、第ｎ磁性層と第ｍ磁性層の距離をｄ
ｎｍ（ｎ、ｍ＝１、２、３、４）とするとき、１ｍｍ＞
ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝１、２、３、４
ｋｌ≠１４、４、１）である関係を満たすように前記
第１、２、３、４磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４が、前
記非磁性層Ｎ１に形成されているという構成を採用すれ
ば、本実施例の好ましい回路動作を行わせることができ
る。
ｎｍ（ｎ、ｍ＝１、２、３、４）とするとき、１ｍｍ＞
ｄｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝１、２、３、４
ｋｌ≠１４、４、１）である関係を満たすように前記
第１、２、３、４磁性層Ｆ１、Ｆ２、Ｆ３、Ｆ４が、前
記非磁性層Ｎ１に形成されているという構成を採用すれ
ば、本実施例の好ましい回路動作を行わせることができ
る。
【０２０１】また、電場印加部Ｖのバイアス側が第４磁
性層Ｆ４に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性
層Ｆ１と前記第１非磁性層Ｎ１との間、もしくは前記第
１磁性層Ｆ１と前記電場印加部Ｖの基準バイアス側に接
続され、少なくとも２つの磁場印加部Ｍが前記第１磁性
層Ｆ１、第２磁性層Ｆ２、第３磁性層Ｆ３及び前記第４
磁性層Ｆ４のうちの少なくとも２つに独立に具備されて
いるという構成を採用すれば、２値のＯＲ回路素子が実
現される。
性層Ｆ４に接続され、前記電場印加部Ｖの基準バイアス
側が第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性
層Ｆ１と前記第１非磁性層Ｎ１との間、もしくは前記第
１磁性層Ｆ１と前記電場印加部Ｖの基準バイアス側に接
続され、少なくとも２つの磁場印加部Ｍが前記第１磁性
層Ｆ１、第２磁性層Ｆ２、第３磁性層Ｆ３及び前記第４
磁性層Ｆ４のうちの少なくとも２つに独立に具備されて
いるという構成を採用すれば、２値のＯＲ回路素子が実
現される。
【０２０２】さらに、本実施例は、実質上、上記第９の
実施例９構成をすべて含むために、導体端子の位置や検
知部Ｄの位置、異方性の付け方を変えることにより、２
値のＥＯＲ回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路を
一つの素子ですべて実現することができ、論理回路を構
成するときに素子数を大幅に低減することができる。
実施例９構成をすべて含むために、導体端子の位置や検
知部Ｄの位置、異方性の付け方を変えることにより、２
値のＥＯＲ回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路を
一つの素子ですべて実現することができ、論理回路を構
成するときに素子数を大幅に低減することができる。
【０２０３】また、磁性体のうち少なくとも１つが一軸
異方性を有するという構成を採用すれば、印加磁場がゼ
ロの時に初期値として安定な０出力を出すことができ
る。また、磁性体が、形状異方性による一軸異方性を有
するという構成を採用すれば、経時変化による劣化が少
ない素子を実現することができる。
異方性を有するという構成を採用すれば、印加磁場がゼ
ロの時に初期値として安定な０出力を出すことができ
る。また、磁性体が、形状異方性による一軸異方性を有
するという構成を採用すれば、経時変化による劣化が少
ない素子を実現することができる。
【０２０４】また、一軸異方性を有する磁性体のうち少
なくとも１つが、磁場印加部Ｍの出力する信号磁場によ
り磁化方向に可変であるという構成を採用すれば、入力
値に対する出力値の制御が容易になる。
なくとも１つが、磁場印加部Ｍの出力する信号磁場によ
り磁化方向に可変であるという構成を採用すれば、入力
値に対する出力値の制御が容易になる。
【０２０５】〈第１１の実施例〉本発明の第１１の実施
例として、図１７に示すように、非磁性層を共有した複
数の論理回路について説明する。
例として、図１７に示すように、非磁性層を共有した複
数の論理回路について説明する。
【０２０６】図１７は、単一の素子としては２枚の磁性
体と１枚の非磁性体とによりなる回路素子である。素子
１、素子２、素子３の３つの素子について、互いの素子
間をｄ１２、ｄ２３としている。
体と１枚の非磁性体とによりなる回路素子である。素子
１、素子２、素子３の３つの素子について、互いの素子
間をｄ１２、ｄ２３としている。
【０２０７】各素子は、ガラス基板上にそれぞれ磁性体
としてパーマロイを０．１μｍ形成し、続いて、非磁性
体としてＡｌを０．１μｍ形成し、さらにその上に磁性
体を形成した。互いの素子間は、ｄ１２＝ｄ２３＝ｔと
し、ｔを５０ｎｍ≦ｔ≦１０ｍｍの範囲で変化させた。
としてパーマロイを０．１μｍ形成し、続いて、非磁性
体としてＡｌを０．１μｍ形成し、さらにその上に磁性
体を形成した。互いの素子間は、ｄ１２＝ｄ２３＝ｔと
し、ｔを５０ｎｍ≦ｔ≦１０ｍｍの範囲で変化させた。
【０２０８】互いの素子が独立に稼動した素子間距離は
１００ｎｍ以上であった。以上のように本実施例によれ
ば、複数の回路素子が、互いに１００ｎｍ以上の間隔を
持ち、非磁性体を共有して形成される回路素子であるた
め、回路として正常に動作し、薄膜形成プロセスを用い
ることにより、プロセス数を大幅に低減することができ
る。さらに、高度に集積化するために素子間の距離は１
ｍｍ以下であるのが望ましい。
１００ｎｍ以上であった。以上のように本実施例によれ
ば、複数の回路素子が、互いに１００ｎｍ以上の間隔を
持ち、非磁性体を共有して形成される回路素子であるた
め、回路として正常に動作し、薄膜形成プロセスを用い
ることにより、プロセス数を大幅に低減することができ
る。さらに、高度に集積化するために素子間の距離は１
ｍｍ以下であるのが望ましい。
【０２０９】
【発明の効果】以上説明したように、本発明に係る回路
素子によれば、素子可動部Ｅと、スピン注入又は抽出バ
イアスを印加する電場印加部Ｖと、磁性体内の電気化学
ポテンシャルを電流もしくは電圧として検知し、又は信
号として出力する少なくとも１つの検知部Ｄと、前記素
子可動部Ｅに信号磁場を印加する少なくとも２つの磁場
印加部Ｍとからからなる回路素子であって、前記素子可
動部Ｅは、ｎｆ個の磁性体Ｆ１、Ｆ２、・・・、Ｆｎｆ
（ｎｆ≧２）と、ｎｎ個の非磁性体Ｎ１、・・・、Ｎｎ
ｎ（ｎｎ≧１）とからなり、ｎｆとｎｎとはｎｆ≧ｎｎ
＋１なる関係を満たし、前記磁性体は少なくとも１つの
前記非磁性体と接し、かつ、前記非磁性体は少なくとも
２つの前記磁性体と接し、かつ、前記非磁性体には導体
端子が接続され、前記導体端子の他方は前記検知部Ｄ、
前記磁性体、前記電場印加部の基準バイアス側及び前記
導体端子とは異なる導体端子からなる群から選ばれる１
つに接続され、前記検知部Ｄは前記電場印加部の基準バ
イアス側と前記磁性体との間、前記非磁性体と前記磁性
体との間、前記電場印加部の基準バイアス側と前記非磁
性体との間及び異なる前記非磁性体間からなる群から選
ばれる１つに接続され、前記電場印加部のバイアス印加
側は前記磁性体のうちの少なくとも１つと接続され、前
記電場印加部の基準バイアス側は前記非磁性体、前記磁
性体及び前記検知部Ｄからなる群から選ばれる１つに接
続され、前記少なくとも２つの磁場印加部は導体線から
なり、前記磁場印加部の一方は前記電場印加部の基準バ
イアス側及び別の回路素子の基準バイアス側からなる群
から選ばれる１つに接続され、前記磁場印加部の他方は
前記検知部Ｄ及び別の回路素子の検知部からなる群から
選ばれる１つに接続され、前記磁性体近傍、１０ｎｍ以
上５ｍｍ以下の位置に具備されている構成であるため、
消費電力が低く、高密度に集積化でき、熱的な出力変化
が比較的小さいという効果がある。
素子によれば、素子可動部Ｅと、スピン注入又は抽出バ
イアスを印加する電場印加部Ｖと、磁性体内の電気化学
ポテンシャルを電流もしくは電圧として検知し、又は信
号として出力する少なくとも１つの検知部Ｄと、前記素
子可動部Ｅに信号磁場を印加する少なくとも２つの磁場
印加部Ｍとからからなる回路素子であって、前記素子可
動部Ｅは、ｎｆ個の磁性体Ｆ１、Ｆ２、・・・、Ｆｎｆ
（ｎｆ≧２）と、ｎｎ個の非磁性体Ｎ１、・・・、Ｎｎ
ｎ（ｎｎ≧１）とからなり、ｎｆとｎｎとはｎｆ≧ｎｎ
＋１なる関係を満たし、前記磁性体は少なくとも１つの
前記非磁性体と接し、かつ、前記非磁性体は少なくとも
２つの前記磁性体と接し、かつ、前記非磁性体には導体
端子が接続され、前記導体端子の他方は前記検知部Ｄ、
前記磁性体、前記電場印加部の基準バイアス側及び前記
導体端子とは異なる導体端子からなる群から選ばれる１
つに接続され、前記検知部Ｄは前記電場印加部の基準バ
イアス側と前記磁性体との間、前記非磁性体と前記磁性
体との間、前記電場印加部の基準バイアス側と前記非磁
性体との間及び異なる前記非磁性体間からなる群から選
ばれる１つに接続され、前記電場印加部のバイアス印加
側は前記磁性体のうちの少なくとも１つと接続され、前
記電場印加部の基準バイアス側は前記非磁性体、前記磁
性体及び前記検知部Ｄからなる群から選ばれる１つに接
続され、前記少なくとも２つの磁場印加部は導体線から
なり、前記磁場印加部の一方は前記電場印加部の基準バ
イアス側及び別の回路素子の基準バイアス側からなる群
から選ばれる１つに接続され、前記磁場印加部の他方は
前記検知部Ｄ及び別の回路素子の検知部からなる群から
選ばれる１つに接続され、前記磁性体近傍、１０ｎｍ以
上５ｍｍ以下の位置に具備されている構成であるため、
消費電力が低く、高密度に集積化でき、熱的な出力変化
が比較的小さいという効果がある。
【図１】本発明の第１の実施例の回路素子を示す構成図
である。
である。
【図２】本発明の第１の実施例の回路素子の他の例を示
す構成図である。
す構成図である。
【図３】本発明の第１の実施例の回路素子のさらに他の
例を示す構成図である。
例を示す構成図である。
【図４】本発明の第１の実施例の回路素子のさらに他の
例を示す構成図である。
例を示す構成図である。
【図５】本発明の第２の実施例の回路素子を示す構成図
である。
である。
【図６】本発明の第３の実施例の回路素子を示す構成図
である。
である。
【図７】本発明の第３の実施例の回路素子の他の例を示
す構成図である。
す構成図である。
【図８】本発明の第４の実施例の回路素子を示す構成図
である。
である。
【図９】本発明の第５の実施例の回路素子を示す構成図
である。
である。
【図１０】本発明の第５の実施例の回路素子の他の例を
示す構成図である。
示す構成図である。
【図１１】本発明の第６の実施例の回路素子を示す構成
図である。
図である。
【図１２】本発明の第７の実施例の回路素子を示す構成
図である。
図である。
【図１３】本発明の第８の実施例の回路素子を示す構成
図である。
図である。
【図１４】本発明の第９の実施例の回路素子を示す構成
図である。
図である。
【図１５】本発明の第９の実施例の回路素子の他の例を
示す構成図である。
示す構成図である。
【図１６】本発明の第１０の実施例の回路素子を示す構
成図である。
成図である。
【図１７】本発明の第１１の実施例の回路素子を示す斜
視図である。
視図である。
Ｆ１、Ｆ２、Ｆ３、Ｆ４ 磁性層 Ｎ１、Ｎ２ 非磁性層 Ｄ 検知部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 釘宮 公一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (31)
- 【請求項１】 素子可動部Ｅと、スピン注入又は抽出バ
イアスを印加する電場印加部Ｖと、磁性体内の電気化学
ポテンシャルを電流もしくは電圧として検知し、又は信
号として出力する少なくとも１つの検知部Ｄと、前記素
子可動部Ｅに信号磁場を印加する少なくとも２つの磁場
印加部Ｍとからからなる回路素子であって、前記素子可
動部Ｅは、ｎｆ個の磁性体Ｆ１、Ｆ２、・・・、Ｆｎｆ
（ｎｆ≧２）と、ｎｎ個の非磁性体Ｎ１、・・・、Ｎｎ
ｎ（ｎｎ≧１）とからなり、ｎｆとｎｎとはｎｆ≧ｎｎ
＋１なる関係を満たし、前記磁性体は少なくとも１つの
前記非磁性体と接し、かつ、前記非磁性体は少なくとも
２つの前記磁性体と接し、かつ、前記非磁性体には導体
端子が接続され、前記導体端子の他方は前記検知部Ｄ、
前記磁性体、前記電場印加部の基準バイアス側及び前記
導体端子とは異なる導体端子からなる群から選ばれる１
つに接続され、前記検知部Ｄは前記電場印加部の基準バ
イアス側と前記磁性体との間、前記非磁性体と前記磁性
体との間、前記電場印加部の基準バイアス側と前記非磁
性体との間及び異なる前記非磁性体間からなる群から選
ばれる１つに接続され、前記電場印加部のバイアス印加
側は前記磁性体のうちの少なくとも１つと接続され、前
記電場印加部の基準バイアス側は前記非磁性体、前記磁
性体及び前記検知部Ｄからなる群から選ばれる１つに接
続され、前記少なくとも２つの磁場印加部は導体線から
なり、前記磁場印加部の一方は前記電場印加部の基準バ
イアス側及び別の回路素子の基準バイアス側からなる群
から選ばれる１つに接続され、前記磁場印加部の他方は
前記検知部Ｄ及び別の回路素子の検知部からなる群から
選ばれる１つに接続され、前記磁性体近傍、１０ｎｍ以
上５ｍｍ以下の位置に具備されていることを特徴とする
回路素子。 - 【請求項２】 非磁性体を介して最隣接する磁性体間の
距離が１ｎｍ以上１ｍｍ以下である請求項１に記載の回
路素子。 - 【請求項３】 磁性体が実質的に板状とみなせる磁性層
であり、非磁性体が実質的に板状とみなせる非磁性層で
ある請求項１又は２に記載の回路素子。 - 【請求項４】 素子可動部Ｅが、第１磁性層Ｆ１、第１
非磁性層Ｎ１及び第２磁性層Ｆ２の積層構造からなる請
求項１〜３のいずれかに記載の回路素子。 - 【請求項５】 素子可動部Ｅが、第１磁性層Ｆ１、第１
非磁性層Ｎ１及び第２磁性層Ｆ２からなり、前記第１磁
性層Ｆ１及び前記第２磁性層Ｆ２が前記第１非磁性層Ｎ
１の面の同じ側に形成された構造を有する請求項１〜３
のいずれかに記載の回路素子。 - 【請求項６】 電場印加部Ｖのバイアス側が第２磁性層
Ｆ２に接続され、前記電場印加部Ｖの基準バイアス側が
第１非磁性層Ｎ１に接続され、検知部Ｄが前記第１非磁
性層Ｎ１と第１磁性層Ｆ１との間、もしくは前記電場印
加部Ｖの基準バイアス側と前記第１磁性層Ｆ１とに接続
され、少なくとも２つの磁場印加部Ｍが前記第１磁性層
Ｆ１及び前記第２磁性層Ｆ２に独立に配置された請求項
４又は５に記載の回路素子。 - 【請求項７】 素子可動部Ｅが、第１磁性層Ｆ１、第１
非磁性層Ｎ１、第２磁性層Ｆ２、第２非磁性層Ｎ２及び
第３磁性層Ｆ３の積層構造からなる請求項１〜３のいず
れかに記載の回路素子。 - 【請求項８】 電場印加部Ｖのバイアス側が第３磁性層
Ｆ３に接続され、前記電場印加部Ｖの基準バイアス側が
第２非磁性層Ｎ２に接続され、検知部Ｄが第１磁性層Ｆ
１と第１非磁性層Ｎ１との間、もしくは前記第１磁性層
Ｆ１と前記電場印加部Ｖの基準バイアス側とに接続さ
れ、前記第１非磁性層Ｎ１が前記電場印加部Ｖの基準バ
イアス側に接続され、少なくとも２つの磁場印加部Ｍが
前記第１磁性層Ｆ１、第２磁性層Ｆ２及び前記第３磁性
層Ｆ３のうちの少なくとも２つに独立に具備された請求
項７に記載の回路素子。 - 【請求項９】 磁場印加部Ｍが第１磁性層Ｆ１及び第３
磁性層Ｆ３に具備された請求項８に記載の回路素子。 - 【請求項１０】 素子可動部Ｅが、第１磁性層Ｆ１、第
１非磁性層Ｎ１、第２磁性層Ｆ２及び第３磁性層Ｆ３か
らなる請求項１〜３のいずれかに記載の回路素子。 - 【請求項１１】 素子可動部Ｅが、第２磁性層Ｆ２及び
第３磁性層Ｆ３が第１非磁性層Ｎ１を介して、第１磁性
層Ｆ１と相対するように形成された構造を有する請求項
１０に記載の回路素子。 - 【請求項１２】 素子可動部Ｅが、第２磁性層Ｆ２、第
３磁性層Ｆ３及び第１磁性層Ｆ１が第１非磁性層Ｎ１の
同じ面側に形成された構造を有する請求項１０に記載の
回路素子。 - 【請求項１３】 第ｎ磁性層と第ｍ磁性層の距離をｄｎ
ｍ（ｎ、ｍ＝１、２、３）とするとき、１ｍｍ＞ｄｉｊ
＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝１、２、３、ｋｌ≠ｉ
ｊ）である関係を満たすように第１、第２及び第３磁性
層Ｆ１、Ｆ２、Ｆ３が、非磁性層Ｎ１に形成された構造
を有する請求項１０又は１２に記載の回路素子。 - 【請求項１４】 電場印加部Ｖのバイアス側が第３磁性
層Ｆ３に接続され、前記電場印加部Ｖの基準バイアス側
が第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性層
Ｆ１と第１非磁性層Ｎ１との間、もしくは前記第１磁性
層Ｆ１と前記電場印加部Ｖの基準バイアス側とに接続さ
れ、前記第１非磁性層Ｎ１が前記電場印加部Ｖの基準バ
イアス側に接続され、少なくとも２つの磁場印加部Ｍが
前記第１磁性層Ｆ１、第２磁性層Ｆ２、前記第３磁性層
Ｆ３のうちの少なくとも２つに独立に具備された請求項
１０、１２又は１３に記載の回路素子。 - 【請求項１５】 電場印加部Ｖのバイアス側が第２磁性
層Ｆ２に接続され、前記電場印加部Ｖの基準バイアス側
が第１非磁性層Ｎ１に接続され、かつ、前記電場印加部
Ｖのバイアス側が第３磁性層Ｆ３に接続され、前記電場
印加部Ｖの基準バイアス側が前記第１非磁性層Ｎ１に接
続され、検知部Ｄが第１磁性層Ｆ１と前記第１非磁性層
Ｎ１との間、もしくは前記第１磁性層Ｆ１と前記電場印
加部Ｖの基準バイアス側に接続され、２つの磁場印加部
Ｍが前記第１、第２及び第３磁性層Ｆ１、Ｆ２、Ｆ３の
うちの少なくとも２つに独立に具備された請求項１０、
１１又は１２に記載の回路素子。 - 【請求項１６】 電場印加部Ｖのバイアス側が第１磁性
層Ｆ１に接続され、前記電場印加部Ｖの基準バイアス側
が第１非磁性層Ｎ１に接続され、検知部Ｄが第２磁性層
Ｆ２及び第３磁性層Ｆ３の接続点ａと前記第１非磁性層
Ｎ１との間、もしくは前記接続点ａと前記電場印加部Ｖ
の基準バイアス側との間に接続され、少なくとも２つの
磁場印加部Ｍが前記第１、第２及び第３磁性層Ｆ１、Ｆ
２、Ｆ３のうちの少なくとも２つに独立に具備された請
求項１０、１１又は１２に記載の回路素子。 - 【請求項１７】 素子可動部Ｅが、第１磁性層Ｆ１、第
１非磁性層Ｎ１、第２磁性層Ｆ２、第３磁性層Ｆ３、第
２非磁性層Ｎ２及び第４磁性層Ｆ４からなり、前記第２
磁性層Ｆ２及び前記第３磁性層Ｆ３が前記第１非磁性層
Ｎ１を介して前記第１磁性層Ｆ１と相対し、かつ、前記
第２磁性層Ｆ２及び前記第３磁性層Ｆ３が前記第２非磁
性層Ｎ２を介して前記第４磁性層Ｆ４と相対するように
形成された構造を有する請求項１〜３のいずれかに記載
の回路素子。 - 【請求項１８】 電場印加部Ｖのバイアス側が第４磁性
層Ｆ４に接続され、前記電場印加部Ｖの基準バイアス側
が第２非磁性層Ｎ２に接続され、検知部Ｄが第１磁性層
Ｆ１と第１非磁性層Ｎ１との間、もしくは前記第１磁性
層Ｆ１と前記電場印加部Ｖの基準バイアス側に接続さ
れ、少なくとも２つの磁場印加部Ｍが前記第１磁性層Ｆ
１、第２磁性層Ｆ２、第３磁性層Ｆ３及び前記第４磁性
層Ｆ４のうちの少なくとも２つに独立に具備された請求
項１７に記載の回路素子。 - 【請求項１９】 素子可動部Ｅが、第１磁性層Ｆ１、第
１非磁性層Ｎ１、第２磁性層Ｆ２、第３磁性層Ｆ３及び
第４磁性層Ｆ４からなる請求項１〜３のいずれかに記載
の回路素子。 - 【請求項２０】 第ｎ磁性層と第ｍ磁性層の距離をｄｎ
ｍ（ｎ、ｍ＝１、２、３、４）とするとき、１ｍｍ＞ｄ
ｉｊ＞２×ｄｋｌ（ｉ、ｊ、ｋ、ｌ＝１、２、３、４、
ｋｌ≠ｉｊ）である構造を有する請求項１９に記載の回
路素子。 - 【請求項２１】 電場印加部Ｖのバイアス側が第４磁性
層Ｆ４に接続され、前記電場印加部Ｖの基準バイアス側
が第１非磁性層Ｎ１に接続され、検知部Ｄが第１磁性層
Ｆ１と前記第１非磁性層Ｎ１との間、もしくは前記第１
磁性層Ｆ１と前記電場印加部Ｖの基準バイアス側に接続
され、少なくとも２つの磁場印加部Ｍが前記第１磁性層
Ｆ１、第２磁性層Ｆ２、第３磁性層Ｆ３及び前記第４磁
性層Ｆ４のうちの少なくとも２つに独立に具備された請
求項２０に記載の回路素子。 - 【請求項２２】 磁性体のうちの少なくとも１つが、外
部磁場が略零（ゼロ）のときに実質的に単磁区化してい
る請求項１〜２１のいずれかに記載の回路素子。 - 【請求項２３】 実質的に単磁区化した磁性体のうち少
なくとも１つが、磁場印加部Ｍの出力する信号磁場によ
り磁化方向に可変である請求項２２に記載の回路素子。 - 【請求項２４】 磁性体のうち少なくとも１つが一軸異
方性を有する請求項１〜２３のいずれかに記載の回路素
子。 - 【請求項２５】 磁性体が、形状異方性による一軸異方
性を有する請求項２４に記載の回路素子。 - 【請求項２６】 一軸異方性を有する磁性体のうち少な
くとも１つが、磁場印加部Ｍの出力する信号磁場により
磁化方向に可変である請求項２４又は２５に記載の回路
素子。 - 【請求項２７】 磁性体の磁化方向が、互いに略平行、
互いに略反平行、互いに略直交からなる群から選ばれる
１つの配置をとる請求項１〜２６のいずれかに記載の回
路素子。 - 【請求項２８】 磁場印加部Ｍの発生する磁場が略零
（ゼロ）磁場のとき、少なくとも１つの磁性体の磁化方
向が残りの磁性体の磁化方向と略直交する請求項２７に
記載の回路素子。 - 【請求項２９】 磁化方向が互いに略直交、略平行もし
くは略反平行である磁性層の対のうち少なくとも１つが
異なるキュリー温度を有する強磁性体である請求項２７
又は２８に記載の回路素子。 - 【請求項３０】 複数の回路素子が、互いに１００ｎｍ
以上１ｍｍ以下の間隔を有し、非磁性体を共有して形成
されている請求項１〜２９のいずれかに記載の回路素
子。 - 【請求項３１】 非磁性体が基板上にエピタキシャル成
長した金属非磁性体である請求項１〜３０のいずれかに
記載の回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228423A JPH0974183A (ja) | 1995-09-05 | 1995-09-05 | 回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228423A JPH0974183A (ja) | 1995-09-05 | 1995-09-05 | 回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974183A true JPH0974183A (ja) | 1997-03-18 |
Family
ID=16876250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7228423A Withdrawn JPH0974183A (ja) | 1995-09-05 | 1995-09-05 | 回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974183A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100354707C (zh) * | 2003-10-29 | 2007-12-12 | 华宇电脑股份有限公司 | 改善液晶显示屏幕显示品质的方法与电路 |
| US7719881B2 (en) | 2004-03-15 | 2010-05-18 | Siemens Aktiengesellschaft | Reconfigurable digital logic unit |
| WO2010087269A1 (ja) * | 2009-01-27 | 2010-08-05 | 日本電気株式会社 | 不揮発ロジック回路 |
| CN103915488A (zh) * | 2009-01-13 | 2014-07-09 | 三星电子株式会社 | 自旋场效应逻辑装置 |
-
1995
- 1995-09-05 JP JP7228423A patent/JPH0974183A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100354707C (zh) * | 2003-10-29 | 2007-12-12 | 华宇电脑股份有限公司 | 改善液晶显示屏幕显示品质的方法与电路 |
| US7719881B2 (en) | 2004-03-15 | 2010-05-18 | Siemens Aktiengesellschaft | Reconfigurable digital logic unit |
| CN103915488A (zh) * | 2009-01-13 | 2014-07-09 | 三星电子株式会社 | 自旋场效应逻辑装置 |
| WO2010087269A1 (ja) * | 2009-01-27 | 2010-08-05 | 日本電気株式会社 | 不揮発ロジック回路 |
| US8503222B2 (en) | 2009-01-27 | 2013-08-06 | Nec Corporation | Non-volatile logic circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
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