JPH0974190A - 半導体装置 - Google Patents
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- JPH0974190A JPH0974190A JP7229181A JP22918195A JPH0974190A JP H0974190 A JPH0974190 A JP H0974190A JP 7229181 A JP7229181 A JP 7229181A JP 22918195 A JP22918195 A JP 22918195A JP H0974190 A JPH0974190 A JP H0974190A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ドリフト層の薄い濃度、浅い拡散深さにより完
全空乏化し耐圧が向上する反面、ドリフト層の抵抗値が
大きくなり、半導体装置の電流能力を低下させ、電流能
力を優先させて、ドリフト層の濃い濃度で深い拡散深さ
により電流能力が向上するがウエル領域が基板側のＰＮ
接合から離れ耐圧が低下する。 【解決手段】ソース領域５を中央部に有するＬＤＭＯＳ
半導体装置の該ソース領域の中心部に導電体の柱状トレ
ンチ１を設け、トレンチの電位を制御し、ソース５と基
板９を接地電位、ドレイン６に正電位を印加し、トレン
チを接地電位の時に、チャネル７近傍の空乏層が接地電
位で囲まれ、本来、チャネル７とウエル領域１４のＰＮ
接合に沿った形で広がる空乏層が、周囲の接地電位の影
響でチャネル側と基板側の空乏層が低いソース・ドレイ
ン間電圧でも合成し易くなり、ドリフト層１０が完全空
乏化し、電界集中が緩和されて耐圧が向上する。
全空乏化し耐圧が向上する反面、ドリフト層の抵抗値が
大きくなり、半導体装置の電流能力を低下させ、電流能
力を優先させて、ドリフト層の濃い濃度で深い拡散深さ
により電流能力が向上するがウエル領域が基板側のＰＮ
接合から離れ耐圧が低下する。 【解決手段】ソース領域５を中央部に有するＬＤＭＯＳ
半導体装置の該ソース領域の中心部に導電体の柱状トレ
ンチ１を設け、トレンチの電位を制御し、ソース５と基
板９を接地電位、ドレイン６に正電位を印加し、トレン
チを接地電位の時に、チャネル７近傍の空乏層が接地電
位で囲まれ、本来、チャネル７とウエル領域１４のＰＮ
接合に沿った形で広がる空乏層が、周囲の接地電位の影
響でチャネル側と基板側の空乏層が低いソース・ドレイ
ン間電圧でも合成し易くなり、ドリフト層１０が完全空
乏化し、電界集中が緩和されて耐圧が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ構造の半導
体装置を高耐圧化する構造の改善に関する。
体装置を高耐圧化する構造の改善に関する。
【０００２】
【従来の技術】従来、ＭＯＳ構造の半導体装置を高耐圧
化するものとして、例えば、特公昭５９−２４５５０号
公報に記載されるような横型電界効果型トランジスタ若
しくは、ＬＤＭＯＳ半導体装置（Lateral dobule-diffu
sed ＭＯＳ；横形２重拡散ＭＯＳトランジスタ）と称さ
れる構造の半導体装置がある。
化するものとして、例えば、特公昭５９−２４５５０号
公報に記載されるような横型電界効果型トランジスタ若
しくは、ＬＤＭＯＳ半導体装置（Lateral dobule-diffu
sed ＭＯＳ；横形２重拡散ＭＯＳトランジスタ）と称さ
れる構造の半導体装置がある。
【０００３】このＬＤＭＯＳ半導体装置は、例えば、図
７に示すように、半導体基板９にドリフト層１０とウエ
ル領域１４を形成し、厚い酸化膜１３、ゲート酸化膜１
２、ゲート電極１１を形成した後に、さらにＤＳＡ法に
よってチャンネル７を形成してソース５及びドレイン６
を形成することで得ることができる。この方法で得られ
たＬＤＭＯＳ半導体装置は、ＤＳＡ法を用いているた
め、チャネル長が短くでき高速化や低抵抗化が実現され
る。また、オフセットゲート構造により、ゲート１１近
傍の電界集中が緩和できるため、高耐圧化も同時に達成
される。
７に示すように、半導体基板９にドリフト層１０とウエ
ル領域１４を形成し、厚い酸化膜１３、ゲート酸化膜１
２、ゲート電極１１を形成した後に、さらにＤＳＡ法に
よってチャンネル７を形成してソース５及びドレイン６
を形成することで得ることができる。この方法で得られ
たＬＤＭＯＳ半導体装置は、ＤＳＡ法を用いているた
め、チャネル長が短くでき高速化や低抵抗化が実現され
る。また、オフセットゲート構造により、ゲート１１近
傍の電界集中が緩和できるため、高耐圧化も同時に達成
される。
【０００４】
【発明が解決しようとする課題】しかし、前述した従来
のＬＤＭＯＳ構造は、電界集中の緩和のために、オフセ
ットゲートの手法を用いており、また、ボトム部分での
電界集中の緩和には、チャネル７と同じ部位に同型不純
物層を合成させて、空乏層を効率よく広げるという手法
を用いていた。
のＬＤＭＯＳ構造は、電界集中の緩和のために、オフセ
ットゲートの手法を用いており、また、ボトム部分での
電界集中の緩和には、チャネル７と同じ部位に同型不純
物層を合成させて、空乏層を効率よく広げるという手法
を用いていた。
【０００５】例えば、ドリフト層の表面濃度＝５×１０
16ｃｍ-3として、拡散深さを８μｍとし、ソース５とゲ
ート１１と基板９を接地電位とし、ドレイン６に２００
Ｖの電位を与えた場合の空乏層の広がりを図８に示す。
16ｃｍ-3として、拡散深さを８μｍとし、ソース５とゲ
ート１１と基板９を接地電位とし、ドレイン６に２００
Ｖの電位を与えた場合の空乏層の広がりを図８に示す。
【０００６】一般に、耐圧を向上させるには、ドリフト
層１０の濃度を薄く、拡散深さを浅くして、空乏層が容
易に広がるようにして、ドリフト層１０を完全空乏化す
ることで達成できる。しかし、この手法を用いると、耐
圧が向上する反面、ドリフト層１０の抵抗値を大きくし
てしまうため、装置の電流能力を低下させてしまい、低
オン抵抗で大電流を流すＬＤＭＯＳ半導体装置を得るこ
とはできない。
層１０の濃度を薄く、拡散深さを浅くして、空乏層が容
易に広がるようにして、ドリフト層１０を完全空乏化す
ることで達成できる。しかし、この手法を用いると、耐
圧が向上する反面、ドリフト層１０の抵抗値を大きくし
てしまうため、装置の電流能力を低下させてしまい、低
オン抵抗で大電流を流すＬＤＭＯＳ半導体装置を得るこ
とはできない。
【０００７】反対に、電流能力を優先させて、例えば、
ドリフト層１０を表面濃度＝１×１０17ｃｍ-3まで濃く
して、拡散深さを１０μｍとしていくと、電流能力は、
向上するものの、図９に示すようにウエル領域１４が基
板側のＰＮ接合から離れてしまうため、耐圧が低下して
しまうという問題があった。
ドリフト層１０を表面濃度＝１×１０17ｃｍ-3まで濃く
して、拡散深さを１０μｍとしていくと、電流能力は、
向上するものの、図９に示すようにウエル領域１４が基
板側のＰＮ接合から離れてしまうため、耐圧が低下して
しまうという問題があった。
【０００８】そこで本発明は、ドリフト層の濃度を濃
く、拡散深さを深くしてもチャネル側と基板側の空乏層
を容易に合成し高耐圧性且つ高電流能力の半導体装置を
提供することを目的とする。
く、拡散深さを深くしてもチャネル側と基板側の空乏層
を容易に合成し高耐圧性且つ高電流能力の半導体装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１の導電型からなる半導体基板上に積層
形成される第２の導電型からなるドリフト層と、前記ド
リフト層の中央部に形成される第１の導電型からなるウ
エル領域と、前記ウエル領域の中心部でウエル領域外周
より、チャネルとなる所定長小さく形成される第１及び
第２の導電型からなるソース領域と、前記ウエル領域に
重なり部分を有し、該ウエル領域の外周側に沿って形成
される絶縁体からなるゲートと、前記ゲートの外周側の
前記ドリフト層上にループ状に形成される第２の導電型
からなるドレイン領域と、前記ソース領域の中央部に該
ソース領域の表面側から前記半導体基板に達する、内部
が導電体材料で充填され、その表面側に電極を設け、側
面及び底面が絶縁膜で覆われた柱状のトレンチとで構成
され、前記トレンチ内部の電位を外部から制御して、チ
ャネルとウエル領域のＰＮ接合に沿った形で広がる空乏
層を移動させ、基板側とチャネル側の空乏層を合成し
て、ドリフト層を空乏化する半導体装置を提供する。
するために、第１の導電型からなる半導体基板上に積層
形成される第２の導電型からなるドリフト層と、前記ド
リフト層の中央部に形成される第１の導電型からなるウ
エル領域と、前記ウエル領域の中心部でウエル領域外周
より、チャネルとなる所定長小さく形成される第１及び
第２の導電型からなるソース領域と、前記ウエル領域に
重なり部分を有し、該ウエル領域の外周側に沿って形成
される絶縁体からなるゲートと、前記ゲートの外周側の
前記ドリフト層上にループ状に形成される第２の導電型
からなるドレイン領域と、前記ソース領域の中央部に該
ソース領域の表面側から前記半導体基板に達する、内部
が導電体材料で充填され、その表面側に電極を設け、側
面及び底面が絶縁膜で覆われた柱状のトレンチとで構成
され、前記トレンチ内部の電位を外部から制御して、チ
ャネルとウエル領域のＰＮ接合に沿った形で広がる空乏
層を移動させ、基板側とチャネル側の空乏層を合成し
て、ドリフト層を空乏化する半導体装置を提供する。
【００１０】以上のような構成の半導体装置は、ソース
領域を中央部に配置する例えば、ＬＤＭＯＳ半導体装置
のソース領域の中心に柱状の導電性のトレンチを設け
て、外部からトレンチの電位をコントロールすることに
より、ソースと基板が接地電位でドレインに正の電位が
かけられている状態でトレンチの電位が例えば、接地電
位とした場合、チャネル近傍に形成される空乏層が、ソ
ースとトレンチと基板の接地電位で囲まれるために、そ
の広がり方に大きな影響を受け、本来チャネルとウエル
領域のＰＮ接合に沿った形で広がる空乏層が移動し、周
囲の接地電位の影響でチャネル側と基板側の空乏層がソ
ース・ドレイン間電圧の低いときから合成しやすい状態
になる。このため、ドリフト層が容易に完全空乏化する
ようになり、電界集中が緩和されて耐圧を向上させるこ
とが可能になる。
領域を中央部に配置する例えば、ＬＤＭＯＳ半導体装置
のソース領域の中心に柱状の導電性のトレンチを設け
て、外部からトレンチの電位をコントロールすることに
より、ソースと基板が接地電位でドレインに正の電位が
かけられている状態でトレンチの電位が例えば、接地電
位とした場合、チャネル近傍に形成される空乏層が、ソ
ースとトレンチと基板の接地電位で囲まれるために、そ
の広がり方に大きな影響を受け、本来チャネルとウエル
領域のＰＮ接合に沿った形で広がる空乏層が移動し、周
囲の接地電位の影響でチャネル側と基板側の空乏層がソ
ース・ドレイン間電圧の低いときから合成しやすい状態
になる。このため、ドリフト層が容易に完全空乏化する
ようになり、電界集中が緩和されて耐圧を向上させるこ
とが可能になる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。図１には、本発明によ
る第１の実施形態としての半導体装置の構造例を示し説
明する。この半導体装置は、中央部にソース領域が設け
られたＬＤＭＯＳ半導体装置において、そのソース領域
の中心部に、柱状の導電性トレンチ（有底孔）を形成し
て、ソース近傍の電位を制御可能にするものである。
施形態について詳細に説明する。図１には、本発明によ
る第１の実施形態としての半導体装置の構造例を示し説
明する。この半導体装置は、中央部にソース領域が設け
られたＬＤＭＯＳ半導体装置において、そのソース領域
の中心部に、柱状の導電性トレンチ（有底孔）を形成し
て、ソース近傍の電位を制御可能にするものである。
【００１２】すなわち、この半導体装置は、従来の製造
工程で製造したＬＤＭＯＳ半導体装置を例として、半導
体基板９上にドリフト層１０が形成され、そのドリフト
層１０の一部にウエル領域１４が形成される。そして前
記ドリフト層１０の表面上に厚いゲート酸化膜１３及び
ウエル領域１４上にゲート酸化膜１２が形成され、該ゲ
ート酸化膜１２上にはゲート電極１１を形成する。さら
にＤＳＡ法によってチャネル７を形成してソース５及び
ドレイン６を形成する。
工程で製造したＬＤＭＯＳ半導体装置を例として、半導
体基板９上にドリフト層１０が形成され、そのドリフト
層１０の一部にウエル領域１４が形成される。そして前
記ドリフト層１０の表面上に厚いゲート酸化膜１３及び
ウエル領域１４上にゲート酸化膜１２が形成され、該ゲ
ート酸化膜１２上にはゲート電極１１を形成する。さら
にＤＳＡ法によってチャネル７を形成してソース５及び
ドレイン６を形成する。
【００１３】そしてソース５の中央にトレンチを形成
し、その全壁面を覆うように側壁酸化膜２を形成し、さ
らに導電性材料でトレンチ内を填充し、その導電性材料
の表面露出部分にトレンチ電極４を接続する。
し、その全壁面を覆うように側壁酸化膜２を形成し、さ
らに導電性材料でトレンチ内を填充し、その導電性材料
の表面露出部分にトレンチ電極４を接続する。
【００１４】次に、図１に示すような半導体装置を製造
する工程について、図２を参照して説明する。まず、図
２（ａ）に示すように、半導体基板９に、一般的に素子
分離法で用いられる手法を用いて、トレンチを形成す
る。例えば、半導体基板９にフォトリソグラフィ技術を
用いてマスクを形成した後、ＲＩＥ装置等による異方性
エッチングで除去し、図２（ｂ）に示すようなトレンチ
（有底孔）を形成する。次に熱酸化によってトレンチの
壁面に側壁酸化膜２を形成し、ＣＶＤ装置等を用いてト
レンチを導電材料であるドープポリシリコン３で埋め込
みトレンチ１を形成する。
する工程について、図２を参照して説明する。まず、図
２（ａ）に示すように、半導体基板９に、一般的に素子
分離法で用いられる手法を用いて、トレンチを形成す
る。例えば、半導体基板９にフォトリソグラフィ技術を
用いてマスクを形成した後、ＲＩＥ装置等による異方性
エッチングで除去し、図２（ｂ）に示すようなトレンチ
（有底孔）を形成する。次に熱酸化によってトレンチの
壁面に側壁酸化膜２を形成し、ＣＶＤ装置等を用いてト
レンチを導電材料であるドープポリシリコン３で埋め込
みトレンチ１を形成する。
【００１５】次に図２（ｃ）に示すように、従来と同様
に例えば、表面濃度＝１．０×１０17ｃｍ-3、拡散深さ
＝１０μｍのドリフト層１０を形成し、その後、ＬＯＣ
ＯＳ形成と同様にして、厚さ８００ｎｍ程度の厚い酸化
膜１３を形成する。その厚い酸化膜１３に隣接して６０
ｎｍ程度の厚さのゲート酸化膜１２を形成する。前記ゲ
ート酸化膜１２及び一部の酸化膜１３の上に掛かるよう
にポリシリコンからなるゲート電極１１を形成する。
に例えば、表面濃度＝１．０×１０17ｃｍ-3、拡散深さ
＝１０μｍのドリフト層１０を形成し、その後、ＬＯＣ
ＯＳ形成と同様にして、厚さ８００ｎｍ程度の厚い酸化
膜１３を形成する。その厚い酸化膜１３に隣接して６０
ｎｍ程度の厚さのゲート酸化膜１２を形成する。前記ゲ
ート酸化膜１２及び一部の酸化膜１３の上に掛かるよう
にポリシリコンからなるゲート電極１１を形成する。
【００１６】その後に、図２（ｄ）に示すように、ＤＡ
Ｓ法によって例えば、表面濃度＝２×１０17ｃｍ-3、深
さ２．６μｍのチャネル７を形成し、さらにソース５及
びドレイン６を形成する。前記ソース５、ゲート電極１
１及びドレイン６に金属配線のコンタクトを形成する際
に、同時にトレンチ１の露出部分にも金属配線のコンタ
クトを形成して、図１に示すような半導体装置を構成す
る。
Ｓ法によって例えば、表面濃度＝２×１０17ｃｍ-3、深
さ２．６μｍのチャネル７を形成し、さらにソース５及
びドレイン６を形成する。前記ソース５、ゲート電極１
１及びドレイン６に金属配線のコンタクトを形成する際
に、同時にトレンチ１の露出部分にも金属配線のコンタ
クトを形成して、図１に示すような半導体装置を構成す
る。
【００１７】次に図３には、このようにして構成された
半導体装置の構造における電界分布を示す図である。但
し、図１の構造における中心から右側の部分のみを示し
ており、反対側の左側もＡ軸を対称として同様の電界分
布となっている。
半導体装置の構造における電界分布を示す図である。但
し、図１の構造における中心から右側の部分のみを示し
ており、反対側の左側もＡ軸を対称として同様の電界分
布となっている。
【００１８】この電界分布は、例えば、ソース５とゲー
ト電極１１と半導体基板９とトレンチ１を接地電位と
し、ドレイン６に２００Ｖの電位を与えた場合の空乏層
の広がりのシュミレーションである。
ト電極１１と半導体基板９とトレンチ１を接地電位と
し、ドレイン６に２００Ｖの電位を与えた場合の空乏層
の広がりのシュミレーションである。
【００１９】従来の構造では、ドリフト層の濃度と深さ
が同一であっても、前述した図９に示したようにボトム
部での空乏層の合成ができないのに対して、本実施形態
の構成であれば可能になる。
が同一であっても、前述した図９に示したようにボトム
部での空乏層の合成ができないのに対して、本実施形態
の構成であれば可能になる。
【００２０】また、トレンチ１の電位を負の電位とし、
トレンチ近傍のドリフト層を反転させてウエル領域１４
と半導体基板９を同型不純物層として接続することでも
同様の効果がある。
トレンチ近傍のドリフト層を反転させてウエル領域１４
と半導体基板９を同型不純物層として接続することでも
同様の効果がある。
【００２１】図４には、第２の実施形態としての半導体
装置の構造を示し説明する。ここで、図４に示す構造
は、図１の構造における中心から右側の部分のみを示し
ており、反対側の左側もＡ軸を対称とし同等の構造であ
り、図１に示した構成部と同等のものには同じ参照符号
を付す。
装置の構造を示し説明する。ここで、図４に示す構造
は、図１の構造における中心から右側の部分のみを示し
ており、反対側の左側もＡ軸を対称とし同等の構造であ
り、図１に示した構成部と同等のものには同じ参照符号
を付す。
【００２２】前述した第１の実施形態における半導体装
置を半導体基板９に替わって、埋め込み酸化膜１５を有
するＳＯＩ基板上に形成したものであり、バルクウエハ
に形成する前述した第１の実施形態と同様の製造工程で
得られる構造である。
置を半導体基板９に替わって、埋め込み酸化膜１５を有
するＳＯＩ基板上に形成したものであり、バルクウエハ
に形成する前述した第１の実施形態と同様の製造工程で
得られる構造である。
【００２３】この第２の実施形態の効果は、第１の実施
形態と同等なものが得られる。次に図５，図６には、第
３の実施形態としての半導体装置の構造及び電界分布を
示し説明する。
形態と同等なものが得られる。次に図５，図６には、第
３の実施形態としての半導体装置の構造及び電界分布を
示し説明する。
【００２４】この半導体装置は、ドリフト層の深さが浅
い場合に、ソース５のウエル領域１４を形成せずに省略
して、トレンチ１のみでボトム部での空乏層の合成を行
う例である。
い場合に、ソース５のウエル領域１４を形成せずに省略
して、トレンチ１のみでボトム部での空乏層の合成を行
う例である。
【００２５】以上説明したように、本発明によれば、半
導体装置の動作時において、例えば、ソースの中央部に
形成した導電体からなるトレンチを接地電位にした場
合、トレンチがフィールドプレート的に振る舞い、そし
てソースとトレンチと基板の接地電位の影響で、容易に
基板側とチャネル側の空乏層が合成でき、ドリフト層を
完全に空乏化して、高耐圧と高電流能力を両立すること
ができる。
導体装置の動作時において、例えば、ソースの中央部に
形成した導電体からなるトレンチを接地電位にした場
合、トレンチがフィールドプレート的に振る舞い、そし
てソースとトレンチと基板の接地電位の影響で、容易に
基板側とチャネル側の空乏層が合成でき、ドリフト層を
完全に空乏化して、高耐圧と高電流能力を両立すること
ができる。
【００２６】
【発明の効果】以上詳述したように本発明によれば、ド
リフト層の濃度を濃く、且つ深くしてもチャネル側と基
板側の空乏層を容易に合成させることができ、高耐圧性
と高電流能力を両立できる半導体装置を提供することが
できる。
リフト層の濃度を濃く、且つ深くしてもチャネル側と基
板側の空乏層を容易に合成させることができ、高耐圧性
と高電流能力を両立できる半導体装置を提供することが
できる。
【図１】本発明による第１の実施形態としての半導体装
置の構造を示す図である。
置の構造を示す図である。
【図２】図１に示した半導体装置の製造工程について説
明するための図である。
明するための図である。
【図３】第１の実施形態としての半導体装置の構造にお
ける電界分布を示す図である。
ける電界分布を示す図である。
【図４】本発明による第２の実施形態としての半導体装
置の構造を示す図である。
置の構造を示す図である。
【図５】本発明による第３の実施形態としての半導体装
置の構造を示す図である。
置の構造を示す図である。
【図６】第３の実施形態としての半導体装置の構造にお
ける電界分布を示す図である。
ける電界分布を示す図である。
【図７】従来のＬＤＭＯＳ半導体装置の構造を示す図で
ある。
ある。
【図８】従来のＬＤＭＯＳ半導体装置の構造における電
界分布を示す図である。
界分布を示す図である。
【図９】従来のＬＤＭＯＳ半導体装置において、ドリフ
ト層の濃度が濃く、拡散深さが深い場合の電界分布を示
す図である。
ト層の濃度が濃く、拡散深さが深い場合の電界分布を示
す図である。
１…トレンチ、２…側壁酸化膜、３…埋め込みポリシリ
コン層、４…トレンチ電極、５…ソース、６…ドレイ
ン、７…チャネル、８…空乏層、９…半導体基板、１０
…ドリフト層、１１…ゲート電極、１２…ゲート酸化
膜、１３…厚いゲート酸化膜、１４…ウエル領域。
コン層、４…トレンチ電極、５…ソース、６…ドレイ
ン、７…チャネル、８…空乏層、９…半導体基板、１０
…ドリフト層、１１…ゲート電極、１２…ゲート酸化
膜、１３…厚いゲート酸化膜、１４…ウエル領域。
Claims (3)
- 【請求項１】 第１の導電型の半導体基板上に積層形成
される第２の導電型からなるドリフト層と、 前記ドリフト層の中央部に形成される第１の導電型から
なるウエル領域と、 前記ウエル領域の中心部でウエル領域外周より、チャネ
ルとなる所定長小さく形成される第１及び第２の導電型
からなるソース領域と、 前記ウエル領域に重なり部分を有し、該ウエル領域の外
周側に沿って形成される絶縁体からなるゲートと、 前記ゲートの外周側の前記ドリフト層上にループ状に形
成される第２の導電型からなるドレイン領域と、 前記ソース領域の中心部で該ソース領域の表面側から前
記半導体基板に達し、内部が導電体材料で充填され、そ
の表面側に電極を設け、側面及び底面が絶縁膜で覆われ
た柱状のトレンチと、を具備し、 前記トレンチ内部の電位を外部から制御して、チャネル
とウエル領域のＰＮ接合に沿った形で広がる空乏層を移
動させ、基板側とチャネル側の空乏層を合成して、ドリ
フト層を空乏化することを特徴とする半導体装置。 - 【請求項２】 前記半導体装置において、 前記ソース領域と半導体基板が接地電位、前記ドレイン
領域に正の電位を印加し、外部から前記トレンチの電位
を接地電位に設定した時に、空乏化したドリフト層とな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 接地される半導体の支持基板と該支持基
板に積層された酸化膜とからなるＳＯＩ基板で構成さ
れ、 前記ＳＯＩ基板に積層形成される第２の導電型からなる
ドリフト層と、 前記ドリフト層の中央部に形成される第１の導電型から
なるウエル領域と、 前記ウエル領域の中心部でウエル領域外周より、チャネ
ルとなる所定長小さく形成される第１及び第２の導電型
からなり接地するソース領域と、 前記ウエル領域に重なり部分を有し、該ウエル領域の外
周側に沿って形成される絶縁体からなるゲートと、 前記ゲート上に形成された、接地するゲート電極と、 前記ゲートの外周側の前記ドリフト層上にループ状に形
成される第２の導電型からなるドレイン領域と、 前記ソース領域の中心部に該ソース領域の表面側から前
記ＳＯＩ基板の酸化膜に達し、内部が導電体材料で充填
され、その表面側に電極を設け、側面及び底面が絶縁膜
で覆われた柱状のトレンチと、を具備することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229181A JPH0974190A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229181A JPH0974190A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974190A true JPH0974190A (ja) | 1997-03-18 |
Family
ID=16888075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229181A Pending JPH0974190A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974190A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081321A1 (en) * | 2004-02-24 | 2005-09-01 | System General Corp. | High voltage ldmos transistor having an isolated structure |
| WO2005081322A1 (en) * | 2004-02-24 | 2005-09-01 | System General Corp. | High voltage and low on-resistance ldmos transistor having equalized capacitance |
| JP2008282999A (ja) * | 2007-05-10 | 2008-11-20 | Denso Corp | 半導体装置 |
| JP2019117883A (ja) * | 2017-12-27 | 2019-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-09-06 JP JP7229181A patent/JPH0974190A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081321A1 (en) * | 2004-02-24 | 2005-09-01 | System General Corp. | High voltage ldmos transistor having an isolated structure |
| WO2005081322A1 (en) * | 2004-02-24 | 2005-09-01 | System General Corp. | High voltage and low on-resistance ldmos transistor having equalized capacitance |
| JP2008282999A (ja) * | 2007-05-10 | 2008-11-20 | Denso Corp | 半導体装置 |
| JP2019117883A (ja) * | 2017-12-27 | 2019-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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