JPH0974207A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高温熱処理過程を用いることなく薄膜トラン
ジスタを製造し、その薄膜トランジスタの閾値電圧Ｖ_th
を安定して均一にさせること。 【解決手段】 基板５０上にゲート電極４１及びゲート
絶縁膜４２を形成し、高不純物濃度の多結晶シリコン薄
膜１０をゲート電極４１と絶縁して成膜する。そして多
結晶シリコン薄膜１０のゲート電極４１と対面する部分
の一部に、シリコン中の不純物元素を不活性化させるイ
オンを注入する。これによりその部分のキャリア濃度が
下がってチャネル領域１となり、残部がソース・ドレイ
ン領域２となる。かくして、チャネル領域１のキャリア
濃度が高精度に制御された薄膜トランジスタが高温熱処
理過程を用いることなく製造される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばアクティブ
マトリックス型表示装置のスイッチング素子として用い
られる薄膜トランジスタの製造方法に関し、更に詳細に
は、各薄膜トランジスタの閾値電圧が安定して均一に得
られ多階調動作が可能な素子を、基板に熱ダメージを与
えることなくかつ簡素な工程で製造することができる薄
膜トランジスタの製造方法に関する。

【０００２】

【従来の技術】従来から、液晶等の表示材料を利用した
アクティブマトリックス型の表示装置においては、各画
素のスイッチング素子として薄膜トランジスタが使用さ
れている。このような薄膜トランジスタについては、例
えば特開昭６３−２２４２５８号公報等に記載されてい
る。

【０００３】従来の薄膜トランジスタの製造方法は、概
略、図７のようなフローにより図８に示す薄膜トランジ
スタを製造するものである。即ち、最初に透明なガラス
基板５０上に所定形状のゲート電極５１を形成する
（ａ）。このゲート電極５１は、モリブデン（Ｍｏ）等
の金属又は多結晶シリコン（Ｓｉ）である。そして、こ
のゲート電極５１上を含めてガラス基板５０上にＣＶＤ
（化学気相蒸着法）によりゲート絶縁膜５２を形成し
（ｂ）、このゲート電極５１及びゲート絶縁膜５２上に
チャネル層５３を形成する（ｃ）。このチャネル層５３
は、アモルファスシリコン又は多結晶シリコンであって
低濃度の不純物がドープされたものである。このチャネ
ル層５３の不純物濃度により、薄膜トランジスタの作動
の閾値電圧Ｖ_thが決定される。

【０００４】次に、このチャネル層５３上に窒化シリコ
ン（ＳｉＮ_X ）のチャネルストッパ層５４をプラズマＣ
ＶＤにより形成する（ｄ）。このチャネルストッパ層５
４は、続くソース・ドレイン加工の際のエッチングスト
ッパとなるものである。そして、チャネル層５３を所定
形状にエッチング加工して（ｅ）、その上に所定形状の
ソース・ドレイン層５５を形成し（ｆ）、更にその上に
所定形状のソース・ドレイン電極５６を形成する
（ｇ）。ソース・ドレイン層５５やソース・ドレイン電
極５６を所定形状にエッチング加工する際には、チャネ
ルストッパ層５４により、チャネル層５３がエッチング
されることが防がれている。ソース・ドレイン層５５
は、アモルファスシリコン又は多結晶シリコンであって
高濃度の不純物（チャネル層５３の不純物と同じｐｎ極
性のもの）がドープされたものである。ソース・ドレイ
ン電極５６は、アルミニウム（Ａｌ）等の金属である。
最後にプラズマＣＶＤで窒化シリコンの保護膜（図示
略）を被せると（ｈ）、薄膜トランジスタ素子ができあ
がる。

【０００５】かくして製造された薄膜トランジスタで
は、チャネル層５３が低不純物濃度であるため高抵抗な
ので、通常時はソース層５５・ドレイン層５５間の導通
はオフである。しかしゲート電極５１に電圧Ｖ_g を印加
するとその電界効果によりチャネル層５３内のキャリア
濃度が高くなるので抵抗値が下がり、ついにはソース層
５５・ドレイン層５５間の導通がオンになる。このオン
反転が起きるゲート電圧Ｖ_g が閾値電圧Ｖ_thである。

【０００６】そして上記の製造方法は、表示装置に用い
る関係上基板として透明のガラス基板５０を使用し、こ
のガラス基板５０が高温に弱いことから、例えばイオン
注入＋熱拡散のような高温熱処理をしないで薄膜トラン
ジスタの製造を行うようにしたものである。このため
に、チャネル層５３の形成（ｃ）やソース・ドレイン層
５５の形成（ｆ）において、不純物を含まないノンドー
プ膜を成膜してその後これに不純物を導入拡散するので
はなく、当初から不純物を含んだドープト膜を成膜する
こととしたのである。

【０００７】

【発明が解決しようとする課題】しかしながら、前記し
た従来方法で製造された薄膜トランジスタには、閾値電
圧Ｖ_thのばらつきが大きいという問題点があった。その
原因は、チャネル層５３の不純物濃度のばらつきにあ
る。

【０００８】この理由を明らかにするためにまず、チャ
ネル層５３の不純物濃度と閾値電圧Ｖ_thとの関係を説明
する。この種の薄膜トランジスタは、チャネル層５３内
のキャリア濃度が、ゲート電圧Ｖ_g の電界効果により、
ソース層５５・ドレイン層５５間を導通させるのに十分
な値にまで上昇することによりオン動作する。これに必
要なゲート電圧Ｖ_g が閾値電圧Ｖ_thである。そして、チ
ャネル層５３の不純物濃度はキャリア濃度のもともとの
値を定めるので、不純物濃度が変動すると閾値電圧Ｖ_th
も変動してしまう。例えば、不純物濃度が正常値より高
い場合には、チャネル層５３のもともとのキャリア濃度
が高いので、より低いゲート電圧Ｖ_g で薄膜トランジス
タがオンしてしまう。つまり閾値電圧Ｖ_thが正常値より
低くなる。一方、不純物濃度が正常値より低い場合に
は、閾値電圧Ｖ_thが正常値より高くなる。従って、精度
よい閾値電圧Ｖ_thを得るためには、チャネル層５３の不
純物濃度を均一にしなければならないのである。

【０００９】そして前記の製造方法では、このチャネル
層５３を、不純物を含んだドープト膜として成膜するこ
とにより形成している。ところが、不純物濃度の低い領
域では、その濃度制御が装置的に困難なためにばらつき
が大きくなってしまうのである。この点で、イオン注入
では注入するイオンの個数を高精度に制御できるのと相
違する。そしてこの濃度のばらつきは、基板間はもちろ
ん、１枚の基板上の薄膜トランジスタどうしの間にも存
在する。このために、１枚の基板上で各薄膜トランジス
タの閾値電圧Ｖ_thがばらついてしまうのである。この結
果、表示装置として用いたときの表示の階調数は６４程
度が限界でそれ以上に増やすことができなかった。

【００１０】本発明は、従来技術のかかる問題点を解決
するためになされたものであり、その目的とするところ
は、薄膜トランジスタの閾値電圧Ｖ_thが安定して再現性
よく均一に得られる薄膜トランジスタの製造方法を、高
温熱処理過程を用いることなく提供することにある。

【００１１】

【課題を解決するための手段】前記した目的を達成する
ため本発明に係る薄膜トランジスタの製造方法は、ゲー
ト電極及びゲート絶縁膜を形成するゲート構造形成工程
と、高不純物濃度の半導体薄膜を前記ゲート電極と絶縁
して成膜する成膜工程と、前記半導体薄膜の前記ゲート
電極と対面する部分の一部にイオン注入を行ってチャネ
ル領域とするとともに残部をソース領域及びドレイン領
域とするチャネル形成工程とを含み、前記イオン注入で
注入されるイオンが、前記半導体薄膜中の不純物元素を
不活性化させるイオンであることを特徴とする。

【００１２】この製造方法では、ゲート構造形成工程で
ゲート電極とゲート絶縁膜とが形成された後、成膜工程
で高不純物濃度の半導体薄膜が成膜される。この半導体
薄膜は、薄膜トランジスタのソース領域及びドレイン領
域として適切な抵抗値を有するような不純物濃度で成膜
される。この濃度は、成膜装置での高精度な濃度制御が
可能なレベルであり、従って半導体薄膜の不純物濃度の
精度は高い。またこの半導体薄膜は、ゲート絶縁膜によ
りゲート電極とは絶縁されている。そして、チャネル形
成工程で半導体薄膜の一部にイオン注入が施される。こ
のイオン注入が施されるのは、半導体薄膜のうちゲート
電極と対面する部分の更に一部である。そして、ここで
注入されるイオンは、半導体薄膜中の不純物元素を不活
性化してキャリア付与に寄与しないようにさせるイオン
である。このためこのイオン注入が施された部分は、不
純物濃度は高くてもキャリア濃度は低下して抵抗値が上
がり、薄膜トランジスタのチャネル領域となる。半導体
薄膜のうちイオン注入が施されなかった部分は薄膜トラ
ンジスタのソース領域及びドレイン領域となる。なお、
このイオン注入は、その後に加熱拡散処理を行うもので
ないので、熱ダメージのおそれはない。

【００１３】かくして製造された薄膜トランジスタは、
高不純物濃度の半導体薄膜の一部であり不純物元素を不
活性化させるイオンの注入が施されたチャネル領域と、
前記半導体薄膜の残部であるソース領域及びドレイン領
域と、前記チャネル領域に対面するとともにこれより広
いゲート電極と、前記チャネル領域、ソース領域、及び
ドレイン領域と前記ゲート電極とを絶縁するゲート絶縁
膜とを有している。

【００１４】この薄膜トランジスタは、チャネル領域に
おいてイオン注入により不純物元素が不活性化されキャ
リア濃度が下がっているので、この領域の抵抗値は高
い。このため通常状態では、ソース領域とドレイン領域
との間の導通がこのチャネル領域によりオフとされてい
る。そして、ゲート電極に電圧Ｖ_g を印加すると、その
電圧Ｖ_g による電界がゲート絶縁膜を通してチャネル領
域全体に作用し、その電界効果によりチャネル領域のキ
ャリア濃度が増加するので、チャネル領域の抵抗が減少
する。そして電圧Ｖ_g が閾値電圧Ｖ_thに達すると、ソー
ス領域とドレイン領域との間の導通がオンになる。

【００１５】ここで、薄膜トランジスタをオン反転させ
るのに必要なゲート電圧Ｖ_g 、即ち閾値電圧Ｖ_thは、ゲ
ート電圧Ｖ_g がゼロであるときにおけるチャネル領域の
キャリア濃度に依存する。このキャリア濃度は、チャネ
ル領域における活性な不純物元素の濃度であり、これ
は、成膜工程で高不純物濃度の半導体薄膜を成膜したと
きの不純物濃度から、チャネル形成工程でイオン注入に
より不活性化された分を差し引いたものである。そし
て、成膜時の不純物濃度が成膜装置での高精度な濃度制
御が可能なレベルであり、また、イオン注入では注入す
るイオンの個数の高精度な制御が可能であることから、
チャネル領域の活性不純物元素の濃度は高精度な制御が
可能で再現性も高い。このため、１枚の基板上に多数の
薄膜トランジスタを形成した場合でも、各薄膜トランジ
スタの閾値電圧Ｖ_thの均一性が高い。

【００１６】また、この薄膜トランジスタでは、チャネ
ル領域、ソース領域、及びドレイン領域を一層の高不純
物濃度の半導体薄膜として形成しているので、チャネル
領域とソース及びドレイン領域との間のコンタクト抵抗
が非常に小さく、またチャネル長も小さくできる。この
ためオン抵抗が小さく高速動作が可能である。

【００１７】以下、前記目的を更に良好に達成するため
の好ましい態様を挙げて説明する。

【００１８】［態様１］ 請求項１の薄膜トランジスタ
の製造方法において、前記チャネル形成工程でのイオン
注入をフォトレジストマスクによりパターニングして行
い、前記チャネル形成工程で前記半導体薄膜に形成され
たソース領域及びドレイン領域上にソース電極及びドレ
イン電極を形成する電極形成工程を含むことを特徴とす
る薄膜トランジスタの製造方法。

【００１９】［態様２］ 請求項１の薄膜トランジスタ
の製造方法において、前記成膜工程で成膜された半導体
薄膜のソース領域及びドレイン領域となるべき部分の上
にソース電極及びドレイン電極を形成する電極形成工程
を含み、このソース電極及びドレイン電極をパターンマ
スクとして前記チャネル形成工程でのイオン注入を行う
ことを特徴とする薄膜トランジスタの製造方法。

【００２０】この態様１又は態様２の製造方法では、電
極形成工程でソース領域及びドレイン領域に対するソー
ス電極及びドレイン電極を形成するので、ソース電極及
びドレイン電極により、ソース領域及びドレイン領域と
配線とのオーミックコンタクトがとられる。特に、態様
２の製造方法においては、ソース電極及びドレイン電極
をイオン注入時のパターンマスクとするので、イオン注
入のみのためのフォトリソグラフィを行う必要がなく、
フォト回数を減少させることができる。

【００２１】［態様３］ 態様１又は態様２の薄膜トラ
ンジスタの製造方法において、前記成膜工程で成膜され
た半導体薄膜のチャネル領域となるべき部分の上に、若
しくは前記チャネル形成工程で前記半導体薄膜に形成さ
れたチャネル領域の上に、エッチングストッパ層を形成
するストッパ形成工程を含むことを特徴とする薄膜トラ
ンジスタの製造方法。

【００２２】この製造方法において、ストッパ形成工程
で形成するエッチングストッパ層は、電極形成工程にお
いて電極層のエッチングを行う際に半導体薄膜のチャネ
ル領域となるべき部分又は半導体薄膜に形成されたチャ
ネル領域がエッチングされてしまうのを防止するもので
ある。なぜなら、電極層のエッチングを行う条件では、
半導体薄膜もエッチングされてしまうことが多いので、
これを防止する必要があるためである。従ってこのスト
ッパ形成工程を行うタイミングは、電極形成工程よりも
前であればよく、チャネル形成工程で半導体薄膜にチャ
ネル領域を形成する前でも形成した後でもよい。

【００２３】［態様４］ 請求項１又は態様１又は態様
２又は態様３の薄膜トランジスタの製造方法において、
前記成膜工程で成膜される半導体薄膜がアモルファスシ
リコン薄膜又は多結晶シリコン薄膜であり、前記チャネ
ル形成工程で注入されるイオンが、Ｓｉ、Ｆ（フッ
素）、Ａｒ（アルゴン）よりなる群から選ばれた１又は
２以上の元素のイオンであることを特徴とする薄膜トラ
ンジスタの製造方法。

【００２４】この製造方法では、通常の成膜装置により
高不純物濃度のアモルファスシリコン薄膜又は多結晶シ
リコン薄膜を、不純物濃度を高精度に制御しつつ成膜す
ることができる。そして、Ｓｉ、Ｆ、Ａｒは、イオン化
してアモルファスシリコン薄膜又は多結晶シリコン薄膜
に注入すると不純物元素を不活性化する作用を有してお
り、チャネル領域の形成に適している。

【００２５】

【発明の実施の形態】本発明の実施の形態を図面を参照
して詳細に説明する。以下に説明する各実施の形態に係
る薄膜トランジスタの製造方法では、液晶表示装置のス
イッチング素子として用いるため、透明なガラス基板上
に多数の薄膜トランジスタをマトリックス状に製造す
る。ただし便宜上、図面には１つの薄膜トランジスタの
みを示す。

【００２６】第１の実施の形態。この実施の形態は、請
求項１、態様１、態様１に係る態様３、そして態様１に
係る態様４に対応する。

【００２７】この実施の形態は基本的に、図３に示すよ
うに、ガラス基板上にゲート電極を形成し（Ｓ１）、ゲ
ート絶縁膜を形成し（Ｓ２）、多結晶シリコン膜を高不
純物濃度のドープト膜として形成し（Ｓ３）、この多結
晶シリコン膜の一部にイオン注入を施してチャネル領域
を形成すると共に残部をソース・ドレイン領域となし
（Ｓ４）、このチャネル領域を覆うチャネルストッパ膜
を形成し（Ｓ５）、ソース・ドレイン領域の余分な部分
を除去し（Ｓ６）、ソース・ドレイン電極を形成し（Ｓ
７）、最後に保護膜で全体を覆う（Ｓ８）ものである。
以下、図１及び図２を用いて、詳細に説明する。

【００２８】図１（ａ）に、ガラス基板５０上にゲート
電極４１とゲート絶縁膜４２と高不純物濃度の多結晶シ
リコン膜１０とを形成した状態の断面図を示す。このう
ち、ゲート電極４１及びゲート絶縁膜４２の形成が請求
項１にいうゲート構造形成工程であり、高不純物濃度の
多結晶シリコン膜１０の形成が請求項１にいう成膜工程
である。

【００２９】最初にガラス基板５０上にモリブデン等の
金属又は多結晶シリコンでゲート電極４１を形成する
（図３のＳ１）。このゲート電極４１の形成は、ガラス
基板５０上に金属又は多結晶シリコンのベタ膜をスパッ
タリング又はＣＶＤにより成膜し、フォトリソグラフィ
とエッチングで所定形状に加工することにより行う。多
結晶シリコンを用いる場合は、導電性確保のために不純
物を含有させる。

【００３０】次に、ゲート電極４１上を含めてガラス基
板５０上にゲート絶縁膜４２を形成する（図３のＳ
２）。ゲート絶縁膜４２の材質は、絶縁性に優れるもの
であれば特に制限はないが、酸化シリコン（ＳｉＯ_X ）
やあるいは窒化シリコン等をＣＶＤにより形成するのが
一般的である。図１（ａ）に示す範囲内ではゲート絶縁
膜４２はガラス基板５０上の全面に存在しているが、薄
膜トランジスタ以外の例えば液晶素子を形成する場所等
には不要なので、フォトリソグラフィとエッチングによ
り不必要な部分は除去する。

【００３１】続いて、ゲート絶縁膜４２上に高不純物濃
度の多結晶シリコン膜１０を、ＣＶＤによりベタ膜とし
て形成する（図３のＳ３）。この多結晶シリコン膜１０
は、薄膜トランジスタにおけるチャネル領域及びソース
・ドレイン領域となるものであり、ゲート電極４１とは
ゲート絶縁膜４２により絶縁されている。そしてこの多
結晶シリコン膜１０には、成膜時において、所定の濃度
の不純物を含有させる。この不純物とは、リン（Ｐ）、
ホウ素（Ｂ）等のシリコンに導電性を付与する元素であ
る。この不純物の濃度は、薄膜トランジスタのソース・
ドレイン領域として適切な導電性が得られる高い濃度と
する。具体的には、ＣＶＤの雰囲気ガスとして、ホスフ
ィン（ＰＨ₃ ）やジボラン（Ｂ₂Ｈ₆）のような不純物供
給ガスを所定比率で混合させることにより、高不純物濃
度の多結晶シリコン膜１０を成膜する。ここで、この不
純物元素を成膜時に含有させる理由は、基板が高温に弱
いガラス基板５０であるため、成膜後に固相拡散等で含
有させることができないからである。なお、ここでは多
結晶シリコン膜１０としたが、高不純物濃度であればア
モルファスシリコン膜でもよい。

【００３２】図１（ａ）は、このＳ３まで行った状態を
示している。続く図１（ｂ）は、請求項１にいうチャネ
ル形成工程でのイオン注入を示すものである。

【００３３】このイオン注入を行うためにまず、フォト
リソグラフィによりレジストマスク６１をパターニング
する。レジストマスク６１は、多結晶シリコン膜１０の
うちソース・ドレイン領域となるべき部分を覆い、チャ
ネル領域となるべき部分は開口している。この開口部分
は、ゲート電極４１の上方に位置しこれより狭い。そし
てこのレジストマスク６１が存在する状態でイオン注入
を行う（図３のＳ４）。ここで注入するイオンは、Ｓ
ｉ、Ｆ、Ａｒのいずれかの元素のイオンである。これら
のイオンは、多結晶シリコン膜１０に含有される不純物
元素を不活性化してキャリア付与に寄与しないようにさ
せる作用を有している。

【００３４】このイオン注入を行うと、多結晶シリコン
膜１０のうちレジストマスク６１が開口している部分に
イオンが進入し、その部分がチャネル領域１となる。こ
のチャネル領域１では、注入されたイオンのために不純
物元素が不活性化され、キャリア濃度が減少して導電性
が低下している。一方、レジストマスク６１に覆われて
いる部分は、イオンが遮蔽されるので多結晶シリコン膜
１０のキャリア濃度は成膜時の高い値のまま維持され
る。この部分がソース・ドレイン領域として使用され
る。イオン注入が終了したらレジストマスク６１を除去
する。なお、このイオン注入後に熱拡散は行わないの
で、ガラス基板５０の熱損傷はない。

【００３５】次に、図１（ｃ）に示すように、多結晶シ
リコン膜１０上にＣＶＤで窒化シリコンのチャネルスト
ッパ４３を形成する（図３のＳ５）。チャネルストッパ
４３は、後述するソース・ドレイン電極のエッチング加
工の際にチャネル領域１がエッチングされてしまうのを
防止するためのエッチングストッパであり、チャネル領
域１を覆いその外方へ少しはみ出すように形成される。
このチャネルストッパ４３の形成は、態様３にいうスト
ッパ形成工程である。

【００３６】続いて、図２（ａ）に示すように、多結晶
シリコン膜１０の不要な部分をフォトリソグラフィとエ
ッチングにより除去する。これによりソース・ドレイン
領域２が加工される（図３のＳ６）。なお、図１（ｃ）
のチャネルストッパ４３の形成とこのソース・ドレイン
領域２の加工とは、順序を入れ換えてもかまわない。

【００３７】次に、図２（ｂ）に示すように、ソース・
ドレイン領域２上にアルミニウム等の金属でソース・ド
レイン電極４４を形成する（図３のＳ７）。このソース
・ドレイン電極４４の形成は、スパッタリング又はＣＶ
Ｄによりその金属のベタ膜を形成し、これをフォトリソ
グラフィとエッチングにより加工することにより行う。
このエッチング加工の際に、ソース・ドレイン電極４４
のエッチング条件では多結晶シリコン膜１０もエッチン
グされてしまうので、チャネル領域１がダメージを受け
るおそれがありこれを防止する対策を要するが、ここで
はチャネルストッパ４３がチャネル領域１の保護のため
の防止機能を果たしている。かくして形成されたソース
・ドレイン電極４４は、ソース・ドレイン領域２の上面
を覆い、これらとのオーミックコンタクトをとるもので
ある。このソース・ドレイン電極４４の形成は、態様１
にいう電極形成工程である。

【００３８】そして、必要な配線を形成してから、図２
（ｃ）に示すようにＣＶＤで窒化シリコン又は酸化シリ
コンの保護膜４５を形成して全体を覆うと（図３のＳ
８）、薄膜トランジスタ素子はできあがる。

【００３９】かくして製造された薄膜トランジスタは、
高不純物濃度の多結晶シリコン膜１０の一部でありＳ
ｉ、Ｆ、Ａｒのいずれかの元素のイオン注入が施されて
不純物元素が不活性化されたチャネル領域１と、その多
結晶シリコン膜１０の残部であるソース・ドレイン領域
２と、チャネル領域１に対面してこれより広く設けられ
たゲート電極４１と、チャネル領域１及びソース・ドレ
イン領域２とゲート電極４１とを絶縁するゲート絶縁膜
４２と、ソース・ドレイン領域２とのオーミックコンタ
クトをとるソース・ドレイン電極４４とを有している。
そしてこのような薄膜トランジスタがガラス基板５０上
にマトリックス状に多数存在し、液晶表示装置のスイッ
チング素子として作用するようにされている。

【００４０】かかる薄膜トランジスタは、チャネル領域
１の抵抗値が高い。この領域ではイオン注入により不純
物元素が不活性化されキャリア濃度が下がっているため
である。このため通常状態では、ソース・ドレイン電極
４４を用いてソース・ドレイン領域２の間に電圧を印加
しても、これらは導通しない。しかし、ゲート電極４１
に電圧を印加すると、その電圧Ｖ_g による電界がゲート
絶縁膜４２を通してチャネル領域１全体に作用し、その
電界効果によりチャネル領域１のキャリア濃度が増加し
てその抵抗が減少する。そしてゲート電圧Ｖ_g が閾値電
圧Ｖ_thに達すると、ソース・ドレイン領域２の間が導通
する。即ち薄膜トランジスタがオン反転する。

【００４１】ここで、薄膜トランジスタをオン反転させ
るのに必要なゲート電圧Ｖ_g 、即ち閾値電圧Ｖ_thは、ゲ
ート電圧Ｖ_g がゼロであるときにおけるチャネル領域１
のキャリア濃度（以下、原キャリア濃度という）に依存
する。原キャリア濃度は、チャネル領域１における活性
な不純物元素の濃度であり、これは、高不純物濃度の多
結晶シリコン膜１０を成膜したとき（図３のＳ３）の不
純物濃度から、イオン注入（図３のＳ４）により不活性
化された分を差し引いたものである。ここで、多結晶シ
リコン膜１０を高不純物濃度で成膜しているので、ＣＶ
Ｄ装置で高精度な濃度制御が可能であり、多結晶シリコ
ン膜１０の不純物濃度の精度は高い。そして、イオン注
入では注入するイオンの個数を高精度に制御できる。従
って、チャネル領域１の原キャリア濃度の精度は高い。
このため、１枚の基板上に形成された各薄膜トランジス
タの閾値電圧Ｖ_thの均一性が高い。

【００４２】このことは、液晶表示装置の多階調動作が
可能であることを意味している。この薄膜トランジスタ
によれば、液晶表示装置の表示動作の階調数を１２８以
上とすることができる。

【００４３】また、この薄膜トランジスタでは、チャネ
ル領域１及びソース・ドレイン領域２を一層の高不純物
濃度の多結晶シリコン膜１０として成膜し、これをイオ
ン注入によりチャネル領域１とソース・ドレイン領域２
とに区分しているので、チャネル領域１とソース・ドレ
イン領域２との間のコンタクト抵抗が殆ど無視できる。
またチャネル長も小さくすることができる。このためオ
ン反転時の抵抗が小さく高速動作が可能である。特に、
多結晶シリコン膜１０の不純物元素としてｎ型のリン等
を用いた場合には、電子の移動度がホールの移動度より
大きいことから、更に高速な動作が可能である。

【００４４】また、この薄膜トランジスタでチャネル領
域１及びソース・ドレイン領域２を一層の多結晶シリコ
ン膜１０として成膜していることは、フォトリソグラフ
ィの回数が１回少なくて済み、フォトマスクの枚数もそ
の分削減できるので、製造工程が複雑にならずに済むと
ともに製造コストの点でも有利である。

【００４５】また、熱拡散等の高温熱処理を用いていな
いので、基板に熱損傷を生じさせることなくその上に薄
膜トランジスタを形成することができる。このため、液
晶表示装置のスイッチング素子としての薄膜トランジス
タを高温に弱いガラス基板上に作成するのに適してい
る。

【００４６】以上詳細に説明したように第１の実施の形
態によれば、高不純物濃度の多結晶シリコン膜１０を成
膜し、この一部を、イオン注入により不純物元素の不活
性化を施してチャネル領域１とし、残部をソース・ドレ
イン領域２として使用することとしたので、ガラス基板
５０を過度に高温に熱することなくその上に多数の薄膜
トランジスタを、それらの閾値電圧Ｖ_thが均一になるよ
うに、かつ簡易な製造工程で製造できるものである。ま
た、かくして製造された薄膜トランジスタは、オン抵抗
が低く高速動作が可能である。このため、液晶表示素子
の多階調動作や高速動作が可能である。

【００４７】第２の実施の形態。この実施の形態は、請
求項１、態様２、態様２に係る態様３、そして態様２に
係る態様４に対応する。

【００４８】この実施の形態は基本的に、図６に示すよ
うに、ガラス基板上にゲート電極を形成し（Ｓ１１）、
ゲート絶縁膜を形成し（Ｓ１２）、多結晶シリコン膜を
高不純物濃度のドープト膜として形成し（Ｓ１３）、そ
のうちチャネル領域となるべき部分を覆うチャネルスト
ッパ膜を形成し（Ｓ１４）、余分な部分を除去し（Ｓ１
５）、ソース・ドレイン電極を形成し（Ｓ１６）、イオ
ン注入により多結晶シリコン膜の一部にチャネル領域を
形成すると共に残部をソース・ドレイン領域となし（Ｓ
１７）、最後に保護膜で全体を覆う（Ｓ１８）ものであ
る。以下、第１の実施の形態と共通する部分については
先の記載を引用しつつ、相違点に重点をおき、図４及び
図５を用いて詳細に説明する。

【００４９】ガラス基板５０上へのゲート電極４１の形
成（図６のＳ１１）及びゲート絶縁膜４２の形成（図６
のＳ１２）、そして高不純物濃度の多結晶シリコン膜１
０（アモルファスシリコン膜でもよい）の形成（図６の
Ｓ１３）については、第１の実施の形態（図３のＳ１〜
Ｓ３）と変わるところはない。図４（ａ）はこのＳ１３
まで行った状態を示しており、図１（ａ）と同様の構造
を示している。

【００５０】次に、図４（ｂ）に示すように、多結晶シ
リコン膜１０上にＣＶＤで窒化シリコンのチャネルスト
ッパ４３を形成する（図６のＳ１４）。チャネルストッ
パ４３は、多結晶シリコン膜１０のうち後述するイオン
注入によりチャネル領域となるべき部分が後述するソー
ス・ドレイン電極のエッチング加工の際にエッチングさ
れてしまうのを防止するためのエッチングストッパであ
り、その部分を覆いその外方へ少しはみ出すように形成
される。このチャネルストッパ４３及びその形成は、第
１の実施の形態の図３のＳ５で説明したもの（図１
（ｃ））と同様である。ただしこの実施の形態において
は、チャネルストッパ４３と多結晶シリコン膜１０との
合計膜厚を、ゲート絶縁膜４２の膜厚より薄くしておく
必要がある。後述するイオン注入の際にイオンがガラス
基板５０に進入するのを防ぐためである。

【００５１】続いて、図４（ｃ）に示すように、多結晶
シリコン膜１０をフォトリソグラフィとエッチングによ
り加工して不要な部分を除去する（図６のＳ１５）。こ
のエッチングにより、多結晶シリコン膜１０のうち薄膜
トランジスタのチャネル領域となるべき部分及びソース
・ドレイン領域となるべき部分のみが残される。このエ
ッチングは、第１の実施の形態における図２（ａ）、図
３のＳ６に相当する。なお、図４（ｂ）のチャネルスト
ッパ４３の形成とこのエッチング加工とは、順序を入れ
換えてもかまわない。

【００５２】そして、図５（ａ）に示すように、多結晶
シリコン膜１０のうちソース・ドレイン領域となるべき
部分の上にアルミニウム等の金属でソース・ドレイン電
極４４を形成する（図６のＳ１６）。このソース・ドレ
イン電極４４の形成は、スパッタリング又はＣＶＤによ
りその金属のベタ膜を形成し、その上にフォトリソグラ
フィによりレジストマスク６２を形成し、そしてベタ膜
をエッチングにより加工することにより行う。このエッ
チング加工の際に、ソース・ドレイン電極４４のエッチ
ング条件では多結晶シリコン膜１０もエッチングされて
しまうので、チャネル領域となるべき部分がダメージを
受けるおそれがありこれを防止する対策を要するが、こ
こではチャネルストッパ４３がその保護のための防止機
能を果たしている。かくして形成されたソース・ドレイ
ン電極４４は、ソース・ドレイン領域となるべき部分の
上面を覆い、これらとのオーミックコンタクトをとるも
のである。このソース・ドレイン電極４４の形成は、態
様２にいう電極形成工程であり、第１の実施の形態にお
ける図２（ｂ）、図３のＳ７に相当する。

【００５３】次に、イオン注入によるチャネル領域１の
形成を行う（図６のＳ１７、図５（ｂ））。このイオン
注入は、第１の実施の形態における図１（ｂ）、図３の
Ｓ４に相当するものであり、態様２にいうチャネル形成
工程である。従って注入するイオンはＳｉ、Ｆ、Ａｒの
いずれかの元素のイオンである。このとき、直前のソー
ス・ドレイン電極４４の形成の際に作成したレジストマ
スク６２がそのまま、イオンに対するストッパとして作
用してイオンを遮蔽するので、多結晶シリコン膜１０の
うちソース・ドレイン領域となるべき部分にはイオンが
注入されず、チャネル領域となるべき部分にのみイオン
注入がなされることとなる。そしてその部分では、注入
されたイオンのために不純物元素が不活性化され、キャ
リア濃度が減少して導電性が低下しており、この部分が
チャネル領域１となる。一方、レジストマスク６２及び
ソース・ドレイン電極４４に覆われている部分は、イオ
ンが遮蔽されるのでキャリア濃度は成膜時の高い値のま
ま維持される。この部分がソース・ドレイン領域２とな
る。なお、このイオン注入後に熱拡散は行わないのでガ
ラス基板５０の熱損傷はない。

【００５４】このとき、注入するイオンの加速エネルギ
ーは、図５（ｂ）中レジストマスク６２及びソース・ド
レイン電極４４の外側の領域においてイオンがゲート絶
縁膜４２を通過しない程度の低いエネルギーとする。こ
の部分のガラス基板５０はゲート絶縁膜４２のみに覆わ
れているので、あまりに高いエネルギーで注入するとイ
オンがゲート絶縁膜４２を通してガラス基板５０に進入
してしまい、ガラスの白濁等、表示装置として好ましく
ない現象を起こすからである。その一方、注入したイオ
ンが多結晶シリコン膜１０の厚み全体に分布するように
ある程度の高さのエネルギーを要する。加速エネルギー
があまりに低いと、多結晶シリコン膜１０の厚みのうち
ゲート絶縁膜４２よりの部分にキャリア濃度が高いまま
の箇所が残ってしまい、薄膜トランジスタとしての機能
に支障がでるからである。ここでは前記のように、チャ
ネルストッパ４３と多結晶シリコン膜１０との合計膜厚
がゲート絶縁膜４２の膜厚より薄くされているので、イ
オンがガラス基板５０には進入せず、かつイオンが多結
晶シリコン膜１０の厚み全体に分布するような加速エネ
ルギーを選ぶことができる。

【００５５】また、図５（ｂ）ではレジストマスク６２
を残したままイオン注入を行っているが、レジストマス
ク６２を除去してからイオン注入を行ってもよい。レジ
ストマスク６２と同一のパターンを有するソース・ドレ
イン電極４４のセルフアライン作用により、チャネル領
域となるべき部分以外へのイオン注入が防止されるから
である。

【００５６】そして、必要な配線を形成してから、図５
（ｃ）に示すようにＣＶＤで窒化シリコン又は酸化シリ
コンの保護膜４５を形成して全体を覆うと（図６のＳ１
８）、薄膜トランジスタ素子ができあがる。

【００５７】かくして製造された薄膜トランジスタは、
第１の実施の形態のものと同様の構成を有している。即
ち、高不純物濃度の多結晶シリコン膜１０の一部であり
Ｓｉ、Ｆ、Ａｒのいずれかの元素のイオン注入が施され
て不純物元素が不活性化されたチャネル領域１と、その
多結晶シリコン膜１０の残部であるソース・ドレイン領
域２と、チャネル領域１に対面してこれより広く設けら
れたゲート電極４１と、チャネル領域１及びソース・ド
レイン領域２とゲート電極４１とを絶縁するゲート絶縁
膜４２と、ソース・ドレイン領域２とのオーミックコン
タクトをとるソース・ドレイン電極４４とを有してい
る。そしてこのような薄膜トランジスタがガラス基板５
０上にマトリックス状に多数存在し、液晶表示装置のス
イッチング素子として作用するようにされている。

【００５８】従って、第１の実施の形態のものと同様
に、各薄膜トランジスタの閾値電圧Ｖ_thの均一性が高い
という特徴を有しており、このため液晶表示装置の多階
調動作が可能である。また、チャネル領域１とソース・
ドレイン領域２との間のコンタクト抵抗が殆ど無視でき
チャネル長も小さくすることができることからオン抵抗
が小さく高速動作が可能である点でも第１の実施の形態
のものと同様である。更に、チャネル領域１及びソース
・ドレイン領域２を一層の多結晶シリコン膜１０として
成膜していることはもちろん、ソース・ドレイン電極４
４加工用のレジストマスク６２若しくはソース・ドレイ
ン電極４４自体をイオン注入のためのパターンマスクと
して用いイオン注入のみのためのフォトリソグラフィを
行わないことから、製造工程が大幅に簡略化されてい
る。また、高温熱処理を行わないので高温に弱いガラス
基板上に薄膜トランジスタを作成でき、液晶表示装置の
スイッチング素子に用いることができる。

【００５９】以上詳細に説明したように第２の実施の形
態によれば、高不純物濃度の多結晶シリコン膜１０を成
膜し、そのうちソース・ドレイン領域２となるべき部分
上にソース・ドレイン電極４４を形成し、多結晶シリコ
ン膜１０のうちソース・ドレイン電極４４に覆われてい
ない部分をイオン注入により不純物元素の不活性化を施
してチャネル領域１とし、残部をソース・ドレイン領域
２として使用することとしたので、ガラス基板５０を過
度に高温に熱することなくその上に多数の薄膜トランジ
スタを、それらの閾値電圧Ｖ_thが均一になるように、か
つ簡易な製造工程で製造できるものである。また、かく
して製造された薄膜トランジスタは、オン抵抗が低く高
速動作が可能である。このため、液晶表示素子の多階調
動作や高速動作が可能である。

【００６０】以上第１及び第２の実施の形態に即して説
明したが、本発明は前記各実施の形態に何ら限定される
ものではなく、本発明の趣旨を逸脱しない範囲で種々の
設計変更ができることは言うまでもないことである。例
えば、前記各実施の形態に示した絶縁膜や金属膜等の各
種薄膜の具体的成分は、同様の機能を有する他のもので
置き換えても差し支えない。

【００６１】また、前記各実施の形態はいずれも、液晶
表示装置のスイッチング素子として用いるためにガラス
基板上に薄膜トランジスタを形成する例を示したが、こ
れ以外にも、高温熱処理を嫌うものに薄膜トランジスタ
を形成する場合には本発明の適用が可能である。例え
ば、３次元集積回路の２段目以降のトランジスタの形成
に応用することが考えられる。既に作製した１段目のト
ランジスタのためのアルミ配線等が高温熱処理を嫌うか
らである。

【００６２】

【発明の効果】本発明に係る薄膜トランジスタの製造方
法によれば、高不純物濃度の半導体薄膜を成膜し、その
一部にイオン注入による不純物元素の不活性化を施して
チャネル領域とするとともに残部をソース領域及びドレ
イン領域とすることとしたので、製造される薄膜トラン
ジスタの閾値電圧Ｖ_thが安定して均一に得られ、また高
温熱処理過程を用いないので、高温に弱い基板上にもそ
のような薄膜トランジスタを形成できる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る薄膜トランジスタの製
造方法を説明する図である。

【図２】第１の実施の形態に係る薄膜トランジスタの製
造方法を説明する図である。

【図３】図１及び図２に示した薄膜トランジスタの製造
方法の流れを示す図である。

【図４】第２の実施の形態に係る薄膜トランジスタの製
造方法を説明する図である。

【図５】第２の実施の形態に係る薄膜トランジスタの製
造方法を説明する図である。

【図６】図４及び図５に示した薄膜トランジスタの製造
方法の流れを示す図である。

【図７】従来の薄膜トランジスタの製造方法の流れを示
す図である。

【図８】従来の薄膜トランジスタの製造方法を説明する
図である。

【符号の説明】

１ チャネル領域 ２ ソース・ドレイン領域 １０ 多結晶シリコン薄膜 ４１ ゲート電極 ４２ ゲート絶縁膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ゲート電極及びゲート絶縁膜を形成する
   ゲート構造形成工程と、 高不純物濃度の半導体薄膜を前記ゲート電極と絶縁して
   成膜する成膜工程と、 前記半導体薄膜の前記ゲート電極と対面する部分の一部
   にイオン注入を行ってチャネル領域とするとともに残部
   をソース領域及びドレイン領域とするチャネル形成工程
   とを含み、 前記イオン注入で注入されるイオンが、前記半導体薄膜
   中の不純物元素を不活性化させるイオンであることを特
   徴とする薄膜トランジスタの製造方法。