JPH0974323A - ディジタル自動利得制御回路 - Google Patents
ディジタル自動利得制御回路Info
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- JPH0974323A JPH0974323A JP22620695A JP22620695A JPH0974323A JP H0974323 A JPH0974323 A JP H0974323A JP 22620695 A JP22620695 A JP 22620695A JP 22620695 A JP22620695 A JP 22620695A JP H0974323 A JPH0974323 A JP H0974323A
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- digital
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】本発明は瞬時受信レベル変動に対して十分な追
従特性を有し、受信レベルを一定とすることができるデ
ィジタル自動利得制御回路を提供することを目的とす
る。 【解決手段】ＡＧＣアンプ１１の出力レベルと基準値と
の誤差ａを手段１４で求め、誤差ａにループ帯域係数μ
を乗算し、乗算後誤差に同誤差を遅延したものを手段１
６で加算し、加算後誤差を手段１８でゲインを制御する
制御電圧に変換する回路にあって、受信包絡線信号レベ
ルをディジタル値Ｌ１に変換する手段２３と、手段１６
と手段１８間に接続され、Ｌ１が書込／読出アドレスと
して供給され、Ｌ１のアドレスに制御電圧値Ａ１が書込
／読出自由に記憶される手段２４とを具備し、Ｌ１によ
りＡ１を読み出し、このＡ１を手段２３を介してアンプ
１１に供給し、この時に手段１６の出力誤差を先に読み
出された記憶値Ａ１として更新する制御を、手段１４の
出力誤差が０となるまで行うように構成する。
従特性を有し、受信レベルを一定とすることができるデ
ィジタル自動利得制御回路を提供することを目的とす
る。 【解決手段】ＡＧＣアンプ１１の出力レベルと基準値と
の誤差ａを手段１４で求め、誤差ａにループ帯域係数μ
を乗算し、乗算後誤差に同誤差を遅延したものを手段１
６で加算し、加算後誤差を手段１８でゲインを制御する
制御電圧に変換する回路にあって、受信包絡線信号レベ
ルをディジタル値Ｌ１に変換する手段２３と、手段１６
と手段１８間に接続され、Ｌ１が書込／読出アドレスと
して供給され、Ｌ１のアドレスに制御電圧値Ａ１が書込
／読出自由に記憶される手段２４とを具備し、Ｌ１によ
りＡ１を読み出し、このＡ１を手段２３を介してアンプ
１１に供給し、この時に手段１６の出力誤差を先に読み
出された記憶値Ａ１として更新する制御を、手段１４の
出力誤差が０となるまで行うように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル自動利得
制御（ＡＧＣ）回路に関する。このディジタルＡＧＣ回
路は、フェージングによる振幅変動を除去するものであ
り、無線通信装置等に用いられ、特にフェージングによ
って受信レベル変動の激しい移動通信分野の受信機に用
いられる。
制御（ＡＧＣ）回路に関する。このディジタルＡＧＣ回
路は、フェージングによる振幅変動を除去するものであ
り、無線通信装置等に用いられ、特にフェージングによ
って受信レベル変動の激しい移動通信分野の受信機に用
いられる。
【０００２】移動通信ではマルチパス、同一チャネル干
渉等によってイコライザ、干渉キャンセラ等が必要とな
る。これらの能力を最大限に引き出すために、安定した
受信レベルを供給できる高速なディジタルＡＧＣ回路が
要望されている。
渉等によってイコライザ、干渉キャンセラ等が必要とな
る。これらの能力を最大限に引き出すために、安定した
受信レベルを供給できる高速なディジタルＡＧＣ回路が
要望されている。
【０００３】
【従来の技術】図６に従来例によるディジタルＡＧＣ回
路の回路図を示し、その説明を行う。図６において、１
１はＡＧＣアンプ、１２は復調器、１３は包絡線検出
器、１４は減算器、１５は乗算器、１６は加算器、１７
はフリップフロップ等による遅延器、１８はＤ／Ａ変換
器である。
路の回路図を示し、その説明を行う。図６において、１
１はＡＧＣアンプ、１２は復調器、１３は包絡線検出
器、１４は減算器、１５は乗算器、１６は加算器、１７
はフリップフロップ等による遅延器、１８はＤ／Ａ変換
器である。
【０００４】ＡＧＣアンプ１１は、ダイナミックレンジ
数十ｄＢを有するものであり、Ｄ／Ａ変換器１８から出
力される制御電圧に応じてゲインを変更することによ
り、ベースバンドに落とされた受信信号の振幅を一定と
する。
数十ｄＢを有するものであり、Ｄ／Ａ変換器１８から出
力される制御電圧に応じてゲインを変更することによ
り、ベースバンドに落とされた受信信号の振幅を一定と
する。
【０００５】復調器１２は、ＡＧＣアンプ１１から出力
される信号を復調することにより同相成分及び直交成分
を取り出して出力する。これが複素信号となる。包絡線
検出器１３は、複素信号から包絡線成分である包絡線信
号を取り出す。
される信号を復調することにより同相成分及び直交成分
を取り出して出力する。これが複素信号となる。包絡線
検出器１３は、複素信号から包絡線成分である包絡線信
号を取り出す。
【０００６】減算器１４は、包絡線信号レベルから、実
際に求める予め定まったレベルである基準値を減算する
ことにより、その誤差ａを算出して出力する。乗算器１
５は、ディジタルＡＧＣ回路のフィードバックループの
帯域、即ち、ループ帯域を決定する係数μと、誤差ａと
を乗算して出力する。ここで、μを大きくすると誤差ａ
がほぼそのまま乗算器１５から出力されるので、フィー
ドバックループの速い応答が可能となる。しかし、不安
定な動作となる。μを小さくすると応答は遅くなるが安
定動作となる。μは１以下の数である。
際に求める予め定まったレベルである基準値を減算する
ことにより、その誤差ａを算出して出力する。乗算器１
５は、ディジタルＡＧＣ回路のフィードバックループの
帯域、即ち、ループ帯域を決定する係数μと、誤差ａと
を乗算して出力する。ここで、μを大きくすると誤差ａ
がほぼそのまま乗算器１５から出力されるので、フィー
ドバックループの速い応答が可能となる。しかし、不安
定な動作となる。μを小さくすると応答は遅くなるが安
定動作となる。μは１以下の数である。
【０００７】加算器１６は、加算器１６から出力される
誤差を遅延器１７で一旦遅らせた誤差を加算するもので
ある。ここで誤差が徐々に積算されることになる。Ｄ／
Ａ変換器１８は、加算器１６から出力される誤差を、電
圧、即ちゲインの制御電圧に変換し、それをＡＧＣアン
プ１１へ出力するものである。
誤差を遅延器１７で一旦遅らせた誤差を加算するもので
ある。ここで誤差が徐々に積算されることになる。Ｄ／
Ａ変換器１８は、加算器１６から出力される誤差を、電
圧、即ちゲインの制御電圧に変換し、それをＡＧＣアン
プ１１へ出力するものである。
【０００８】また、加算器１６で誤差を徐々に徐々に積
算するのは、誤差ａにμを掛けると誤差ａが元のものよ
り小さくなるので、元の誤差となるようにすこしづつ積
算してゆき減算器１４の出力で誤差ａが０となるように
するためである。
算するのは、誤差ａにμを掛けると誤差ａが元のものよ
り小さくなるので、元の誤差となるようにすこしづつ積
算してゆき減算器１４の出力で誤差ａが０となるように
するためである。
【０００９】このような構成においては、μが小さい程
に加算器１６で積算する時間は長くなるが、大きな外乱
が入ってもＡＧＣアンプ１１の安定した動作が得られ
る。
に加算器１６で積算する時間は長くなるが、大きな外乱
が入ってもＡＧＣアンプ１１の安定した動作が得られ
る。
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来のディジタルＡＧＣ回路においては、距離による緩か
な受信レベル変動に対する追従能力は十分であるが、フ
ェージングによる瞬時変動に対しては追従能力が劣り、
ＡＧＣによる制御後においてもレベル変動が生じる問題
があった。
来のディジタルＡＧＣ回路においては、距離による緩か
な受信レベル変動に対する追従能力は十分であるが、フ
ェージングによる瞬時変動に対しては追従能力が劣り、
ＡＧＣによる制御後においてもレベル変動が生じる問題
があった。
【００１１】例えば、移動体通信ではダイナミックレン
ジが大きな所で５０〜６０ｄＢの変動があるので、その
変動に常時追従しなければならない。そこで、μを大き
くしてループ帯域を広くした場合は追従は速くなるが、
極端な変動が入ってくると、オーバーシュート、即ち追
従が外れたり、誤差ａを０に近づけられない。また、μ
を小さくすると安定動作となるが急激な変動には追従で
きないためである。
ジが大きな所で５０〜６０ｄＢの変動があるので、その
変動に常時追従しなければならない。そこで、μを大き
くしてループ帯域を広くした場合は追従は速くなるが、
極端な変動が入ってくると、オーバーシュート、即ち追
従が外れたり、誤差ａを０に近づけられない。また、μ
を小さくすると安定動作となるが急激な変動には追従で
きないためである。
【００１２】本発明は、このような点に鑑みてなされた
ものであり、瞬時受信レベル変動に対して十分な追従特
性を有し、受信レベルを一定とすることができるディジ
タル自動利得制御回路を提供することを目的としてい
る。
ものであり、瞬時受信レベル変動に対して十分な追従特
性を有し、受信レベルを一定とすることができるディジ
タル自動利得制御回路を提供することを目的としてい
る。
【００１３】
【課題を解決するための手段】図１に本発明のディジタ
ル自動利得制御回路の原理図を示す。この図１に示すデ
ィジタル自動利得制御回路は、受信信号のレベルが一定
となるようにゲインが制御されるＡＧＣアンプ１１の出
力信号レベルと基準値との誤差ａを減算手段１４により
求め、誤差ａにループ帯域を定める係数μを乗算し、こ
の乗算後の誤差に同誤差を遅延したものを加算手段１６
により加算し、この加算後の誤差をＤ／Ａ変換手段１８
によりゲインを制御する制御電圧に変換してＡＧＣアン
プ１１に供給するものである。
ル自動利得制御回路の原理図を示す。この図１に示すデ
ィジタル自動利得制御回路は、受信信号のレベルが一定
となるようにゲインが制御されるＡＧＣアンプ１１の出
力信号レベルと基準値との誤差ａを減算手段１４により
求め、誤差ａにループ帯域を定める係数μを乗算し、こ
の乗算後の誤差に同誤差を遅延したものを加算手段１６
により加算し、この加算後の誤差をＤ／Ａ変換手段１８
によりゲインを制御する制御電圧に変換してＡＧＣアン
プ１１に供給するものである。
【００１４】本発明の特徴は、受信信号に対応する受信
包絡線信号レベルをディジタル値Ｌ１に変換するＡ／Ｄ
変換手段２３と、加算手段１６とＤ／Ａ変換手段１８間
に接続され、ディジタル値Ｌ１が書込／読出アドレスと
して供給され、ディジタル値Ｌ１により指定されたアド
レスに前記した制御電圧となる値Ａ１が書込／読出自由
に記憶される記憶手段２４とを具備して構成したことに
ある。
包絡線信号レベルをディジタル値Ｌ１に変換するＡ／Ｄ
変換手段２３と、加算手段１６とＤ／Ａ変換手段１８間
に接続され、ディジタル値Ｌ１が書込／読出アドレスと
して供給され、ディジタル値Ｌ１により指定されたアド
レスに前記した制御電圧となる値Ａ１が書込／読出自由
に記憶される記憶手段２４とを具備して構成したことに
ある。
【００１５】そして、ディジタル値Ｌ１により記憶手段
２４の記憶値Ａ１を読み出し、この記憶値Ａ１をＤ／Ａ
変換手段２３を介して制御電圧としてＡＧＣアンプ１１
に供給し、この供給時に加算手段１６から出力される誤
差を先に読み出された記憶値Ａ１として更新する制御
を、減算手段１４から出力される誤差が０となるまで行
うようにした。
２４の記憶値Ａ１を読み出し、この記憶値Ａ１をＤ／Ａ
変換手段２３を介して制御電圧としてＡＧＣアンプ１１
に供給し、この供給時に加算手段１６から出力される誤
差を先に読み出された記憶値Ａ１として更新する制御
を、減算手段１４から出力される誤差が０となるまで行
うようにした。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態によるディジタルＡＧＣ回路の構成を示す回路図であ
る。この図において図６に示した従来例の各部に対応す
る部分には同一符号を付し、その説明を省略する。
施の形態について説明する。図２は本発明の第１実施形
態によるディジタルＡＧＣ回路の構成を示す回路図であ
る。この図において図６に示した従来例の各部に対応す
る部分には同一符号を付し、その説明を省略する。
【００１７】図２において、新たに設けられた要素は、
遅延器２１，２２と、Ａ／Ｄ変換器２３と、ＤＰＲＡＭ
（デュアルポートＲＡＭ）２４である。この第１実施形
態のディジタルＡＧＣ回路は、どんな受信レベルが来た
か判れば、ＡＧＣアンプ１１のゲインを幾つにすればよ
いかが１対１で決まることに着目し、その推定を何回か
行ってＤＰＲＡＭ２４に、ＡＧＣアンプ１１を目標のゲ
イン値とするための制御電圧値をＤＰＲＡＭ２４に記憶
し、この記憶制御電圧値をＤ／Ａ変換器１８を介してＡ
ＧＣアンプ１１に供給すれば瞬時に所望のゲインとする
ことができるように構成したものである。
遅延器２１，２２と、Ａ／Ｄ変換器２３と、ＤＰＲＡＭ
（デュアルポートＲＡＭ）２４である。この第１実施形
態のディジタルＡＧＣ回路は、どんな受信レベルが来た
か判れば、ＡＧＣアンプ１１のゲインを幾つにすればよ
いかが１対１で決まることに着目し、その推定を何回か
行ってＤＰＲＡＭ２４に、ＡＧＣアンプ１１を目標のゲ
イン値とするための制御電圧値をＤＰＲＡＭ２４に記憶
し、この記憶制御電圧値をＤ／Ａ変換器１８を介してＡ
ＧＣアンプ１１に供給すれば瞬時に所望のゲインとする
ことができるように構成したものである。
【００１８】Ａ／Ｄ変換器２３は受信信号に対応する受
信包絡線信号レベルをディジタル値に変換し、これをＤ
ＰＲＡＭ２４の読み出しアドレスとして供給すると共
に、遅延器２２を介して書き込みアドレスとして供給す
る。
信包絡線信号レベルをディジタル値に変換し、これをＤ
ＰＲＡＭ２４の読み出しアドレスとして供給すると共
に、遅延器２２を介して書き込みアドレスとして供給す
る。
【００１９】ＤＰＲＡＭ２４に記憶される制御電圧値
は、受信レベルが１０段階あれば１０個（Ａ１〜Ａ１
０）必要であり、これはアドレスとなる受信包絡線信号
レベルＬ１〜Ｌ１０の記憶領域毎に記憶する。
は、受信レベルが１０段階あれば１０個（Ａ１〜Ａ１
０）必要であり、これはアドレスとなる受信包絡線信号
レベルＬ１〜Ｌ１０の記憶領域毎に記憶する。
【００２０】また、遅延器２１，２２は、ＤＰＲＡＭ２
４の例えば第１アドレスの記憶領域から読みだした制御
電圧値Ａ１によってＡＧＣアンプ１１のゲインが決ま
り、この時にフィードバックされてくる誤差ａを同第１
アドレスの記憶領域に新たに制御電圧値Ａ１として記憶
するために、書き込み時の制御を１ステップ遅延させる
ためのものである。
４の例えば第１アドレスの記憶領域から読みだした制御
電圧値Ａ１によってＡＧＣアンプ１１のゲインが決ま
り、この時にフィードバックされてくる誤差ａを同第１
アドレスの記憶領域に新たに制御電圧値Ａ１として記憶
するために、書き込み時の制御を１ステップ遅延させる
ためのものである。
【００２１】このような構成において、例えば、受信包
絡線信号レベルＬ１が示すアドレスの記憶領域に記憶さ
れた制御電圧値Ａ１がＤＰＲＡＭ２４から読み出され、
この制御電圧値Ａ１がＤ／Ａ変換器１８を介してＡＧＣ
アンプ１１に供給され、ゲインが設定されたとすると、
この場合の誤差ａがフィードバックされ、ＤＰＲＡＭ２
４のレベルＬ１が示すアドレスの記憶領域に新たに制御
電圧値Ａ１として書き込まれる。即ち制御電圧値Ａ１が
更新される。
絡線信号レベルＬ１が示すアドレスの記憶領域に記憶さ
れた制御電圧値Ａ１がＤＰＲＡＭ２４から読み出され、
この制御電圧値Ａ１がＤ／Ａ変換器１８を介してＡＧＣ
アンプ１１に供給され、ゲインが設定されたとすると、
この場合の誤差ａがフィードバックされ、ＤＰＲＡＭ２
４のレベルＬ１が示すアドレスの記憶領域に新たに制御
電圧値Ａ１として書き込まれる。即ち制御電圧値Ａ１が
更新される。
【００２２】この更新は、最終的に誤差ａが０となるま
で行われる。これは誤差ａが０となった場合に、ＤＰＲ
ＡＭ２４の制御電圧値Ａ１が一定値に収束するからであ
る。この収束後に、受信包絡線信号レベルＬ１がきた際
に、ＤＰＲＡＭ２４に記憶された制御電圧値Ａ１を使用
すれば、瞬時にゲインを目標値とすることができる。従
って、フェージングによる瞬時変動に対しても安定的に
追従することが可能となる。
で行われる。これは誤差ａが０となった場合に、ＤＰＲ
ＡＭ２４の制御電圧値Ａ１が一定値に収束するからであ
る。この収束後に、受信包絡線信号レベルＬ１がきた際
に、ＤＰＲＡＭ２４に記憶された制御電圧値Ａ１を使用
すれば、瞬時にゲインを目標値とすることができる。従
って、フェージングによる瞬時変動に対しても安定的に
追従することが可能となる。
【００２３】次に、第２実施形態を図３を参照して説明
する。但し、図３において図２に示した第１実施形態の
各部に対応する部分には同一符号を付し、その説明を省
略する。
する。但し、図３において図２に示した第１実施形態の
各部に対応する部分には同一符号を付し、その説明を省
略する。
【００２４】図３に示す第２実施形態が図２に示した第
１実施形態と異なる点は、受信包絡線信号レベルのみで
フィードバックループを構成し、ここで得られた制御電
圧値をＡＧＣアンプ１１に供給するようにしたことであ
る。
１実施形態と異なる点は、受信包絡線信号レベルのみで
フィードバックループを構成し、ここで得られた制御電
圧値をＡＧＣアンプ１１に供給するようにしたことであ
る。
【００２５】即ち、図３に示すように、図２に示した包
絡線検出器１３を除き、Ａ／Ｄ変換器２３から出力され
るディジタルの受信包絡線信号レベルＬからＤＰＲＡＭ
２４から出力される制御電圧値を減算し、この減算結果
を減算器１４へ出力するように構成した。
絡線検出器１３を除き、Ａ／Ｄ変換器２３から出力され
るディジタルの受信包絡線信号レベルＬからＤＰＲＡＭ
２４から出力される制御電圧値を減算し、この減算結果
を減算器１４へ出力するように構成した。
【００２６】この第２実施形態の場合、第１実施形態と
同様な効果が得られる他、回路規模の大きい包絡線検出
器１３を用いなくともよいので、その分、回路全体を縮
小することが可能となる。
同様な効果が得られる他、回路規模の大きい包絡線検出
器１３を用いなくともよいので、その分、回路全体を縮
小することが可能となる。
【００２７】次に、第３実施形態を図４を参照して説明
する。但し、図４において図２及び図３に示した第１及
び第２実施形態の各部に対応する部分には同一符号を付
し、その説明を省略する。
する。但し、図４において図２及び図３に示した第１及
び第２実施形態の各部に対応する部分には同一符号を付
し、その説明を省略する。
【００２８】図４に示す第３実施形態は、図２及び図３
に示した第１及び第２実施形態で用いたＡＧＣアンプ１
１、復調器１２、Ｄ／Ａ変換器１８、及びＡ／Ｄ変換器
２３の他に、ＲＯＭ２８を用いて構成したものである。
に示した第１及び第２実施形態で用いたＡＧＣアンプ１
１、復調器１２、Ｄ／Ａ変換器１８、及びＡ／Ｄ変換器
２３の他に、ＲＯＭ２８を用いて構成したものである。
【００２９】ＲＯＭ２８には、第１及び第２実施形態で
説明したＤＰＲＡＭ２４に記憶される収束後の制御電圧
値Ａ１〜Ａ１０を予め記憶する。このようにすればフィ
ードフォワードＡＧＣとして動作するようになる。
説明したＤＰＲＡＭ２４に記憶される収束後の制御電圧
値Ａ１〜Ａ１０を予め記憶する。このようにすればフィ
ードフォワードＡＧＣとして動作するようになる。
【００３０】また、ＡＧＣループより前段の受信機の構
成が既知ならば、予め試験によってＲＯＭ２８の記憶値
を決めておくことも可能である。この第３実施形態の場
合、第１及び第２実施形態と同様な効果が得られる。
成が既知ならば、予め試験によってＲＯＭ２８の記憶値
を決めておくことも可能である。この第３実施形態の場
合、第１及び第２実施形態と同様な効果が得られる。
【００３１】また、図５に上述した第１〜第３実施形態
のディジタルＡＧＣ回路によるＡＧＣ特性のシミュレー
ション結果を示す。図５において符号３０が受信包絡線
信号レベル曲線、３１が従来のディジタルＡＧＣ回路の
制御により得られたＡＧＣ特性曲線、３２が第１〜第３
実施形態のディジタルＡＧＣ回路の制御により得られた
ＡＧＣ特性曲線である。この結果から明らかなように、
本実施形態回路では受信レベルが一定に制御されてい
る。
のディジタルＡＧＣ回路によるＡＧＣ特性のシミュレー
ション結果を示す。図５において符号３０が受信包絡線
信号レベル曲線、３１が従来のディジタルＡＧＣ回路の
制御により得られたＡＧＣ特性曲線、３２が第１〜第３
実施形態のディジタルＡＧＣ回路の制御により得られた
ＡＧＣ特性曲線である。この結果から明らかなように、
本実施形態回路では受信レベルが一定に制御されてい
る。
【００３２】
【発明の効果】以上説明したように、本発明のディジタ
ルＡＧＣ回路によれば、瞬時受信レベル変動に対して十
分な追従特性を有するようにしたので、フェージングに
よる受信レベル変動にも即時追従して受信レベルを一定
とすることができる効果がある。
ルＡＧＣ回路によれば、瞬時受信レベル変動に対して十
分な追従特性を有するようにしたので、フェージングに
よる受信レベル変動にも即時追従して受信レベルを一定
とすることができる効果がある。
【００３３】従って、移動体通信に必要なイコライザ、
干渉キャンセラ等の能力を効果的に発揮させることがで
きる効果がある。
干渉キャンセラ等の能力を効果的に発揮させることがで
きる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施形態によるディジタルＡＧＣ
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図３】本発明の第２実施形態によるディジタルＡＧＣ
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図４】本発明の第３実施形態によるディジタルＡＧＣ
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図５】第１〜第３実施形態回路及び従来例回路による
ＡＧＣ特性を示す図である。
ＡＧＣ特性を示す図である。
【図６】従来例のディジタルＡＧＣ回路の構成を示す回
路図である。
路図である。
１１ ＡＧＣアンプ １４ 減算手段 １６ 加算手段 １８ Ｄ／Ａ変換手段 ２３ Ａ／Ｄ変換手段 ２４ 記憶手段 Ｌ１ 受信包絡線信号レベルの変換ディジタル値 Ａ１ ＡＧＣアンプゲインの制御電圧となる記憶値
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 和男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田島 喜晴 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 福政 英伸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 受信信号のレベルが一定となるようにゲ
インが制御されるＡＧＣアンプの出力信号レベルと基準
値との誤差を減算手段により求め、該誤差にループ帯域
を定める係数μを乗算し、この乗算後の誤差に同誤差を
遅延したものを加算手段により加算し、この加算後の誤
差をＤ／Ａ変換手段により該ゲインを制御する制御電圧
に変換して該ＡＧＣアンプに供給するディジタル自動利
得制御回路において、 前記受信信号に対応する受信包絡線信号レベルをディジ
タル値に変換するＡ／Ｄ変換手段と、 前記加算手段と前記Ｄ／Ａ変換手段間に接続され、該デ
ィジタル値が書込／読出アドレスとして供給され、該デ
ィジタル値により指定されたアドレスに前記制御電圧と
なる値が書込／読出自由に記憶される記憶手段とを具備
し、 前記ディジタル値により前記記憶手段の記憶値を読み出
し、この記憶値を前記Ｄ／Ａ変換手段を介して前記制御
電圧として前記ＡＧＣアンプに供給し、この供給時に前
記加算手段から出力される誤差を先に読み出された記憶
値として更新する制御を、前記減算手段から出力される
誤差が０となるまで行うことを特徴とするディジタル自
動利得制御回路。 - 【請求項２】 前記ＡＧＣアンプの出力信号を復調手段
によって同相信号及び直交信号に変換し、この変換され
た同相信号及び直交信号を包絡線検出手段によって包絡
線信号に変換し、この変換された包絡線信号レベルと前
記基準値との誤差を前記減算手段で求めるようにしたこ
とを特徴とする請求項１記載のディジタル自動利得制御
回路。 - 【請求項３】 前記ディジタル値と前記記憶値との差を
求め、この差を前記ＡＧＣアンプの出力信号レベルの代
わりに、前記減算手段へ入力するようにしたことを特徴
とする請求項１記載のディジタル自動利得制御回路。 - 【請求項４】 前記記憶手段に、デュアルポートＲＡＭ
を用いたことを特徴とする請求項１記載のディジタル自
動利得制御回路。 - 【請求項５】 前記減算手段から出力される誤差が０と
なった時点での前記記憶手段の記憶値が記憶された読み
出し専用記憶手段を具備し、該記憶領手段の代わりに該
読み出し専用記憶手段の記憶値を用いて前記ゲインを制
御するようにしたことを特徴とする請求項１記載のディ
ジタル自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22620695A JPH0974323A (ja) | 1995-09-04 | 1995-09-04 | ディジタル自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22620695A JPH0974323A (ja) | 1995-09-04 | 1995-09-04 | ディジタル自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974323A true JPH0974323A (ja) | 1997-03-18 |
Family
ID=16841563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22620695A Withdrawn JPH0974323A (ja) | 1995-09-04 | 1995-09-04 | ディジタル自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370210B1 (en) | 1998-05-21 | 2002-04-09 | Nec Corporation | Circuitry for generating a gain control signal applied to an AGC amplifier and method thereof |
| JP2005286806A (ja) * | 2004-03-30 | 2005-10-13 | Nec Corp | 自動利得制御装置および自動利得制御方法 |
-
1995
- 1995-09-04 JP JP22620695A patent/JPH0974323A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370210B1 (en) | 1998-05-21 | 2002-04-09 | Nec Corporation | Circuitry for generating a gain control signal applied to an AGC amplifier and method thereof |
| JP2005286806A (ja) * | 2004-03-30 | 2005-10-13 | Nec Corp | 自動利得制御装置および自動利得制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |