JPH0974739A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JPH0974739A JPH0974739A JP7255545A JP25554595A JPH0974739A JP H0974739 A JPH0974739 A JP H0974739A JP 7255545 A JP7255545 A JP 7255545A JP 25554595 A JP25554595 A JP 25554595A JP H0974739 A JPH0974739 A JP H0974739A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 カレントミラー回路を含むチャージポンプ回
路では、定常的な電流により消費電力が増加し、かつカ
レントミラー電流のばらつきにより充放電特性が不安定
なものとなる。 【解決手段】 第１の電源１０１と第２の電源１０２と
の間に第１及び第２の各ｐＭＯＳトランジスタＰ１，Ｐ
２とｎＭＯＳトランジスタＮ１，Ｎ２を縦続接続し、か
つ出力信号線１０５の電荷を充放電する容量素子Ｃ１，
Ｃ２を接続し、各トランジスタを第１及び第２の入力信
号線１０３，１０４によってオン、オフ制御して出力信
号線１０５での充放電を行なう。第１電源と第２電源と
の間に定常電流が流れることはなく、低消費電力が実現
できる。また、環境温度変化等によって影響を受けるカ
レントミラー回路が存在していないため、充放電特性の
安定化が実現できる。
路では、定常的な電流により消費電力が増加し、かつカ
レントミラー電流のばらつきにより充放電特性が不安定
なものとなる。 【解決手段】 第１の電源１０１と第２の電源１０２と
の間に第１及び第２の各ｐＭＯＳトランジスタＰ１，Ｐ
２とｎＭＯＳトランジスタＮ１，Ｎ２を縦続接続し、か
つ出力信号線１０５の電荷を充放電する容量素子Ｃ１，
Ｃ２を接続し、各トランジスタを第１及び第２の入力信
号線１０３，１０４によってオン、オフ制御して出力信
号線１０５での充放電を行なう。第１電源と第２電源と
の間に定常電流が流れることはなく、低消費電力が実現
できる。また、環境温度変化等によって影響を受けるカ
レントミラー回路が存在していないため、充放電特性の
安定化が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は低消費電力で電荷の
充放電特性の優れたチャージポンプ回路に関する。
充放電特性の優れたチャージポンプ回路に関する。
【０００２】
【従来の技術】チャージポンプ回路は、例えば図２に示
すようなＰＬＬ型周波数逓倍回路に用いられる。すなわ
ち、この周波数逓倍回路では、電圧制御発振器ＶＣＯの
出力をプログラマブルカウンタＰＣにより分周した信号
と、外部からの信号とを位相周波数比較器ＰＦＣにて比
較し、その位相周波数差信号をチャージポンプ回路ＣＰ
に入力する。チャージポンプ回路ＣＰでは位相周波数差
に比例して電荷を充放電し、その出力電位をローパスフ
ィルタＬＰＦを通した上で電圧制御発振器ＶＣＯの制御
電圧として入力することにより、電圧制御発振器ＶＣＯ
から外部信号の逓倍信号が出力されることになる。前記
チャージポンプＣＰは、第１及び第２の入力信号線が設
けられており、位相周波数比較器ＰＦＣからこれらの入
力信号線にそれぞれ入力される電位の時間に応じて電荷
の充放電を行い、位相周波数差に応じた電位を出力する
ことができる。
すようなＰＬＬ型周波数逓倍回路に用いられる。すなわ
ち、この周波数逓倍回路では、電圧制御発振器ＶＣＯの
出力をプログラマブルカウンタＰＣにより分周した信号
と、外部からの信号とを位相周波数比較器ＰＦＣにて比
較し、その位相周波数差信号をチャージポンプ回路ＣＰ
に入力する。チャージポンプ回路ＣＰでは位相周波数差
に比例して電荷を充放電し、その出力電位をローパスフ
ィルタＬＰＦを通した上で電圧制御発振器ＶＣＯの制御
電圧として入力することにより、電圧制御発振器ＶＣＯ
から外部信号の逓倍信号が出力されることになる。前記
チャージポンプＣＰは、第１及び第２の入力信号線が設
けられており、位相周波数比較器ＰＦＣからこれらの入
力信号線にそれぞれ入力される電位の時間に応じて電荷
の充放電を行い、位相周波数差に応じた電位を出力する
ことができる。
【０００３】図３は従来のチャージポンプの一例を示す
回路図である。高電位側の第１の電源線１０１と低電位
側の第２の電源線１０２との間に、第２及び第１のｐＭ
ＯＳ（ｐチャネルＭＯＳ）トランジスタＰ２，Ｐ１と、
第１及び第２のｎＭＯＳ（ｎチャネルＭＯＳ）トランジ
スタＮ１，Ｎ２のソース・ドレインが縦続接続され、第
１のｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタ
Ｎ１のドレイン接続端に出力信号線１０５が接続され
る。また、第１のｐＭＯＳトランジスタＰ１のゲートに
は第１の入力信号線１０３が接続され、第１のｎＭＯＳ
トランジスタＮ１のゲートには第２の入力信号線１０４
が接続される。また、第２のｐＭＯＳトランジスタＰ２
は第３のｐＭＯＳトランジスタＰ３とで第１のカレント
ミラー回路が構成され、同様に第２のｎＭＯＳトランジ
スタＮ２は第３のｎＭＯＳトランジスタＮ３とで第２の
カレントミラー回路が構成される。そして、この第２の
カレントミラー回路の電流を制御するための第３の入力
信号線１０６が前記ｎＭＯＳトランジスタＮ２，Ｎ３の
ゲートに接続されている。
回路図である。高電位側の第１の電源線１０１と低電位
側の第２の電源線１０２との間に、第２及び第１のｐＭ
ＯＳ（ｐチャネルＭＯＳ）トランジスタＰ２，Ｐ１と、
第１及び第２のｎＭＯＳ（ｎチャネルＭＯＳ）トランジ
スタＮ１，Ｎ２のソース・ドレインが縦続接続され、第
１のｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタ
Ｎ１のドレイン接続端に出力信号線１０５が接続され
る。また、第１のｐＭＯＳトランジスタＰ１のゲートに
は第１の入力信号線１０３が接続され、第１のｎＭＯＳ
トランジスタＮ１のゲートには第２の入力信号線１０４
が接続される。また、第２のｐＭＯＳトランジスタＰ２
は第３のｐＭＯＳトランジスタＰ３とで第１のカレント
ミラー回路が構成され、同様に第２のｎＭＯＳトランジ
スタＮ２は第３のｎＭＯＳトランジスタＮ３とで第２の
カレントミラー回路が構成される。そして、この第２の
カレントミラー回路の電流を制御するための第３の入力
信号線１０６が前記ｎＭＯＳトランジスタＮ２，Ｎ３の
ゲートに接続されている。
【０００４】このチャージポンプ回路では、第１の入力
信号線１０３の電位が第１の電源線１０１の電位と等し
く、第２の入力信号線１０４の電位が第２の電源線１０
２の電位と等しいとき、第１のｐＭＯＳトランジスタＰ
１と第１のｎＭＯＳトランジスタＮ１はオフとなるた
め、出力信号線１０５の電位は変化しない。一方、第１
の入力信号線１０３の電位が低電位側の第２の電源線１
０２に等しい時は、第１のｐＭＯＳトランジスタＰ１が
オンとなり、出力信号線１０５の電位が第１の電源線１
０１の方向に動く。また、第２の入力信号線１０４の電
位が高圧側の第１の電源線１０１の電位に等しい時は、
第１のｎＭＯＳトランジスタＮ１がオンとなり、出力信
号線１０５の電位が第２の電源線１０２の方向に動く。
信号線１０３の電位が第１の電源線１０１の電位と等し
く、第２の入力信号線１０４の電位が第２の電源線１０
２の電位と等しいとき、第１のｐＭＯＳトランジスタＰ
１と第１のｎＭＯＳトランジスタＮ１はオフとなるた
め、出力信号線１０５の電位は変化しない。一方、第１
の入力信号線１０３の電位が低電位側の第２の電源線１
０２に等しい時は、第１のｐＭＯＳトランジスタＰ１が
オンとなり、出力信号線１０５の電位が第１の電源線１
０１の方向に動く。また、第２の入力信号線１０４の電
位が高圧側の第１の電源線１０１の電位に等しい時は、
第１のｎＭＯＳトランジスタＮ１がオンとなり、出力信
号線１０５の電位が第２の電源線１０２の方向に動く。
【０００５】このとき、第１及び第２のカレントミラー
回路により、第１のｐＭＯＳトランジスタＰ１と第１の
ｎＭＯＳトランジスタＮ１がオンになったときに、各ト
ランジスタのソース・ドレイン間に流れる電流は等しく
なり、かつこの電流は第３の入力信号線１０６に入力さ
れる電位により決定される。また、このとき出力信号線
１０５に充電及び放電される電荷は等しいくなるため、
第１の入力信号線１０３の電位が第２の電源線１０２の
電位に等しい時間、及び第２の入力信号線１０４の電位
が第１の電源線１０１の電位に等しい時間に比例して、
出力信号線１０５の電位が線形に上昇または下降される
ことになる。
回路により、第１のｐＭＯＳトランジスタＰ１と第１の
ｎＭＯＳトランジスタＮ１がオンになったときに、各ト
ランジスタのソース・ドレイン間に流れる電流は等しく
なり、かつこの電流は第３の入力信号線１０６に入力さ
れる電位により決定される。また、このとき出力信号線
１０５に充電及び放電される電荷は等しいくなるため、
第１の入力信号線１０３の電位が第２の電源線１０２の
電位に等しい時間、及び第２の入力信号線１０４の電位
が第１の電源線１０１の電位に等しい時間に比例して、
出力信号線１０５の電位が線形に上昇または下降される
ことになる。
【０００６】
【発明が解決しようとする課題】この従来回路では、第
１の入力信号線１０３の電位が第１の電源線１０１の電
位と等しく、第２の入力信号線１０４の電位が第２の電
源線１０２の電位と等しいとき、第１のｐＭＯＳトラン
ジスタＰ１とｎＭＯＳトランジスタＮ１がオフとなる
が、この際に第３のｐＭＯＳトランジスタＰ３とｎＭＯ
ＳトランジスタＮ３を通って第１の電源線１０１から第
２の電源線１０２に定常的に電流が流れ、消費電力が増
加されるという問題がある。
１の入力信号線１０３の電位が第１の電源線１０１の電
位と等しく、第２の入力信号線１０４の電位が第２の電
源線１０２の電位と等しいとき、第１のｐＭＯＳトラン
ジスタＰ１とｎＭＯＳトランジスタＮ１がオフとなる
が、この際に第３のｐＭＯＳトランジスタＰ３とｎＭＯ
ＳトランジスタＮ３を通って第１の電源線１０１から第
２の電源線１０２に定常的に電流が流れ、消費電力が増
加されるという問題がある。
【０００７】また、第１の入力信号線１０３の電位が第
２の電源線１０２の電位と等しく、第２の入力信号線１
０４の電位が第１の電源線１０１の電位と等しいとき、
出力信号線１０５に充放電される電流は、第１及び第２
のカレントミラー回路の電流に依存されるため、環境温
度変化や製造プロセスのばらつき等によってその特性が
変化された場合に、チャージポンプ回路自体の充放電特
性が不安定なものになるという問題がある。また、この
カレントミラー回路の電流を制御するための第３の入力
信号線１０６が必要であり、かつ外部でこの第３の入力
信号線１０６の電位を決定するための回路が必要とな
り、回路規模が大型化するという問題もある。本発明の
目的は、消費電力を低減し、かつ充放電特性を改善する
一方で回路規模の小型化を可能にしたチャージポンプ回
路を提供することにある。
２の電源線１０２の電位と等しく、第２の入力信号線１
０４の電位が第１の電源線１０１の電位と等しいとき、
出力信号線１０５に充放電される電流は、第１及び第２
のカレントミラー回路の電流に依存されるため、環境温
度変化や製造プロセスのばらつき等によってその特性が
変化された場合に、チャージポンプ回路自体の充放電特
性が不安定なものになるという問題がある。また、この
カレントミラー回路の電流を制御するための第３の入力
信号線１０６が必要であり、かつ外部でこの第３の入力
信号線１０６の電位を決定するための回路が必要とな
り、回路規模が大型化するという問題もある。本発明の
目的は、消費電力を低減し、かつ充放電特性を改善する
一方で回路規模の小型化を可能にしたチャージポンプ回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のチャージポンプ
回路は、第１の電源と第２の電源との間に縦続接続され
た第１ないし第４のスイッチ回路と、第２及び第３のス
イッチ回路にそれぞれ並列に接続された第１及び第２の
容量素子と、第２及び第３のスイッチ回路の接続点に接
続された出力信号線と、前記第１及び第２のスイッチ回
路を相反的にオン、オフ動作させる第１の入力信号線
と、前記第３及び第４のスイッチ回路を相反的にオン、
オフ動作させる第２の入力信号線とを備える。
回路は、第１の電源と第２の電源との間に縦続接続され
た第１ないし第４のスイッチ回路と、第２及び第３のス
イッチ回路にそれぞれ並列に接続された第１及び第２の
容量素子と、第２及び第３のスイッチ回路の接続点に接
続された出力信号線と、前記第１及び第２のスイッチ回
路を相反的にオン、オフ動作させる第１の入力信号線
と、前記第３及び第４のスイッチ回路を相反的にオン、
オフ動作させる第２の入力信号線とを備える。
【０００９】例えば、本発明のチャージポンプ回路は、
高電位の第１の電源と低電位の第２の電源との間に第２
のｐＭＯＳトランジスタ、第１のｐＭＯＳトランジス
タ、第１のｎＭＯＳトランジスタ、第２のｎＭＯＳトラ
ンジスタの各ソース・ドレインを縦続接続し、前記第１
のｐＭＯＳトランジスタのソース・ドレイン間に第１の
容量素子を接続し、前記第１のｎＭＯＳトランジスタの
ソース・ドレイン間に第２の容量素子を接続し、前記第
１のｐＭＯＳトランジスタと第１のｎＭＯＳトランジス
タの各ソースの接続点に出力信号線を接続し、前記第１
及び第２のｐＭＯＳトランジスタの各ゲートには、いず
れか一方に第１の入力信号線を直接接続し、他方には第
１のインバータ回路を介して接続し、前記第１及び第２
のｎＭＯＳトランジスタの各ゲートには、いずれか一方
に第２の入力信号線を直接接続し、他方には第２のイン
バータ回路を介して接続した構成とされる。
高電位の第１の電源と低電位の第２の電源との間に第２
のｐＭＯＳトランジスタ、第１のｐＭＯＳトランジス
タ、第１のｎＭＯＳトランジスタ、第２のｎＭＯＳトラ
ンジスタの各ソース・ドレインを縦続接続し、前記第１
のｐＭＯＳトランジスタのソース・ドレイン間に第１の
容量素子を接続し、前記第１のｎＭＯＳトランジスタの
ソース・ドレイン間に第２の容量素子を接続し、前記第
１のｐＭＯＳトランジスタと第１のｎＭＯＳトランジス
タの各ソースの接続点に出力信号線を接続し、前記第１
及び第２のｐＭＯＳトランジスタの各ゲートには、いず
れか一方に第１の入力信号線を直接接続し、他方には第
１のインバータ回路を介して接続し、前記第１及び第２
のｎＭＯＳトランジスタの各ゲートには、いずれか一方
に第２の入力信号線を直接接続し、他方には第２のイン
バータ回路を介して接続した構成とされる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のチャージポンプ回路
の一実施形態の回路図である。高電位側の第１の電源線
１０１と低電位側の第２の電源線１０２との間に、第２
及び第１のｐＭＯＳトランジスタＰ２，Ｐ１（第１及び
第２のスイッチ回路）と、第１及び第２のｎＭＯＳトラ
ンジスタＮ１，Ｎ２（第３及び第４のスイッチ回路）の
各ソース・ドレインが縦続接続される。そして、第１の
ｐＭＯＳトランジスタＰ１のソース・ドレイン間に第１
の容量素子Ｃ１が接続され、第１のｎＭＯＳトランジス
タＮ１のソース・ドレイン間に第２の容量素子Ｃ２が接
続される。また、第１のｐＭＯＳトランジスタＰ１とｎ
ＭＯＳトランジスタＮ１の各ドレインの接続端、換言す
れば第１及び第２の容量素子Ｃ１，Ｃ２の接続端に出力
信号線１０５が接続される。
参照して説明する。図１は本発明のチャージポンプ回路
の一実施形態の回路図である。高電位側の第１の電源線
１０１と低電位側の第２の電源線１０２との間に、第２
及び第１のｐＭＯＳトランジスタＰ２，Ｐ１（第１及び
第２のスイッチ回路）と、第１及び第２のｎＭＯＳトラ
ンジスタＮ１，Ｎ２（第３及び第４のスイッチ回路）の
各ソース・ドレインが縦続接続される。そして、第１の
ｐＭＯＳトランジスタＰ１のソース・ドレイン間に第１
の容量素子Ｃ１が接続され、第１のｎＭＯＳトランジス
タＮ１のソース・ドレイン間に第２の容量素子Ｃ２が接
続される。また、第１のｐＭＯＳトランジスタＰ１とｎ
ＭＯＳトランジスタＮ１の各ドレインの接続端、換言す
れば第１及び第２の容量素子Ｃ１，Ｃ２の接続端に出力
信号線１０５が接続される。
【００１１】また、第２のｐＭＯＳトランジスタＰ２の
ゲートには第１の入力信号線１０３が接続され、第１の
ｐＭＯＳトランジスタＰ１のゲートには第１のインバー
タ回路ＩＮＶ１を介して第１の入力信号線１０３が接続
される。一方、第２のｎＭＯＳトランジスタＮ２のゲー
トには第２の入力信号線１０４が接続され、第１のｎＭ
ＯＳトランジスタＮ１のゲートには第２のインバータ回
路ＩＮＶ２を介して第２の入力信号線１０４が接続され
る。
ゲートには第１の入力信号線１０３が接続され、第１の
ｐＭＯＳトランジスタＰ１のゲートには第１のインバー
タ回路ＩＮＶ１を介して第１の入力信号線１０３が接続
される。一方、第２のｎＭＯＳトランジスタＮ２のゲー
トには第２の入力信号線１０４が接続され、第１のｎＭ
ＯＳトランジスタＮ１のゲートには第２のインバータ回
路ＩＮＶ２を介して第２の入力信号線１０４が接続され
る。
【００１２】このチャージポンプ回路によれば、第１の
入力信号線１０３の電位が第２の電源線１０２の電位に
等しいとき、第２のｐＭＯＳトランジスタＰ２がオンと
なり、第１のｐＭＯＳトランジスタＰ１がオフとなる。
したがって、第１の容量素子Ｃ１に電荷が蓄積され、出
力信号線１０５の電位は第１の容量素子Ｃ１に蓄積され
る電荷によって第１の電源線１０１の方向に動くことに
なる。同様に、第２の入力信号線１０４の電位が第１の
電源線１０１の電位に等しいとき、第２のｎＭＯＳトラ
ンジスタＮ２がオンとなり、第１のｎＭＯＳトランジス
タＮ１がオフとなる。したがって、第２の容量素子Ｃ２
に電荷が蓄積され、出力信号線１０５の電位は第２の容
量素子Ｃ２に蓄積される電荷によって第２の電源線１０
１の方向に動くことになる。
入力信号線１０３の電位が第２の電源線１０２の電位に
等しいとき、第２のｐＭＯＳトランジスタＰ２がオンと
なり、第１のｐＭＯＳトランジスタＰ１がオフとなる。
したがって、第１の容量素子Ｃ１に電荷が蓄積され、出
力信号線１０５の電位は第１の容量素子Ｃ１に蓄積され
る電荷によって第１の電源線１０１の方向に動くことに
なる。同様に、第２の入力信号線１０４の電位が第１の
電源線１０１の電位に等しいとき、第２のｎＭＯＳトラ
ンジスタＮ２がオンとなり、第１のｎＭＯＳトランジス
タＮ１がオフとなる。したがって、第２の容量素子Ｃ２
に電荷が蓄積され、出力信号線１０５の電位は第２の容
量素子Ｃ２に蓄積される電荷によって第２の電源線１０
１の方向に動くことになる。
【００１３】一方、第１の入力信号線１０３の電位が第
１の電源線１０１の電位に等しいとき、及び第２の入力
信号線１０４の電位が第２の電源線１０２の電位に等し
いときには、第２のｐＭＯＳトランジスタＰ２とｎＭＯ
ＳトランジスタＮ２がオフとなり、第１のｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１がオンとなる
ため、第１及び第２の容量素子Ｃ１，Ｃ２は短絡され、
蓄積されていた電荷は消滅され、かつ出力信号線１０５
の電位は変化されない。
１の電源線１０１の電位に等しいとき、及び第２の入力
信号線１０４の電位が第２の電源線１０２の電位に等し
いときには、第２のｐＭＯＳトランジスタＰ２とｎＭＯ
ＳトランジスタＮ２がオフとなり、第１のｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１がオンとなる
ため、第１及び第２の容量素子Ｃ１，Ｃ２は短絡され、
蓄積されていた電荷は消滅され、かつ出力信号線１０５
の電位は変化されない。
【００１４】ここで、前記したように、第１の入力信号
線１０３の電位が第２の電源線１０２の電位に等しいと
き、及び第２の入力信号線１０４の電位が第１の電源線
１０１の電位に等しいとき、出力信号線１０５に充電お
よひ放電される電荷は第１及び第２の容量素子Ｃ１，Ｃ
２の容量値によって決まる。いま、第１の入力信号線１
０３の電位が第２の電源線１０２の電位に等しい時間、
及び第２の入力信号線１０４の電位が第１の電源線１０
１の電位に等しい時間をΔｔ、出力信号線１０５の電位
をｖ（ｔ）、容量素子Ｃ１，Ｃ２の容量値をＣとする。
このとき、出力信号線１０５に充放電される電流Ｉ
（ｔ）は次のようになる。
線１０３の電位が第２の電源線１０２の電位に等しいと
き、及び第２の入力信号線１０４の電位が第１の電源線
１０１の電位に等しいとき、出力信号線１０５に充電お
よひ放電される電荷は第１及び第２の容量素子Ｃ１，Ｃ
２の容量値によって決まる。いま、第１の入力信号線１
０３の電位が第２の電源線１０２の電位に等しい時間、
及び第２の入力信号線１０４の電位が第１の電源線１０
１の電位に等しい時間をΔｔ、出力信号線１０５の電位
をｖ（ｔ）、容量素子Ｃ１，Ｃ２の容量値をＣとする。
このとき、出力信号線１０５に充放電される電流Ｉ
（ｔ）は次のようになる。
【００１５】Ｉ（ｔ）＝Ｃ・Δｖ（ｔ）／Δｔ いま、出力信号線１０５の電位は容量の充放電特性から
決定されるので、指数関数的に変化し、 ｖ（ｔ）＝ａ ｅｘｐ（ｂｔ）＋ｃ ＝ａ（１＋（ｂｔ）＋（ｂｔ）2 ／２＋（ｂｔ）3 ／３
＋…）＋ｃ ≒ａ＋ａｂｔ＋ｃ と近似できる。
決定されるので、指数関数的に変化し、 ｖ（ｔ）＝ａ ｅｘｐ（ｂｔ）＋ｃ ＝ａ（１＋（ｂｔ）＋（ｂｔ）2 ／２＋（ｂｔ）3 ／３
＋…）＋ｃ ≒ａ＋ａｂｔ＋ｃ と近似できる。
【００１６】したがって、出力信号線１０５に充放電さ
れる電流Ｉ（ｔ）は、 Ｉ（ｔ）＝Ｃ・Δｖ（ｔ）／Δｔ≒Ｃａｂ となり、一定となる。これから、第１の入力信号線１０
３の電位が第２の電源線１０２の電位に等しい時間、及
び第２の入力信号線１０４の電位が第１の電源線１０１
の電位に等しい時間に比例して出力信号線１０５から電
流が線形に充放電されることになる。
れる電流Ｉ（ｔ）は、 Ｉ（ｔ）＝Ｃ・Δｖ（ｔ）／Δｔ≒Ｃａｂ となり、一定となる。これから、第１の入力信号線１０
３の電位が第２の電源線１０２の電位に等しい時間、及
び第２の入力信号線１０４の電位が第１の電源線１０１
の電位に等しい時間に比例して出力信号線１０５から電
流が線形に充放電されることになる。
【００１７】また、このチャージポンプ回路では、カレ
ントミラー回路が存在していないため、第１及び第２の
各ｐＭＯＳトランジスタＰ１，Ｐ２やｎＭＯＳトランジ
スタＮ１，Ｎ２のオン、オフ状態にかかわらず第１の電
源線１０１と第２の電源線１０２との間で定常的に流れ
る電流が生じなくなり、低消費電力が可能となる。
ントミラー回路が存在していないため、第１及び第２の
各ｐＭＯＳトランジスタＰ１，Ｐ２やｎＭＯＳトランジ
スタＮ１，Ｎ２のオン、オフ状態にかかわらず第１の電
源線１０１と第２の電源線１０２との間で定常的に流れ
る電流が生じなくなり、低消費電力が可能となる。
【００１８】さらに、出力信号線１０５に流れる電荷量
は、第１及び第２の容量素子Ｃ１，Ｃ２の容量値に依存
しているため、環境温度の変化や製造プロセスのばらつ
き等によって充放電特性に影響を受けることは殆どな
く、安定した充放電特性を得ることが可能となる。ま
た、カレントミラー回路の電流を制御するための第３の
入力信号線が不要とされるため、その制御電位を設定す
るための回路も不要となり、回路規模を小型化すること
も可能である。
は、第１及び第２の容量素子Ｃ１，Ｃ２の容量値に依存
しているため、環境温度の変化や製造プロセスのばらつ
き等によって充放電特性に影響を受けることは殆どな
く、安定した充放電特性を得ることが可能となる。ま
た、カレントミラー回路の電流を制御するための第３の
入力信号線が不要とされるため、その制御電位を設定す
るための回路も不要となり、回路規模を小型化すること
も可能である。
【００１９】なお、前記実施形態は本発明の一例を示し
たものであり、第１及び第２のｐＭＯＳトランジスタ及
びｎＭＯＳトランジスタは他のスイッチ素子、例えばバ
イポーラトランジスタで構成することも可能である。ま
た、第１及び第２の各入力信号線をそれぞれ第１のｐＭ
ＯＳ，ｎＭＯＳの各トランジスタに接続し、第１及び第
２のインバータ回路を介して第２のｐＭＯＳ，ｎＭＯＳ
の各トランジスタに接続することも可能である。この場
合には第１及び第２の入力信号線には前記実施形態とは
逆の電位を入力すれば同様な充放電特性を得ることが可
能となる。
たものであり、第１及び第２のｐＭＯＳトランジスタ及
びｎＭＯＳトランジスタは他のスイッチ素子、例えばバ
イポーラトランジスタで構成することも可能である。ま
た、第１及び第２の各入力信号線をそれぞれ第１のｐＭ
ＯＳ，ｎＭＯＳの各トランジスタに接続し、第１及び第
２のインバータ回路を介して第２のｐＭＯＳ，ｎＭＯＳ
の各トランジスタに接続することも可能である。この場
合には第１及び第２の入力信号線には前記実施形態とは
逆の電位を入力すれば同様な充放電特性を得ることが可
能となる。
【００２０】
【発明の効果】以上説明したように本発明は、第１の電
源と第２の電源との間に第１ないし第４のスイッチ回路
を縦続接続し、第２及び第３のスイッチ回路と並列に出
力信号線の電荷を充放電する容量素子を接続し、第１な
いし第４のスイッチ回路を第１及び第２の入力信号線に
よってオン、オフ制御して出力信号線での充放電を行っ
ているので、オフ動作時に第１電源と第２電源との間に
定常電流が流れることはなく、低消費電力が実現でき
る。また、環境温度変化等によって影響を受けるカレン
トミラー回路が存在していないため、充放電特性の安定
化が実現でき、かつカレントミラー電流を制御するため
の第３の入力信号線が不要となり、回路規模を小型化す
ることも可能となる。
源と第２の電源との間に第１ないし第４のスイッチ回路
を縦続接続し、第２及び第３のスイッチ回路と並列に出
力信号線の電荷を充放電する容量素子を接続し、第１な
いし第４のスイッチ回路を第１及び第２の入力信号線に
よってオン、オフ制御して出力信号線での充放電を行っ
ているので、オフ動作時に第１電源と第２電源との間に
定常電流が流れることはなく、低消費電力が実現でき
る。また、環境温度変化等によって影響を受けるカレン
トミラー回路が存在していないため、充放電特性の安定
化が実現でき、かつカレントミラー電流を制御するため
の第３の入力信号線が不要となり、回路規模を小型化す
ることも可能となる。
【図１】本発明のチャージポンプ回路の一実施形態の回
路図である。
路図である。
【図２】本発明が適用されるＰＬＬ型周波数逓倍回路の
回路図である。
回路図である。
【図３】従来のチャージポンプ回路の一例の回路図であ
る。
る。
Ｐ１ 第１のｐＭＯＳトランジスタ Ｐ２ 第２のｐＭＯＳトランジスタ Ｎ１ 第１のｎＭＯＳトランジスタ Ｎ２ 第２のｎＭＯＳトランジスタ Ｃ１ 第１の容量素子 Ｃ２ 第２の容量素子 ＩＮＶ１ 第１のインバータ回路 ＩＮＶ２ 第２のインバータ回路 ＶＣＯ 電圧制御発振器 ＰＣ プログラマブルカウンタ ＰＦＣ 位相周波数比較器 ＣＰ チャージポンプ ＬＰＦ ローパスフィルタ
Claims (4)
- 【請求項１】 第１の電源と第２の電源との間に縦続接
続された第１ないし第４のスイッチ回路と、第２及び第
３のスイッチ回路にそれぞれ並列に接続された第１及び
第２の容量素子と、第２及び第３のスイッチ回路の接続
点に接続された出力信号線と、前記第１及び第２のスイ
ッチ回路を相反的にオン、オフ動作させる第１の入力信
号線と、前記第３及び第４のスイッチ回路を相反的にオ
ン、オフ動作させる第２の入力信号線とを備えることを
特徴とするチャージポンプ回路。 - 【請求項２】 第１ないし第４のスイッチ回路をＭＯＳ
トランジスタで構成してなる請求項１のチャージポンプ
回路。 - 【請求項３】 第１の電源が高電位であり、第２の電源
が低電位であり、第１及び第２のスイッチ回路をそれぞ
れ第２，第１のｐＭＯＳトランジスタで構成し、第３及
び第４のスイッチ回路をそれぞれ第１，第２のｎＭＯＳ
トランジスタで構成し、第１のｐＭＯＳトランジスタと
第１のｎＭＯＳトランジスタと並列に第１及び第２の容
量素子を接続してなる請求項２のチャージポンプ回路。 - 【請求項４】 高電位の第１の電源と低電位の第２の電
源との間に第２のｐＭＯＳトランジスタ、第１のｐＭＯ
Ｓトランジスタ、第１のｎＭＯＳトランジスタ、第２の
ｎＭＯＳトランジスタの各ソース・ドレインを縦続接続
し、前記第１のｐＭＯＳトランジスタのソース・ドレイ
ン間に第１の容量素子を接続し、前記第１のｎＭＯＳト
ランジスタのソース・ドレイン間に第２の容量素子を接
続し、前記第１のｐＭＯＳトランジスタと第１のｎＭＯ
Ｓトランジスタの各ソースの接続点に出力信号線を接続
し、前記第１及び第２のｐＭＯＳトランジスタの各ゲー
トには、いずれか一方に第１の入力信号線を直接接続
し、他方には第１のインバータ回路を介して接続し、前
記第１及び第２のｎＭＯＳトランジスタの各ゲートに
は、いずれか一方に第２の入力信号線を直接接続し、他
方には第２のインバータ回路を介して接続したことを特
徴とするチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255545A JP2757836B2 (ja) | 1995-09-07 | 1995-09-07 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255545A JP2757836B2 (ja) | 1995-09-07 | 1995-09-07 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974739A true JPH0974739A (ja) | 1997-03-18 |
| JP2757836B2 JP2757836B2 (ja) | 1998-05-25 |
Family
ID=17280221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7255545A Expired - Lifetime JP2757836B2 (ja) | 1995-09-07 | 1995-09-07 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757836B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229657A1 (en) * | 2001-02-02 | 2002-08-07 | Alcatel | Charge pump |
-
1995
- 1995-09-07 JP JP7255545A patent/JP2757836B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229657A1 (en) * | 2001-02-02 | 2002-08-07 | Alcatel | Charge pump |
| US6885251B2 (en) | 2001-02-02 | 2005-04-26 | Alcatel | Low spurious charge pump |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757836B2 (ja) | 1998-05-25 |
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