JPH0981280A - 電源切断遅延回路 - Google Patents
電源切断遅延回路Info
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- JPH0981280A JPH0981280A JP7239671A JP23967195A JPH0981280A JP H0981280 A JPH0981280 A JP H0981280A JP 7239671 A JP7239671 A JP 7239671A JP 23967195 A JP23967195 A JP 23967195A JP H0981280 A JPH0981280 A JP H0981280A
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- power supply
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Abstract
(57)【要約】
【課題】電源スイッチをＯＦＦしても機器への電源供給
を一定時間継続できる電源切断遅延回路を提供する。 【解決手段】電源入力端子２７には電源スイッチ２４の
一方の端子を接続し、スイッチ２４の他方の端子にはダ
イオード２３のアノードを接続し、ダイドード２３のカ
ソードを電源出力端子２５に接続している。また、トラ
ンジスタ２２は、コレクタを電源入力端子２６に，エミ
ッタを電源出力端子２５に接続しており、ＴＲ制御信号
Ｃ１のベースへの入力時にはＯＮとなるスイッチであ
る。カウンタ回路部２１は、電源スイッチ２４のＯＮ時
および電源スイッチ２４のＯＦＦから所定時間Ｔｓ経過
するまではＨレベルのＴＲ制御信号Ｃ１を生じている。
従って、電源切断遅延回路１は、電源スイッチ２４をＯ
ＦＦしても、Ｔｓ時間経過するまでは、電源３からの電
力をメイン回路部１に供給できる。
を一定時間継続できる電源切断遅延回路を提供する。 【解決手段】電源入力端子２７には電源スイッチ２４の
一方の端子を接続し、スイッチ２４の他方の端子にはダ
イオード２３のアノードを接続し、ダイドード２３のカ
ソードを電源出力端子２５に接続している。また、トラ
ンジスタ２２は、コレクタを電源入力端子２６に，エミ
ッタを電源出力端子２５に接続しており、ＴＲ制御信号
Ｃ１のベースへの入力時にはＯＮとなるスイッチであ
る。カウンタ回路部２１は、電源スイッチ２４のＯＮ時
および電源スイッチ２４のＯＦＦから所定時間Ｔｓ経過
するまではＨレベルのＴＲ制御信号Ｃ１を生じている。
従って、電源切断遅延回路１は、電源スイッチ２４をＯ
ＦＦしても、Ｔｓ時間経過するまでは、電源３からの電
力をメイン回路部１に供給できる。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵ（マイクロプ
ロセッサ）等を含む制御部を有する機器への電源電力の
供給制御に適する電源切断遅延回路に関する。
ロセッサ）等を含む制御部を有する機器への電源電力の
供給制御に適する電源切断遅延回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵ等を利用した制御部を持
ち，電源供給をＯＮまたはＯＦＦする機器において、Ｃ
ＰＵが第１のスイッチ回路と第２のスイッチ回路との直
列回路を介して電池から電源供給を受け，この第１のス
イッチ回路を介して電池から電源を供給されＣＰＵから
の周期的な信号がなくなればＣＰＵのリセット信号を与
える暴走防止用のリセットタイマを有し，上記第２のス
イッチ回路が上記リセット信号の非出力状態でオン（Ｏ
Ｎ）駆動される構成の電源回路がある（特開平４−２５
２３１７号公報）。この電源回路は、ＣＰＵの処理動作
開始時の起動信号によって第１のスイッチ回路がオン駆
動され、このオン駆動によって上記リセットタイマが動
作し、この動作開始から一定時間後に第２のタイマ回路
がオン駆動される。また、ＣＰＵが予め設定された動作
プログラムによる処理を終ると、ＣＰＵが第１のスイッ
チ回路をオフ（ＯＦＦ）し、リセットタイマ，第２のス
イッチ回路およびＣＰＵへの電源供給が停止する。
ち，電源供給をＯＮまたはＯＦＦする機器において、Ｃ
ＰＵが第１のスイッチ回路と第２のスイッチ回路との直
列回路を介して電池から電源供給を受け，この第１のス
イッチ回路を介して電池から電源を供給されＣＰＵから
の周期的な信号がなくなればＣＰＵのリセット信号を与
える暴走防止用のリセットタイマを有し，上記第２のス
イッチ回路が上記リセット信号の非出力状態でオン（Ｏ
Ｎ）駆動される構成の電源回路がある（特開平４−２５
２３１７号公報）。この電源回路は、ＣＰＵの処理動作
開始時の起動信号によって第１のスイッチ回路がオン駆
動され、このオン駆動によって上記リセットタイマが動
作し、この動作開始から一定時間後に第２のタイマ回路
がオン駆動される。また、ＣＰＵが予め設定された動作
プログラムによる処理を終ると、ＣＰＵが第１のスイッ
チ回路をオフ（ＯＦＦ）し、リセットタイマ，第２のス
イッチ回路およびＣＰＵへの電源供給が停止する。
【０００３】
【発明が解決しようとする課題】しかし、上述の電源回
路では、電源供給を電源スイッチの手動操作でＯＦＦす
ると、この電源スイッチのＯＦＦ後にはＣＰＵ等の負荷
の処理動作をさせることができなかった。
路では、電源供給を電源スイッチの手動操作でＯＦＦす
ると、この電源スイッチのＯＦＦ後にはＣＰＵ等の負荷
の処理動作をさせることができなかった。
【０００４】従って本発明の目的は、上述した電源供給
の欠点を解消することにあり、電源スイッチをＯＮする
と機器に即座に電源供給を行うことができるとともに、
電源スイッチＯＦＦを起動条件とした処理を行える条件
を整える等，電源スイッチをＯＦＦしても上記機器への
電源供給を一定時間継続できる電源切断遅延回路を提供
することにある。
の欠点を解消することにあり、電源スイッチをＯＮする
と機器に即座に電源供給を行うことができるとともに、
電源スイッチＯＦＦを起動条件とした処理を行える条件
を整える等，電源スイッチをＯＦＦしても上記機器への
電源供給を一定時間継続できる電源切断遅延回路を提供
することにある。
【０００５】
【課題を解決するための手段】本発明による電源切断遅
延回路は、電源からの電力を受ける電源入力端子と、負
荷に電力を供給する電源出力端子と、一方の端子を前記
電源入力端子に接続した電源スイッチと、アノードを前
記電源スイッチの他方の端子に接続しカソードを前記電
源出力端子に接続したダイオードと、前記電源入力端子
と前記電源出力端子との間に接続されＯＮ制御のＴＲ制
御信号を受けているときだけＯＮとなるトランジスタス
イッチと、前記電源スイッチのＯＮ時および前記電源ス
イッチをＯＦＦしてから所定時間経過するまではＯＮ制
御の前記ＴＲ制御信号を生じているカウンタ回路部とを
備える。
延回路は、電源からの電力を受ける電源入力端子と、負
荷に電力を供給する電源出力端子と、一方の端子を前記
電源入力端子に接続した電源スイッチと、アノードを前
記電源スイッチの他方の端子に接続しカソードを前記電
源出力端子に接続したダイオードと、前記電源入力端子
と前記電源出力端子との間に接続されＯＮ制御のＴＲ制
御信号を受けているときだけＯＮとなるトランジスタス
イッチと、前記電源スイッチのＯＮ時および前記電源ス
イッチをＯＦＦしてから所定時間経過するまではＯＮ制
御の前記ＴＲ制御信号を生じているカウンタ回路部とを
備える。
【０００６】前記電源切断遅延回路は、前記カウンタ回
路部が、前記電源出力端子に生じる電圧をカウント信号
とし、前記電源スイッチの他方の端子に生じる電圧をリ
セット信号とし、前記リセット信号の入力時および前記
カウント信号のカウント開始から前記所定時間が経過す
るまではＯＮ制御の前記ＴＲ制御信号を生じている構成
をとることができる。
路部が、前記電源出力端子に生じる電圧をカウント信号
とし、前記電源スイッチの他方の端子に生じる電圧をリ
セット信号とし、前記リセット信号の入力時および前記
カウント信号のカウント開始から前記所定時間が経過す
るまではＯＮ制御の前記ＴＲ制御信号を生じている構成
をとることができる。
【０００７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明による一実施の形態を示す
ブロック図である。
して説明する。図１は本発明による一実施の形態を示す
ブロック図である。
【０００８】図１を参照すると、本実施の形態による電
源切断遅延回路１は、正の電圧を生じる電源３からの電
力Ｐ１を入力端子２６および２７に受け、出力端子２５
から電力Ｐ２をメイン回路部１の電源入力端子１１に供
給する。メイン回路部１は、ＣＰＵ等を用いる制御部を
有し、電源切断遅延回路１からの電力Ｐ２の供給が所定
時間後にＯＦＦされることを前提とした処理も行う回路
である。
源切断遅延回路１は、正の電圧を生じる電源３からの電
力Ｐ１を入力端子２６および２７に受け、出力端子２５
から電力Ｐ２をメイン回路部１の電源入力端子１１に供
給する。メイン回路部１は、ＣＰＵ等を用いる制御部を
有し、電源切断遅延回路１からの電力Ｐ２の供給が所定
時間後にＯＦＦされることを前提とした処理も行う回路
である。
【０００９】まず、電源切断遅延回路２の構成を説明す
ると、この回路２は、入力端子２６にトランジスタ２２
のコレクタを接続し、トランジスタ２２のエミッタを出
力端子２５に接続している。また、回路２は、入力端子
２７に電源スイッチ２４の一方の端子を接続し、電源ス
イッチ２４の他方の端子をダイオード２３のアノードに
接続し、ダイオード２３のカソードを出力端子２５に接
続している。さらに、回路２はカウント信号Ｓ１の入力
時間を所定時間Ｔｓだけカウントするカウンタ回路部２
１を備える。このカウンタ回路部２１は、カウント信号
Ｓ１を入力する信号入力端子Ｓｉｎをトランジスタ２２
のエミッタに接続し、カウントのリセット信号Ｒ１の入
力端子であるリセット端子ＲＳを電源スイッチ２４の他
方の端子に接続し、カウンタ出力端子Ｃからカウント出
力であるＴＲ制御信号Ｃ１を出力してトランジスタ２２
のベースに供給する。
ると、この回路２は、入力端子２６にトランジスタ２２
のコレクタを接続し、トランジスタ２２のエミッタを出
力端子２５に接続している。また、回路２は、入力端子
２７に電源スイッチ２４の一方の端子を接続し、電源ス
イッチ２４の他方の端子をダイオード２３のアノードに
接続し、ダイオード２３のカソードを出力端子２５に接
続している。さらに、回路２はカウント信号Ｓ１の入力
時間を所定時間Ｔｓだけカウントするカウンタ回路部２
１を備える。このカウンタ回路部２１は、カウント信号
Ｓ１を入力する信号入力端子Ｓｉｎをトランジスタ２２
のエミッタに接続し、カウントのリセット信号Ｒ１の入
力端子であるリセット端子ＲＳを電源スイッチ２４の他
方の端子に接続し、カウンタ出力端子Ｃからカウント出
力であるＴＲ制御信号Ｃ１を出力してトランジスタ２２
のベースに供給する。
【００１０】次に、電源切断遅延回路２の動作を説明す
る。
る。
【００１１】電源スイッチ２４を手動でＯＮすると、電
源３からの電力Ｐ１の一部は入力端子２７，電源スイッ
チ２４，ダイオード２３および出力端子２５を経由して
メイン回路部１に供給される。このとき、出力端子２５
に生じる正電圧がカウンタ信号Ｓ１としてカウンタ回路
部２１の信号入力端子Ｓｉｎに供給されるが、一方、カ
ウンタ回路部２１のリセット端子ＲＳにも電源スイッチ
２４の他方の端子に生じる正電圧であるリセット信号Ｒ
１が供給されているので、カウンタ回路部２１はカウン
タ信号Ｓ１のカウント動作を行わない。このカウントし
ない状態では、カウンタ回路部２１のカウンタ出力端子
ＣはＨレベルとなっている。従って、電源スイッチ２４
をＯＮしているときには、トランジスタ２２のベースに
はカウンタ出力端子ＣからＨレベルの，つまりＯＮ制御
のＴＲ制御信号Ｃ１を受け、トランジスタ２２はＯＮと
なって入力端子２６に受けた電力Ｐ１の別の一部を出力
端子２５に供給する。上述のとおり、電源スイッチ２４
がＯＮになると、メイン回路部１は、即座に、電源切断
遅延回路２の電源スイッチ２４経由の電力とトランジス
タ２２経由の電力とを合せた電力Ｐ２を受ける。
源３からの電力Ｐ１の一部は入力端子２７，電源スイッ
チ２４，ダイオード２３および出力端子２５を経由して
メイン回路部１に供給される。このとき、出力端子２５
に生じる正電圧がカウンタ信号Ｓ１としてカウンタ回路
部２１の信号入力端子Ｓｉｎに供給されるが、一方、カ
ウンタ回路部２１のリセット端子ＲＳにも電源スイッチ
２４の他方の端子に生じる正電圧であるリセット信号Ｒ
１が供給されているので、カウンタ回路部２１はカウン
タ信号Ｓ１のカウント動作を行わない。このカウントし
ない状態では、カウンタ回路部２１のカウンタ出力端子
ＣはＨレベルとなっている。従って、電源スイッチ２４
をＯＮしているときには、トランジスタ２２のベースに
はカウンタ出力端子ＣからＨレベルの，つまりＯＮ制御
のＴＲ制御信号Ｃ１を受け、トランジスタ２２はＯＮと
なって入力端子２６に受けた電力Ｐ１の別の一部を出力
端子２５に供給する。上述のとおり、電源スイッチ２４
がＯＮになると、メイン回路部１は、即座に、電源切断
遅延回路２の電源スイッチ２４経由の電力とトランジス
タ２２経由の電力とを合せた電力Ｐ２を受ける。
【００１２】一方、電源スイッチ２４を上述の状態から
ＯＦＦすると、入力端子２７から出力端子２５への電力
供給は直ちに停止され、メイン回路部１への電力Ｐ２の
供給は入力端子２６，トランジスタ２２および出力端子
２５を経由した電力のみとなる。すると、カウンタ回路
部２１への電源スイッチ２４の他方の端子からのリセッ
ト信号Ｒ１の供給が断たれるので、カウンタ回路部２１
はリセット動作を解除してカウンタ信号Ｓ１のカウント
動作を始める。カウンタ回路部２１はカウントの開始か
ら所定時間Ｔｓを経過するまではＴＲ制御信号Ｃ１をＨ
レベルに保持しており、この所定時間Ｔｓにおいてはト
ランジスタ２２はＯＮ状態を保って電力Ｐ２をメイン回
路部１に供給し続けている。
ＯＦＦすると、入力端子２７から出力端子２５への電力
供給は直ちに停止され、メイン回路部１への電力Ｐ２の
供給は入力端子２６，トランジスタ２２および出力端子
２５を経由した電力のみとなる。すると、カウンタ回路
部２１への電源スイッチ２４の他方の端子からのリセッ
ト信号Ｒ１の供給が断たれるので、カウンタ回路部２１
はリセット動作を解除してカウンタ信号Ｓ１のカウント
動作を始める。カウンタ回路部２１はカウントの開始か
ら所定時間Ｔｓを経過するまではＴＲ制御信号Ｃ１をＨ
レベルに保持しており、この所定時間Ｔｓにおいてはト
ランジスタ２２はＯＮ状態を保って電力Ｐ２をメイン回
路部１に供給し続けている。
【００１３】所定時間Ｔｓが経過してカウンタ回路部２
１がカウントアウトすると、カウンタ出力端子Ｃの電位
はＬレベルに転換し、ＬレベルのＴＲ制御信号Ｃ１はト
ランジスタ２２をＯＦＦにする。この結果、電源切断遅
延回路２からメイン回路部１への電力Ｐ２の供給が停止
される。上述のとおり、この回路２は電源スイッチ２４
のＯＦＦから所定時間Ｔｓを経過した後に、メイン回路
部１への電力Ｐ２の供給を停止する。この所定時間Ｔｓ
はカウンタ回路部２１のカウント設定数を変更すること
でほぼ任意の時間に設定できる。なお、トランジスタ２
２がＯＦＦになった後では、電源スイッチ２４がＯＮさ
れない限りカウント信号Ｓ１を生じないので、トランジ
スタ２２はＯＦＦであり続ける。
１がカウントアウトすると、カウンタ出力端子Ｃの電位
はＬレベルに転換し、ＬレベルのＴＲ制御信号Ｃ１はト
ランジスタ２２をＯＦＦにする。この結果、電源切断遅
延回路２からメイン回路部１への電力Ｐ２の供給が停止
される。上述のとおり、この回路２は電源スイッチ２４
のＯＦＦから所定時間Ｔｓを経過した後に、メイン回路
部１への電力Ｐ２の供給を停止する。この所定時間Ｔｓ
はカウンタ回路部２１のカウント設定数を変更すること
でほぼ任意の時間に設定できる。なお、トランジスタ２
２がＯＦＦになった後では、電源スイッチ２４がＯＮさ
れない限りカウント信号Ｓ１を生じないので、トランジ
スタ２２はＯＦＦであり続ける。
【００１４】メイン回路部１は、電源スイッチ２４のＯ
ＦＦをスイッチ２４のアンサーバック回路（図示せず）
からの割り込み等により検出し、電源スイッチＯＦＦを
起動条件とする処理を電源切断の遅延時間である所定時
間Ｔｓの間に行うことができる。
ＦＦをスイッチ２４のアンサーバック回路（図示せず）
からの割り込み等により検出し、電源スイッチＯＦＦを
起動条件とする処理を電源切断の遅延時間である所定時
間Ｔｓの間に行うことができる。
【００１５】
【発明の効果】以上説明したように本発明は、一方の端
子を電源入力端子に接続した電源スイッチと、アノード
を前記電源スイッチの他方の端子に接続しカソードを電
源出力端子に接続したダイオードと、前記電源入力端子
と前記電源出力端子との間に接続されＯＮ制御のＴＲ制
御信号を受けているときだけＯＮとなるトランジスタス
イッチと、前記電源スイッチのＯＮ時および前記電源ス
イッチをＯＦＦしてから所定時間経過するまではＯＮ制
御の前記ＴＲ制御信号を生じているカウンタ回路部とを
備えるので、前記電源スイッチのＯＦＦを起動条件とす
る処理を電源供給先の機器に行わせることができるとい
う効果がある。
子を電源入力端子に接続した電源スイッチと、アノード
を前記電源スイッチの他方の端子に接続しカソードを電
源出力端子に接続したダイオードと、前記電源入力端子
と前記電源出力端子との間に接続されＯＮ制御のＴＲ制
御信号を受けているときだけＯＮとなるトランジスタス
イッチと、前記電源スイッチのＯＮ時および前記電源ス
イッチをＯＦＦしてから所定時間経過するまではＯＮ制
御の前記ＴＲ制御信号を生じているカウンタ回路部とを
備えるので、前記電源スイッチのＯＦＦを起動条件とす
る処理を電源供給先の機器に行わせることができるとい
う効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
１ メイン回路部 ２ 電源切断遅延回路 ３ 電源 １１ 電源入力端子 ２１ カウンタ回路部 ２２ トランジスタ ２３ ダイオード ２４ 電源スイッチ ２５ 出力端子 ２６，２７ 入力端子
Claims (2)
- 【請求項１】 電源からの電力を受ける電源入力端子
と、負荷に電力を供給する電源出力端子と、一方の端子
を前記電源入力端子に接続した電源スイッチと、アノー
ドを前記電源スイッチの他方の端子に接続しカソードを
前記電源出力端子に接続したダイオードと、前記電源入
力端子と前記電源出力端子との間に接続されＯＮ制御の
ＴＲ制御信号を受けているときだけＯＮとなるトランジ
スタスイッチと、前記電源スイッチのＯＮ時および前記
電源スイッチをＯＦＦしてから所定時間経過するまでは
ＯＮ制御の前記ＴＲ制御信号を生じているカウンタ回路
部とを備えることを特徴とする電源切断遅延回路。 - 【請求項２】 前記カウンタ回路部が、前記電源出力端
子に生じる電圧をカウント信号とし、前記電源スイッチ
の他方の端子に生じる電圧をリセット信号とし、前記リ
セット信号の入力時および前記カウント信号のカウント
開始から前記所定時間が経過するまではＯＮ制御の前記
ＴＲ制御信号を生じていることを特徴とする請求項１記
載の電源切断遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239671A JP2818560B2 (ja) | 1995-09-19 | 1995-09-19 | 電源切断遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239671A JP2818560B2 (ja) | 1995-09-19 | 1995-09-19 | 電源切断遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981280A true JPH0981280A (ja) | 1997-03-28 |
| JP2818560B2 JP2818560B2 (ja) | 1998-10-30 |
Family
ID=17048185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239671A Expired - Lifetime JP2818560B2 (ja) | 1995-09-19 | 1995-09-19 | 電源切断遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818560B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990055709A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 멀티 전원회로에서의 특정전원 지연 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594238A (ja) * | 1991-10-02 | 1993-04-16 | Tokyo Electric Co Ltd | 電子機器のデータ保護装置 |
-
1995
- 1995-09-19 JP JP7239671A patent/JP2818560B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594238A (ja) * | 1991-10-02 | 1993-04-16 | Tokyo Electric Co Ltd | 電子機器のデータ保護装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990055709A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 멀티 전원회로에서의 특정전원 지연 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2818560B2 (ja) | 1998-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980714 |