JPH0981367A - パターン検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 １と０とが同数ずつ交互に現れる交番パター
ンを検出する回路の回路規模を小さくする。 【解決手段】 第１カウンタ１０は、入力デジタル信号
のビットレートに等しい周波数のクロックをカウントす
る。デジタル信号はＸＯＲ回路２０の一方端子に入力さ
れる。ＸＯＲ回路２０は、入力デジタル信号と第１カウ
ンタ１０のＱC 出力との排他的論理和を求める。ＸＯＲ
回路２０の出力は第１カウンタ１０のリセット端子に入
力される。入力デジタル信号が検出対象の８ビット交番
パターンに一致している間は、第１カウンタ１０のＱC
出力は入力デジタル信号の反転パターンとなるので、Ｘ
ＯＲ回路２０の出力は１となり、第１カウンタ１０はリ
セットされずにカウントを続ける。入力デジタル信号が
８ビットにわたって交番パターンに一致すると、第１カ
ウンタ１０に桁上がりが生じる。この第１カウンタ１０
の桁上げ信号を交番パターンの検出信号として用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号から
所定のパターンを検出するパターン検出回路に関する。

【０００２】

【従来の技術】交番パターンとは、１と０とがｎビット
（ｎは整数）ずつ交互に現れる信号パターンを指す。例
えば、“１１１１００００１１１１００００…”のパタ
ーンは１と０とが４ビットずつ交互に現れる交番パター
ンである。また、広義には、ある特定のパターンとその
反転パターンとがｎ回ずつ交互に現れる信号パターンも
交番パターンと呼ぶことがある。この場合、例えば“１
１１０１１１００００１０００１…”のパターンは、
“１１１０”とその反転である“０００１”とが２回ず
つ交互に現れる交番パターンである。

【０００３】デジタル通信装置間の制御情報（例えば警
報信号など）の伝達には、ビットエラーなどによる誤検
出の少なさやクロック抽出の容易さなどの理由から、こ
のような交番パターンを持った信号が用いられることが
多い。

【０００４】一般に、デジタル通信装置には、このよう
な交番パターンの制御信号を検出するための制御信号検
出回路が設けられている。

【０００５】このような制御信号検出回路の従来例とし
て、デジタル通信装置間の警報信号を検出する警報検出
回路を説明する。図７は、このような警報検出回路の従
来例を示す図である。この回路は、１と０とが４ビット
ずつ交互に現れる８ビットの交番パターン“１１１１０
０００”（以下、「交番パターンＡ」と呼ぶ）を検出
し、この交番パターンＡが１６回連続入力されたときに
警報を出力するための回路である。

【０００６】この従来回路は、パターン検出部１００及
び連続一致検出部１２０から構成されている。

【０００７】パターン検出部１００は、入力されるデジ
タル信号から交番パターンＡを検出するための部分であ
り、８ビットのシリアルイン／パラレルアウト型のシフ
トレジスタ１０２と８入力のＡＮＤ回路１０４から構成
されている。シフトレジスタ１０２に入力された８ビッ
トのデジタル信号は並列的にＡＮＤ回路１０４に出力さ
れる。ここで、ＡＮＤ回路１０４の前半４入力には、シ
フトレジスタ１０２の前半の各ビットの値がそのまま入
力され、ＡＮＤ回路１０４の後半４入力には、シフトレ
ジスタ１０２の後半の各ビットの反転値が入力される。
従って、シフトレジスタ１０２に入力された８ビットの
信号が交番パターンＡに一致している場合には、ＡＮＤ
回路１０４の出力は１になる。ＡＮＤ回路１０４の出力
は、連続一致検出部１２０に入力される。なお、図７に
は図示していないが、このパターン検出部１００には、
ＡＮＤ回路１０４の出力が１になると次の８ビットが入
力されるまでＡＮＤ回路１０４の出力を保持する回路が
設けられている。

【０００８】一方、連続一致検出部１２０は、８ビット
のシリアルイン／パラレルアウト型のシフトレジスタ１
２２、８入力のＡＮＤ回路１２４、４入力の負論理ＡＮ
Ｄ回路１２６、及びＲＳフリップフロップ１２８から構
成されている。

【０００９】シフトレジスタ１２２は、前記ＡＮＤ回路
１０４の出力が入力され、入力デジタル信号のビット周
期の８倍の周期のシフトパルスによって駆動される。シ
フトレジスタ１２２の並列出力は、ＡＮＤ回路１２４及
び負論理ＡＮＤ回路１２６にそれぞれ入力される。

【００１０】ＡＮＤ回路１２４は、入力デジタル信号が
交番パターンＡに８回連続して一致したことを検出する
ための回路であり、シフトレジスタ１２２の８出力がす
べて１になったときに論理値１を出力する。一方、負論
理ＡＮＤ回路１２６は、入力デジタル信号に交番パター
ンと不一致のパターンが４回連続したことを検出するた
めの回路であり、シフトレジスタ１２２の末尾４出力が
すべて０になったときに論理値１を出力する。そして、
ＡＮＤ回路１２４及び負論理ＡＮＤ回路１２６の出力
は、ＲＳフリップフロップ１２８のＳ端子及びＲ端子に
それぞれ入力される。

【００１１】ＲＳフリップフロップ１２８は、警報の検
出・解除を行うための回路である。Ｑ出力が０のときは
警報非検出状態であり、Ｑ出力が１になると警報検出状
態となる。このＱ出力は、デジタル通信装置の制御部に
伝送され、制御部ではこのＱ出力の状態に応じてエラー
メッセージ表示等の所定の処理を行う。

【００１２】すなわち、ＡＮＤ回路１２４の出力が１に
なったとき、すなわち交番パターンＡが８回連続して入
力されたときに、ＲＳフリップフロップ１２８のＱ出力
は１になる。そして、Ｑ出力がいったん１になると、負
論理ＡＮＤ回路１２６の出力が１になるまで、すなわち
交番パターンＡと不一致のビット列が４回連続して入力
されるまで警報検出状態は維持され、不一致パターンが
４回連続すると警報状態が解除される。

【００１３】このように、従来の制御信号検出回路は、
交番パターンの検出及びパターン連続の検出をシフトレ
ジスタを用いて行っていた。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た交番パターン検出のための従来の回路構成は、シフト
レジスタを用いるため、回路規模が大きくなりやすく、
ＰＬＤ（Programmable Logic Device ）等への収容が困
難であるという問題があった。

【００１５】すなわち、シフトレジスタを用いる構成の
場合、ｍビットの交番パターンを検出するにはｍ桁のシ
フトレジスタが必要となり、このようなシフトレジスタ
を構成するにはそのｍ個のフリップフロップが必要とな
る。従って、検出対象の交番パターンのビット数が大き
くなるとフリップフロップの数が大きくなり、回路規模
が著しく増大してしまう。

【００１６】本発明は、このような問題を解決するため
になされたものであり、フリップフロップ数が少なく回
路規模が小さいパターン検出回路を提供することを目的
とする。

【００１７】

【課題を解決するための手段】前述の目的を達成するた
めに、本発明に係るパターン検出回路の第１の構成は、
入力されるデジタル信号から、１と０とがｎビットずつ
交互に出現する所定の交番パターンを検出するパターン
検出回路であって、入力デジタル信号に対して所定の同
期関係を有するクロックをカウントし、前記所定交番パ
ターンに対応したパターンを有する参照信号を出力する
カウンタと、前記参照信号及び前記入力デジタル信号が
入力され、両者を比較することにより前記入力デジタル
信号が前記所定交番パターンに一致しているか否かを検
出し、前記入力デジタル信号が前記所定交番パターンに
対して不一致となったときに前記カウンタにリセット信
号を供給するリセット信号生成部と、前記カウンタのカ
ウント値が前記入力デジタル信号のビット周期単位で２
ｎとなったときにパターン検出信号を出力するパターン
検出信号生成部と、を有する。なお、本明細書におい
て、ｎは１以上の整数を表すものとする。

【００１８】第１の構成では、入力されてくるデジタル
信号の各ビットが所定交番パターンに一致しているか否
かを、参照信号と入力デジタル信号とを比較することに
より判別する。参照信号は、所定交番パターンに対応す
るパターンになるように生成する。この参照信号として
は、例えば、所定交番パターンの前半部ｎビットが検出
されるまで即ちカウンタのカウント値がｎ（入力デジタ
ル信号のビット周期単位に換算した場合。以下同様）に
なるまでは１（０）で、カウント値がｎになったことを
トリガとして値が反転し、カウント値が２ｎまでは０
（１）となるようなパターンを用いることができる。こ
のような参照信号は、カウンタ内部の各フリップフロッ
プの状態値を利用して生成することができる。リセット
信号生成部は、このような参照信号と入力デジタル信号
とを比較し、入力デジタル信号が所定交番パターンに一
致しているか否かを判別する。参照信号と入力デジタル
信号との比較は、例えば、両者の排他的論理和あるいは
一致（inclusive ＡＮＤ）をとることにより行うことが
できる。

【００１９】リセット信号生成部は、入力デジタル信号
と所定交番パターンとが不一致となったときに、カウン
タに対してリセット信号を供給する。カウンタは、リセ
ット信号が入力されるとカウント値が０に戻される。す
なわち、この構成では、入力デジタル信号と所定交番パ
ターンとが一致している間はカウンタはカウントアップ
を続け、両者が不一致となるとカウンタがリセットされ
る。

【００２０】したがって、カウンタは、入力デジタル信
号が所定交番パターンの前半の値１（０）に一致し始め
たところからクロックのカウントアップを開始し（なぜ
なら、入力デジタル信号が所定交番パターンの前半の値
に一致するまでは、両者は不一致であり、カウンタがリ
セットされるからである）、両者が一致している間はカ
ウントを続ける。そして、カウンタのカウント値が入力
デジタル信号のビット周期単位で２ｎとなると、入力デ
ジタル信号が２ｎビットにわたって所定交番パターンに
一致したことになる。これは、２ｎビットの入力デジタ
ル信号が所定交番パターンに完全にパターン一致したこ
とを意味する。パターン検出信号生成部は、カウンタの
カウント値に基づき入力デジタル信号と所定交番パター
ンとの２ｎビットにわたる一致を検出したときにパター
ン検出信号を出力する。

【００２１】このような構成によれば、従来のシフトレ
ジスタを用いる構成と比較して、同じビット数の交番パ
ターンを検出するのに必要なフリップフロップをはるか
に少なくすることができる。従来構成では、Ｎビットの
交番パターンを検出するにはＮ個のフリップフロップが
必要であったが、同じ交番パターンを検出するのに本発
明の第１の構成ではｌｏｇ₂ Ｎのオーダーの数のフリッ
プフロップ数で済む。したがって、この構成によれば、
パターン検出回路の回路規模を縮小することができ、Ｐ
ＬＤへの収容が容易になる。

【００２２】また、本発明の第２の構成は、前記第１の
構成において、前記カウンタのカウント値が前記入力デ
ジタル信号のビット周期単位でｎになった時に、前記所
定交番パターンの前半部ｎビットが検出されたことを示
す前半部検出信号を出力するパターン前半部検出部と、
前記入力デジタル信号及び前半部検出信号が入力され、
前記前半部検出信号が入力された後もなお前記前半部の
論理値を有するデジタル信号が入力されている間は、前
記カウンタに対してカウント停止信号を出力するカウン
ト停止信号生成部と、を有し、前記カウンタは、前記カ
ウント停止信号が入力されている間はカウント値を保持
したままカウント動作を一時停止することを特徴とす
る。

【００２３】この第２の構成は、交番パターンの直前の
信号の影響で検出漏れが起こることを防止するための構
成である。

【００２４】第２の構成では、所定交番パターンの前半
部の論理値を有する信号がｎビットにわたって検出され
たのち、更に同じ論理値を有する信号が続く場合は、カ
ウント値を保持したままカウンタの動作を一時停止し、
後半部の論理値を有する信号が入力されたときにカウン
タの動作を再開する。この構成によれば、入力デジタル
信号において交番パターンの前半の値を有する信号に続
いて交番パターンが入力される場合にも、その交番パタ
ーンを検出することが可能になる。

【００２５】また、本発明の第３の構成は、入力された
デジタル信号から、単位パターンとその反転パターンと
が同数ずつ交互に現れる２ｎビットの所定の交番パター
ンを検出するパターン検出回路であって、入力デジタル
信号に対して所定の同期関係を有するクロックをカウン
トし、１と０とがｎビットずつ交互に現れるパターンを
有する参照信号を出力するカウンタと、前記参照信号及
び前記入力デジタル信号が入力され、両信号の排他的論
理和を求めることにより前記入力デジタル信号が前記所
定交番パターンに一致している間は前記入力デジタル信
号を前記単位パターンの繰り返しに変換して出力するパ
ターン変換部と、前記パターン変換部の出力を前記単位
パターンの繰り返しと比較し、両者が不一致となったと
きに前記カウンタにリセット信号を供給するリセット信
号生成部と、前記カウンタのカウント値が前記入力デジ
タル信号のビット周期単位で２ｎになったときにパター
ン検出信号を出力するパターン検出信号生成部と、を有
する。

【００２６】第３の構成は、単位パターンとその反転パ
ターンとが同数ずつ交互に現れる２ｎビットの所定の交
番パターンを検出するためのものである。ここで対象と
なる交番パターンは、例えば“１１０１１１０１００１
０００１０”のようなパターンであり、これは、単位パ
ターン“１１０１”とその反転パターン“００１０”と
が２回ずつ現れる１６ビット（ｎ＝８）の交番パターン
である。

【００２７】この第３の構成も、第１の構成と同様、入
力デジタル信号が所定交番パターンに一致している間、
入力デジタル信号に同期したクロックをカウンタでカウ
ントし、そのカウント値が入力デジタル信号のビット周
期単位で２ｎとなったときに所定交番パターンが検出さ
れたと判定するものである。

【００２８】第３の構成では、単位パターンと０（１）
との排他的論理和と、反転パターンと１（０）との排他
的論理和とが、共に単位パターン（あるいは反転パター
ン）になることを利用する。すなわち、上記交番パター
ンの例でいえば、単位パターン“１１０１”と“０００
０”との排他的論理和は“１１０１”となるが、単位パ
ターンの反転“００１０”と“１１１１”との排他的論
理和も同じ“１１０１”となる。

【００２９】したがって、カウンタの内部状態に基づい
て１と０とがｎビットずつ交互に現れる参照信号を生成
し、パターン変換部にてこの参照信号と入力デジタル信
号との排他的論理和をとれば、入力デジタル信号が所定
交番パターンに一致している間は、そのパターン変換部
の出力は、単位パターン（あるいはその反転パターン）
の繰り返しになる。そこで、リセット信号生成部では、
パターン変換部の出力信号と単位パターン（あるいは反
転パターン）とを比較し、両者が不一致となったときに
カウンタに対してリセット信号を発する。

【００３０】この構成によれば、小さい回路規模で単位
パターンとその反転パターンとが同数ずつ交互に現れる
交番パターンを検出することができる。

【００３１】また、本発明の第４の構成は、入力された
デジタル信号から、ｎビットの第１及び第２のパターン
が交互に現れる所定のパターンを検出するパターン検出
回路であって、前記入力デジタル信号が入力され、前記
入力デジタル信号から第１パターンを検出したときには
論理値１（０）の信号をｎビットの間連続して出力し、
前記入力デジタル信号から第２パターンを検出したとき
には論理値０（１）の信号をｎビットの間連続して出力
する前処理回路と、入力デジタル信号に対して所定の同
期関係を有するクロックをカウントし、１と０とがｎビ
ットずつ交互に現れる出力パターンを出力するカウンタ
と、前記出力パターンに基づいた参照信号及び前記前処
理回路の出力信号が入力され、両者が不一致となったと
きに前記カウンタにリセット信号を供給するリセット信
号生成部と、前記カウンタのカウント値が前記入力デジ
タル信号のビット周期単位で２ｎとなったときに前記所
定パターンを検出したことを示すパターン検出信号を出
力するパターン検出信号生成部と、を有する。

【００３２】この構成では、前処理回路により第１パタ
ーン及び第２パターンをそれぞれｎビットの１（０）及
び０（１）に変換する。このため、入力デジタル信号が
ｎビットの第１及び第２のパターンが交互に現れる所定
パターンを有する場合、前処理回路の出力信号は、１と
０とがｎビットずつ交互に出現する交番パターンとな
る。そして、この交番パターンを第１の構成と同様の原
理で検出することにより、所定パターンを検出する。

【００３３】また、本発明の第５の構成は、上記第１〜
第４の構成において、更に、前記パターン検出信号生成
部及びリセット信号生成部の出力に接続され、前記パタ
ーン検出信号をカウントし、前記リセット信号が入力さ
れるとカウント値がクリアされる第２カウンタと、前記
第２カウンタのカウント値が所定の設定値になったとき
に連続一致信号を出力する連続一致信号生成部と、を有
する。

【００３４】この第５の構成によれば、第２カウンタに
よってパターン検出信号をカウントすることにより、入
力デジタル信号において所定交番パターンが所定回数連
続したことを検出することができる。

【００３５】また、本発明の第６の構成は、上記第５の
構成において、更に、前記連続一致信号生成部における
設定値を可変する一致連続数設定値可変手段を設けたこ
とを特徴とする。

【００３６】この第６の構成によれば、連続一致信号を
発するための条件となる交番パターン連続回数を変更す
ることが可能になる。

【００３７】また、本発明の第７の構成は、上記第５又
は第６の構成において、更に、前記パターン検出信号生
成部に接続され、前記入力デジタル信号に対して所定の
同期関係を有するクロックをカウントし、前記パターン
検出信号が入力されるとカウント値がクリアされる第３
カウンタと、前記第３カウンタのカウント値が前記入力
デジタル信号のビット周期単位で２ｎとなったときに前
記入力デジタル信号が前記所定交番パターンに不一致で
あったことを示すパターン不一致信号を出力するパター
ン不一致信号生成部と、前記パターン検出信号生成部と
パターン不一致信号生成部とに接続され、前記パターン
不一致信号をカウントし、前記パターン検出信号が入力
されるとカウント値がクリアされる第４カウンタと、前
記第４カウンタのカウント値が所定の設定値になったと
きに連続不一致信号を出力する連続不一致信号生成部
と、前記連続一致信号生成部及び連続不一致信号生成部
とに接続され、前記連続一致信号が入力されると警報検
出信号を出力し、前記連続不一致信号が入力されるまで
警報検出信号を出力し続ける警報検出部と、を有する。

【００３８】この第７の構成では、入力デジタル信号に
おいて所定パターンが所定回数以上連続した場合に警報
検出信号を発し、所定パターンでないビット列が所定回
数以上連続した場合に警報検出信号を解除する。

【００３９】第７の構成では、入力デジタル信号が所定
パターンに一致しなかったことを第３カウンタにより検
出する。この第３カウンタは入力デジタル信号に対して
所定の同期関係を有するクロックをカウントし、パター
ン検出信号が入力されるとカウント値がクリアされる。
したがって、第３カウンタがクリアされずにそのカウン
ト値が２ｎになった場合、それまでに入力された２ｎビ
ットのデジタル信号が所定パターンに一致しなかったこ
とを意味する。そこで、パターン不一致信号生成部は、
第３カウンタのカウント値が２ｎになったことを検出し
て、パターン不一致信号を出力する。

【００４０】第４カウンタは、このパターン不一致信号
をカウントする。そして、連続不一致信号生成部は、第
４カウンタのカウント値が所定の設定値になったときに
連続不一致信号を出力する。そして、警報検出部は、連
続一致信号が入力されると警報検出信号を出力し、連続
不一致信号が入力されるまで警報検出信号を出力し続け
る。

【００４１】この構成では、所定パターンが所定回数以
上連続して入力された場合に初めて警報検出信号が発せ
られ、またいったん発せられた警報検出信号は、所定パ
ターンと不一致のパターンが所定回数以上連続して入力
されなければ停止できないので、警報の誤検出を防止す
ることができる。

【００４２】また、本発明の第８の構成は、上記第７の
構成において、前記連続不一致信号生成部における設定
値を可変する不一致連続数設定値可変手段を設けたこと
を特徴とする。

【００４３】この第８の構成によれば、連続不一致信号
を発するための条件となる交番パターン不一致連続回数
を変更することが可能になる。

【００４４】

【発明の実施の形態】以下、本発明に係るパターン検出
回路の実施の形態を図面に基づいて説明する。

【００４５】実施形態１．図１は、本発明に係るパター
ン検出回路の第１の実施形態の回路構成を示す説明図で
ある。図１の回路は、１と０とが４ビットずつ交互に出
現する交番パターンＡ“１１１１００００”が８回連続
して入力されたときに警報検出信号を発し、交番パター
ンＡとは異なる８ビットのパターンが４回連続して入力
されたときに警報検出信号を解除するための回路構成を
示している。

【００４６】図に示すように、カウンタ１０〜１６に
は、それぞれ入力デジタル信号のビットレートに等しい
周波数のクロック（ＣＬＫ）が入力される。カウンタ１
０〜１６は、このクロックをカウントする。カウンタ１
０〜１６のカウント動作は、イネーブル端子Ｅ及びリセ
ット端子Ｒの入力によって制御される。すなわち、各カ
ウンタは、Ｅ端子の入力が“１”の間クロックをカウン
トし、Ｅ端子の入力が０の間はクロックをカウントしな
い。また、Ｒ端子の入力が“１”である場合、カウンタ
はクロックの立上がりで初期値にリセットされる。な
お、本構成ではカウンタ１０及び１４は常にカウント可
能状態であるので、図１ではカウンタ１０及び１４のＥ
端子の図示を省略している。

【００４７】この回路構成では、ＸＯＲ回路２０と第１
のカウンタ１０とにより、入力デジタル信号と検出対象
の交番パターンＡとの一致を検出する。まず、この交番
パターン検出のための構成について説明する。

【００４８】この構成におけるパターン検出の原理は、
入力デジタル信号と交番パターンＡとを１ビットずつ比
較していき、両者の一致をカウンタでカウントし、両者
が８ビット連続して一致した場合に、それまで入力され
た８ビットのデジタル信号が交番パターンＡに一致した
と判定するというものである。

【００４９】この回路構成では、第１カウンタ１０のデ
コード出力に基づき交番パターンＡの反転パターンとな
る参照信号を生成する。この実施形態においては、第１
カウンタ１０は３ビットバイナリカウンタであり、この
第１カウンタ１０の最上位ビットのデコード出力ＱC を
参照信号として利用する。そして、ＸＯＲ回路２０にて
参照信号と入力デジタル信号との排他的論理和をとるこ
とにより、入力デジタル信号と交番パターンＡとがビッ
トごとに一致しているかを調べる。ＸＯＲ回路２０の出
力は、入力デジタル信号が交番パターンＡに一致してい
る間は“１”になり、両者が不一致になると“０”とな
る。したがって、このＸＯＲ回路２０の出力を反転して
第１カウンタ１０のＲ端子に入力すれば、第１カウンタ
１０は入力デジタル信号と交番パターンが一致している
間クロック（ＣＬＫ）をカウントする構成となる。ここ
で、クロックは入力デジタル信号のビットレートと等し
い周波数を有しているので、この第１カウンタ１０のカ
ウント値が８になった場合、それまでに入力された８ビ
ットのデジタル信号列が交番パターンＡに一致していた
と判定できる。この場合、第１カウンタ１０は３ビット
のカウンタであるため、カウント値が８になったときに
桁上げが生じる。そこで、この桁上げ信号（ＣＯ）を交
番パターンＡが検出されたことを示す信号（以下、パタ
ーン検出信号と呼ぶ）として用いる。

【００５０】逆に、入力デジタル信号があるビットにお
いて交番パターンＡと不一致になった場合は、その時点
でＸＯＲ回路２０の出力は“０”となる。すると、第１
カウンタ１０のＲ入力が“１”となって、第１カウンタ
１０が初期状態（ＱA ＝ＱB＝ＱC ＝０）にリセットさ
れる。

【００５１】以上の処理の流れを図２を参照して説明す
る。

【００５２】図２は、第１カウンタ１０及びＸＯＲ回路
２０による交番パターンＡの検出動作の一例を表すタイ
ムチャートである。第１カウンタ１０は初期状態がＱA
＝ＱB ＝ＱC ＝０と設定されているので、図２に示すよ
うに、参照信号ａ（＝ＱC ）は最初は論理値“０”とな
っている。よって、入力デジタル信号の論理値が“０”
である間はＸＯＲ回路２０の出力ｂが“０”となる。し
たがって、第１カウンタ１０のＲ入力は“１”となり、
第１カウンタ１０はクロック（ＣＬＫ）の立上がりごと
に初期状態にリセットされる。時刻ｔ1 になって入力デ
ジタル信号の論理値が“１”になると、ＸＯＲ回路２０
の出力ｂが“１”となるため、第１カウンタ１０のＲ入
力が０となって第１カウンタ１０はクロック（ＣＬＫ）
のカウントを開始する。

【００５３】図２の例では、入力デジタル信号は、時刻
ｔ1 以降“１１１１００００”と変化する。時刻ｔ1 か
らｔ2 までは、参照信号ａの値が“０”であるのに対し
入力信号の値は“１”なので、ＸＯＲ回路２０の出力ｂ
は“１”となり、第１カウンタ１０はカウントアップを
続ける。時刻ｔ2 になると、第１カウンタ１０はそれま
でに４クロックをカウントしたため、最上位ビットＱC
の値が“１”となり、参照信号ａの値が“０”から
“１”に変わる。時刻ｔ2 〜ｔ4 までは、参照信号ａの
値が“１”であるのに対し入力信号の値が“０”なの
で、やはりＸＯＲ回路２０の出力ｂは“１”のままとな
り、第１カウンタ１０はカウントアップを続ける。そし
て、時刻ｔ3 の８つめのクロックの立上がりで、ＣＯ出
力（図２の信号ｃ）が“１”となる。このＣＯ出力が、
パターン検出信号として第２カウンタ１２に供給され
る。

【００５４】そして、時刻ｔ4 では、ＱC ＝０に戻って
いるので、参照信号ａの値も“０”になっている。一
方、この例では、入力デジタル信号は、時刻ｔ4 以降
“１１０…”と変化する。したがって、時刻ｔ5 までは
ＸＯＲ回路２０の出力ｂは“１”のままであり、第１カ
ウンタ１０はカウントアップ動作を行う。

【００５５】ところが、時刻ｔ5 になると、入力デジタ
ル信号が“０”になってしまい、交番パターンＡとの一
致関係が崩れる。すると、ＸＯＲ回路２０の出力ｂが
“０”となるため、第１カウンタ１０のＲ入力が“１”
となる。このため、第１カウンタ１０は、クロックに同
期して初期状態にリセットされる。

【００５６】このように、図１に示す回路構成によれ
ば、第１カウンタ１０とＸＯＲ回路２０との働きによ
り、入力デジタル信号から交番パターンＡを検出するこ
とができる。従来のシフトレジスタを用いたパターン検
出法では、８ビットの交番パターンの検出のためのシフ
トレジスタを構成するのに８つのフリップフロップが必
要であったが、この構成によれば、カウンタに３つのフ
リップフロップが必要なだけであり、フリップフロップ
数が大幅に削減される。より一般にいえば、、２^mビッ
トの交番パターンの検出の場合、シフトレジスタで検出
回路を構成すると２^m 個のフリップフロップが必要とな
るが、この実施形態の回路構成によれば、ｍ個のフリッ
プフロップで済む。

【００５７】以上、実施形態１における交番パターン検
出の動作について説明した。次に、交番パターンＡの検
出に基づく警報検出の動作について説明する。

【００５８】この実施形態では、警報の誤検出を防ぐた
めに、交番パターンＡが８回連続して入力されたときに
初めて警報検出信号を発する構成をとっている。このた
め、この実施形態では、第２カウンタ１２によって、入
力デジタル信号における交番パターンＡの連続回数をカ
ウントする。

【００５９】第２カウンタ１２は、第１カウンタ１０の
ＣＯ出力に基づきカウントを行う。第１カウンタ１０の
ＣＯ出力は、第２カウンタ１２のＥ端子に入力される。
第２カウンタ１２は、第１カウンタ１０のＣＯ出力が
“１”になっている間のみカウント可能（イネーブル）
状態となり、その間クロック（ＣＬＫ）のカウントを行
う。前述したように第１カウンタ１０のＣＯ出力は交番
パターンＡを１パターン検出するごとに１クロック周期
だけ論理値“１”になるので、第２カウンタ１２のカウ
ント値は、交番パターンＡが１パターン検出されるごと
に１ずつ増加する。この例では、第２カウンタ１２は３
ビットのバイナリカウンタである。したがって、第２カ
ウンタ１２の初期値を０に設定すれば、第２カウンタ１
２のカウント値が８になったとき、すなわち入力デジタ
ル信号において交番パターンＡが８回連続して検出され
たときにＣＯ出力が“１”となる。

【００６０】この第２カウンタ１２のＣＯ出力は、警報
検出回路３０に入力される。警報検出回路３０はＲＳフ
リップフロップから構成されており、第２カウンタ１２
のＣＯ出力はＳ端子に入力される。したがって、交番パ
ターンＡが８回連続すると警報検出回路３０のＱ出力が
“１”となる。この論理値“１”のＱ出力が警報検出信
号となる。このＱ出力は、デジタル通信装置の制御部に
伝送され、制御部ではこのＱ出力の状態に応じてエラー
メッセージ表示等の所定の処理を行う。

【００６１】なお、第２カウンタ１２の桁上がりの前
に、入力デジタル信号と交番パターンＡとの不一致が検
出された場合、第２カウンタ１２をリセットする必要が
ある。このため、この実施形態１は、ＸＯＲ回路２０の
出力の反転を第２カウンタ１２のリセット端子（Ｒ）に
入力する構成となっている。

【００６２】次に、このようにして生成された警報検出
信号を解除するための構成について説明する。この実施
形態では、ビットエラー等により誤って警報が解除され
ることを防ぐために、交番パターンＡでないパターンが
４回連続して入力されたときに初めて警報検出信号を解
除する構成をとっている。

【００６３】このため、この実施形態１では、第３カウ
ンタ１４によって交番パターンＡでないパターン（以
下、非交番パターンと呼ぶ）を検出し、第４カウンタに
よってその非交番パターンの４回連続を検出する。

【００６４】第３カウンタ１４は、第１カウンタ１０同
様、３ビットバイナリカウンタであり、クロック（ＣＬ
Ｋ）をカウントする。第３カウンタ１４のＲ端子には、
第１カウンタ１０のＣＯ出力が入力される。したがっ
て、第３カウンタ１４のカウント値が８になった場合、
それまでに入力された８ビットのデジタル信号が交番パ
ターンＡに一致しなかったことを意味する。なぜなら、
もし入力された８ビットのデジタル信号が交番パターン
Ａに一致していれば、その一致が検出された時点で第１
カウンタ１０のＣＯ出力が“１”となるので、これによ
って第３カウンタ１４がリセットされるからである。

【００６５】この第３カウンタ１４のＣＯ出力は、第４
カウンタ１６のＥ端子に入力される。第４カウンタ１６
は、前述の第２カウンタ１２と同様の動作で非交番パタ
ーンの連続回数をカウントする。ここで、第４カウンタ
１６は２ビットバイナリカウンタであり、第４カウンタ
１６のカウント値が４になったとき、すなわち入力デジ
タル信号において非交番パターンＡが４回連続したとき
に、ＣＯ出力が“１”となる。

【００６６】この第４カウンタ１６のＣＯ出力は、警報
検出回路３０のＲ端子に入力される。したがって、警報
検出信号発信中において、入力デジタル信号に非交番パ
ターンＡが４回連続したときには、警報検出回路３０の
Ｑ出力が“０”となり、警報検出信号が解除される。

【００６７】なお、入力デジタル信号が交番パターンＡ
と一致した場合にこの第４カウンタ１６のカウント値を
リセットするために、第１カウンタ１０のＣＯ出力が第
４カウンタ１６のＲ端子に入力される。

【００６８】以上、本発明の実施形態１について説明し
た。この実施形態１によれば、従来よりも小さい回路規
模で交番パターンの検出、及び警報検出信号の設定・解
除を行うことが可能になる。

【００６９】なお、以上の例は８ビットの交番パターン
Ａを検出する例であったが、本実施形態の回路構成は、
他のビット数の交番パターンの検出にも容易に拡張可能
である。例えば、１と０とが２^m-1 ビットずつ交互に現
れる２^m ビットの交番パターンの検出するには、第１カ
ウンタ１０としてｍビットのバイナリカウンタを用い、
そのカウンタの最上位ビットのデコード出力を参照信号
ａとしてＸＯＲ回路２０に入力すればよい。また、“１
１１０００”などのビット数が２^m でない交番パターン
の場合にも、本実施形態の構成は有効である。この場
合、例えば第１カウンタ１０の出力に簡単な論理回路を
付加することにより、カウンタ１０が交番パターンの半
分までカウントしたときに反転するような参照信号を生
成し、これを入力デジタル信号との比較に用いればよ
い。

【００７０】また、図１の回路構成は、１から始まる交
番パターンの検出のためのものであったが、簡単な変更
により０から始まる交番パターン（例えば“００００１
１１１”など）を検出することもできる。これは、例え
ばＸＯＲ回路２０を一致回路（inclusive ＡＮＤ）に変
更することによっても達成できるし、第１カウンタ１０
の最上位ビットのデコードＱC を反転してＸＯＲ回路２
０に入力することによっても達成できる。

【００７１】また、以上の例では、交番パターンの８回
連続により警報検出信号を設定し、非交番パターンの４
回連続により警報検出信号を解除したが、この警報検出
信号の設定・解除の条件となるパターン連続回数を変更
可能な構成とすることもできる。これには、第２カウン
タ１２及び第４カウンタ１６の初期状態の設定を変更す
るスイッチを設ければよい。例えば、スイッチによって
第２カウンタ１２の初期状態をＱA ＝ＱB ＝０、ＱC ＝
１に設定すると、交番パターンの４回連続により警報検
出信号を設定することができる。

【００７２】また、以上の例では、各カウンタが入力デ
ジタル信号のビットレートに等しい周波数を有するクロ
ックをカウントする構成であったが、クロックはこれに
限られるものではなく、入力デジタル信号に対して一定
の同期関係を持っていればよい。この場合、カウンタの
ビット数（段数）などを、入力デジタル信号とクロック
との周波数の比に応じて調整する必要があるのはもちろ
んである。

【００７３】実施形態２．前述の交番パターンＡ“１１
１１００００”の検出時において、交番パターンＡが
“…０１”の後に続いて入力された場合を考える。最初
から見ると、入力される信号列は“…０１１１１１００
００…”となる。この場合、上記実施形態１では、最初
の“１”が入力されたところからカウントを開始するた
め、５ビット目の“１”が入力されたところでＸＯＲ回
路の出力が“０”となって第１カウンタ１０がリセット
されてしまう。したがって、入力デジタル信号中に交番
パターンＡが含まれているにもかかわらず、その交番パ
ターンＡが検出されなくなってしまう。

【００７４】この第２の実施形態は、このような交番パ
ターン直前の信号の影響による交番パターンの検出漏れ
を防止するための構成である。

【００７５】図３は、この実施形態２の回路構成を示す
説明図である。図３において、図１の構成要素と同一の
構成要素には同一の符号を付してその説明を省略する。

【００７６】この構成では、交番パターンＡの前半部の
論理値“１”が４ビット入力されたことを検出した後さ
らに論理値“１”の信号が入力された場合には、第１カ
ウンタ１０の状態（カウント値）を保持したままカウン
トアップ動作を一時停止させる。そして、交番パターン
Ａの後半部の論理値“０”を有する信号が入力されたと
きに、保持された状態からカウントアップ動作を再開す
る。これにより、交番パターンＡの直前の信号によって
生じる余分の信号“１”が、いわばスキップされること
になるので、前記実施形態１と同様第１カウンタ１０の
ＣＯ信号により交番パターンＡ検出の有無を知ることが
できる。

【００７７】このような動作を実現するために、図３の
構成では、まずＡＮＤ回路２２により交番パターンＡの
前半部“１１１１”を検出する。ＡＮＤ回路２２には、
３ビットバイナリカウンタである第１カウンタ１０の各
ビットのデコード出力（カウンタ内部の各フリップフロ
ップのＱ出力）が入力される。ここで、最下位ビットＱ
A と中位ビットＱB はＡＮＤ回路２２に反転入力され、
最上位ビットＱC はＡＮＤ回路２２にそのまま入力され
る。したがって、このＡＮＤ回路２２の出力は、第１カ
ウンタ１０の状態がＱC ＝１かつＱB ＝ＱA ＝０の時に
論理値“１”となる。このタイミングは、第１カウンタ
１０がクロックを４個のクロックをカウントしたとき、
すなわち交番パターンＡの前半部“１１１１”が検出さ
れたときに対応する。このように、ＡＮＤ回路２２の出
力から、交番パターンＡの前半部が検出されたか否かが
判別できる。

【００７８】ＡＮＤ回路２４は、前記ＡＮＤ回路２２の
出力と入力デジタル信号との論理和を求める。交番パタ
ーンＡの前半部“１１１１”が検出されＡＮＤ回路２２
の出力が“１”になった後、さらに論理値“１”のデジ
タル信号が入力された場合は、このＡＮＤ回路２４の出
力は“１”となる。そして、ＡＮＤ回路２４の出力が
“１”の間は、第１カウンタ１０のＥ入力が“０”にな
るため、この間は第１カウンタ１０はクロックをカウン
トしない。

【００７９】なお、この間は、参照信号ａ（＝ＱC ）は
“１”であり、入力デジタル信号も“１”なので、ＸＯ
Ｒ回路２０の出力は“０”となる。したがって、図１の
構成のようにＸＯＲ回路２０の出力を第１カウンタ１０
のＲ端子に入力すると、第１カウンタ１０がリセットさ
れてしまう。そこで、図３の回路構成では、ＸＯＲ回路
２０の出力とＡＮＤ回路２４の出力の論理和を第１カウ
ンタ１０のＲ端子に入力する構成をとっている。ＡＮＤ
回路２６は、ＸＯＲ回路２０の出力とＡＮＤ回路２４の
出力の反転がそれぞれ入力され、それらの論理積を反転
して出力するので、論理的にはＯＲ回路と等価である。
したがって、ＡＮＤ回路２６の出力は、ＸＯＲ回路２０
の出力が“０”であっても、ＡＮＤ回路２４の出力が
“１”であれば“１”になる。この構成によれば、デジ
タル信号列“１１１１”が入力されたあとにさらに
“１”が入力された場合には、第１カウンタ１０はリセ
ットされない。

【００８０】以上の説明から分かるように、図３の回路
構成によれば、“１１１１”に続いて更に“１”の信号
が入力された場合には、第１カウンタ１０は、リセット
されずに、内部状態を保ったままカウント動作を停止す
る。したがって、その間にクロックが入力されても第１
カウンタ１０の内部状態は変化しないので、ＡＮＤ回路
２２の出力は次のタイミングでも“１”となる。よっ
て、交番パターンＡの前半部が検出された後に続けて
“１”が入力されている間は、第１カウンタ１０の状態
は変化しない。

【００８１】ところが、その後、デジタル信号“０”が
入力されると、ＡＮＤ回路２４の出力が“０”となり、
その結果第１カウンタ１０のＥ入力が“１”となるの
で、第１カウンタ１０はカウント動作可能となる。この
とき、ＸＯＲ回路２０の出力は１となる（ＱC ＝１，入
力＝０だから）ので、ＡＮＤ回路２６の出力は“１”の
ままとなり、第１カウンタ１０は、リセットされずに、
それまで保持されていた内部状態からカウント動作を再
開する。

【００８２】このように、図３の回路構成によれば、第
１カウンタ１０は、余分の信号“１”を飛ばしてカウン
トするので、カウント値が８になったときの第１カウン
タのＣＯ出力“１”が、交番パターンＡを検出したこと
を示す信号となる。

【００８３】以上説明したように、この実施形態２によ
れば、交番パターンの前半の値を有する信号に続いて交
番パターンが入力される場合にも、その交番パターンを
検出することが可能になる。

【００８４】なお、図３のその他の構成要素は、図１の
ものと同様である。したがって、図３の回路によれば、
図１の回路と同様、警報検出信号の設定・解除を行うこ
とができる。

【００８５】実施形態３．実施形態１及び２は、“１１
１１００００”のような１と０とが同数ずつ交互に現れ
る交番パターンの検出を対象とするものであった。これ
に対して、本実施形態は、ある単位パターンとその単位
パターンの反転パターンとが交互に現れる交番パターン
の検出を目的とする。

【００８６】図４は、実施形態３の回路構成を示す説明
図である。図４において、図１の構成要素と同一の構成
要素には同一の符号を付してその説明を省略する。

【００８７】図４においては、ＸＯＲ回路２０の出力が
単位パターン検出回路４０に入力され、単位パターン検
出回路４０の出力の反転が第１カウンタ１０のＲ端子に
入力される。

【００８８】単位パターン検出回路４０は、入力された
信号と単位パターンとを各ビットごとに順次比較し、入
力された信号が単位パターンに一致している間“１”を
出力し、入力された信号が単位パターンと不一致になる
と“０”を出力する回路である。

【００８９】図４の回路構成における交番パターンの検
出の流れを、単位パターン“１１０１”とその反転パタ
ーン“００１０”とが交互に現れる交番パターン“１１
０１００１０”（以下、交番パターンＢとよぶ）の検出
を例にとって説明する（なお、本実施形態において“１
１０１”と“００１０”のどちらを単位パターンと捉え
ても本質的な違いはない）。

【００９０】図４の回路に、交番パターンＢを有するデ
ジタル信号が順次入力されきた場合、最初は第１カウン
タ１０の最上位ビットのデコード出力ＱC が“０”なの
で、ＸＯＲ回路２０からは順に“１１０１”が出力され
る。この出力パターンは、単位パターン“１１０１”に
一致しているので、この間単位パターン検出回路４０か
らは論理値“１”が出力される。したがって、第１カウ
ンタ１０はこの間カウントアップを続ける。そして、交
番パターンＢの前半部が入力され、第１カウンタ１０の
カウント値が４になったところでデコード出力ＱC が
“１”となる。この後、入力デジタル信号は“００１０
…”と変化するので、ＸＯＲ回路２０からはやはり順に
“１１０１”が出力される。したがって、この場合も単
位パターン検出回路４０からは“１”が出力され続ける
ので、第１カウンタ１０は更にカウントアップを続行す
る。したがって、第１カウンタのＣＯ出力が“１”にな
ったとき、入力デジタル信号が交番パターンＢに８ビッ
ト連続して一致したことになり、そのＣＯ出力“１”が
交番パターンＢの検出信号となる。

【００９１】なお、カウントアップの途中で入力デジタ
ル信号が交番パターンＢと不一致になった場合は、単位
パターン検出回路４０の出力が“０”となって、第１カ
ウンタ１０が初期状態にリセットされる。

【００９２】図４のその他の構成要素は、図１のものと
同様である。したがって、図４の回路構成によれば、図
１の場合と同様、警報検出信号の設定・解除を行うこと
ができる。

【００９３】以上説明したように、実施形態３によれ
ば、単位パターンとその反転パターンとが交互に現れる
交番パターンを検出することができる。

【００９４】なお、図４の回路構成は、単位パターンと
その反転パターンとが同数ずつ交互に現れる交番パター
ンにも容易に拡張できる。例えば、“１１０１１１０１
００１０００１０”は単位パターン“１１０１”と反転
パターン“００１０”とが２回ずつ現れる交番パターン
であるが、この交番パターンを検出するには、例えば第
１カウンタ１０を４ビットバイナリカウンタに代え、そ
の最上位ビットのデコード出力ＱD を参照信号としてＸ
ＯＲ回路２０に入力する構成とすればよい。この場合、
単位パターン検出回路４０としては、入力される信号が
“１１０１”に一致している間“１”を出力する回路を
そのまま用いることができる。

【００９５】実施形態４．この実施形態４は、同ビット
数の２つのパターン（以下、第１パターン及び第２パタ
ーンと呼ぶ）が交互に現れるパターンの検出を目的とす
る。

【００９６】図５は、実施形態４の回路構成を示す説明
図である。図５において、図１の構成要素と同一の構成
要素には同一の符号を付してその説明を省略する。

【００９７】図５の構成は、４ビットの第１パターンと
第２パターンとが交互に繰り返す信号パターンを検出対
象としている。図５において、入力デジタル信号は、ま
ず前処理回路５０に入力される。前処理回路５０は、入
力デジタル信号のなかから第１パターンを検出したとき
には４ビットの“１”を出力（すなわち、４ビット周期
の間“１”を出力）し、入力デジタル信号のなかから第
２パターンを検出したときには４ビットの“０”を出力
する。したがって、第１パターンと第２パターンとが交
互に入力されてくる間は、前処理回路５０からは、“１
１１１”と“００００”とが交互に出力される。なお、
入力デジタル信号のパターンが第１パターンと第２パタ
ーンの繰り返しから外れた場合は、この前処理回路５０
の出力は、“１１１１”と“００００”の交番パターン
から外れる。この前処理回路５０の出力は、ＸＯＲ回路
２０に入力される。

【００９８】ＸＯＲ回路２０以降の回路構成について
は、図５は図１と全く同じ構成となっている。したがっ
て、図５の構成では、第１カウンタ１０とＸＯＲ回路２
０の働きにより“１１１１００００”のパターンを検出
することにより、入力デジタル信号が前記第１及び第２
パターンの繰り返しであるか否かを検出することができ
る。

【００９９】なお、図５における前処理回路５０は、簡
単な論理回路で容易に構成可能である。図６に、前処理
回路５０の一例を示す。図６に示す前処理回路の例は、
第１パターン“０１０１”と第２パターン“１００１”
とが交互に現れるパターンを検出するために用いる回路
構成を示している。

【０１００】図６において、入力デジタル信号は、シフ
トレジスタ５２のデータ入力端子（ＩＮ）に入力され
る。シフトレジスタ５２は、シリアルイン／パラレルア
ウト型の４ビットシフトレジスタである。シフトレジス
タ５２は、クロック（ＣＬＫ）にしたがってデータをシ
フトしていく。なお、このクロック（ＣＬＫ）は、図５
の各カウンタ１０〜１６に供給されているものと同一で
ある。

【０１０１】シフトレジスタ５２のＱA 〜ＱD 出力は、
それぞれ２つに分岐し、ＡＮＤ回路５４及び５６に入力
される。ＡＮＤ回路５４は、パターン“０１０１”を検
出するための回路であり、ＡＮＤ回路５６は、パターン
“１００１”を検出するための回路である。

【０１０２】ＡＮＤ回路５４の出力はＲＳフリップフロ
ップ５８のＳ端子に入力され、ＡＮＤ回路５６の出力は
Ｒ端子に入力される。そして、このＲＳフリップフロッ
プ５８のＱ出力が前処理回路５０の出力となる。

【０１０３】以上のような回路構成において、シフトレ
ジスタ５２に“０１０１１００１…”の順にデジタル信
号が入力された場合を考える。このデジタル信号列が順
に入力されていき、“０１０１”の最後の“１”が入力
されたときに、ＡＮＤ回路５４の出力は“１”となる。
この出力によりＲＳフリップフロップ５８はセットさ
れ、Ｑ出力が“１”となる。そして、次にＲ端子に
“１”が入力されるまで、ＲＳフリップフロップ５８は
Ｑ＝１を維持する。なお、図６の構成においては、ＲＳ
フリップフロップ５８のイネーブル信号を制御すること
により、“０１０１”又は“１００１”を検出した場合
は４ビット後（４クロック後）までＲＳフリップフロッ
プ５８の内部状態が変化しないようにしている。したが
って、“０１０１”が検出された後４クロックの間はＲ
Ｓフリップフロップ５８からは“１”が出力される。

【０１０４】そして、“０１０１”の検出の後４クロッ
ク経過したたときには、シフトレジスタ５２の出力は
“１００１”となり、ＡＮＤ回路５６の出力が“１”と
なる。このときＲＳフリップフロップ５８は、イネーブ
ル信号により再び動作可能となっており、ＡＮＤ回路５
６の出力“１”により状態変化してＱ出力が“０”とな
る。

【０１０５】以上の説明から分かるように、入力デジタ
ル信号において“０１０１”と“１００１”のパターン
が交互に繰り返されている間は、前処理回路５０の出力
は“１１１１”と“００００”とが交互に繰り返す交番
パターンになる。したがって、この前処理回路５０の出
力を実施形態１と同様の回路構成に入力して交番パター
ン“１１１１００００”を検出することにより、“０１
０１”と“１００１”とが交互に現れるパターンを検出
することができる。

【０１０６】なお、入力デジタル信号が“０１０１”と
“１００１”とが交互に現れるパターンから外れた場合
には、ＲＳフリップフロップ５８のＱ出力の変化が４ビ
ット周期からずれるので、前処理回路５０の出力は交番
パターン“１１１１００００”と一致しなくなる。した
がって、入力デジタル信号が“０１０１”と“１００
１”とが交互に現れるパターンから外れた場合には、図
５の構成において、第１カウンタ１０及び第２カウンタ
１２がリセットされる。

【０１０７】このように、実施形態４によれば、同ビッ
ト数の２種類のパターンが交互に現れるパターンを検出
することができる。

【０１０８】なお、図５のその他の構成要素は、図１の
ものと同様である。したがって、図５の回路構成でも、
図１の場合と同様、警報検出信号の設定・解除を行うこ
とができる。

【０１０９】

【発明の効果】以上説明したように、本発明の第１の構
成によれば、従来構成よりも小さい回路規模で１と０と
がｎビットずつ交互に現れる交番パターンを検出するこ
とができる。

【０１１０】また、本発明の第２の構成によれば、交番
パターンの前半の値を有する信号に続いて交番パターン
が入力される場合にも、その交番パターンを検出するこ
とが可能になる。

【０１１１】また、本発明の第３の構成によれば、小さ
い回路規模で単位パターンとその反転パターンとが同数
ずつ交互に現れる交番パターンを検出することができ
る。

【０１１２】また、本発明の第４の構成によれば、小さ
い回路規模でｎビットの第１及び第２のパターンが交互
に現れる所定のパターンを検出することができる。

【０１１３】また、本発明の第５の構成によれば、入力
デジタル信号において所定（交番）パターンが所定設定
値だけ連続したことを検出することができる。

【０１１４】また、本発明の第６の構成によれば、連続
一致信号を発するための条件となる交番パターン連続回
数を変更することが可能になる。

【０１１５】また、本発明の第７の構成によれば、所定
パターンが所定回数以上連続して入力された場合に初め
て警報検出信号が発せられ、またいったん発せられた警
報検出信号は、所定パターンと不一致のパターンが所定
回数以上連続して入力されなければ停止できないので、
警報の誤検出を防止することができる。

【０１１６】そして、本発明の第８の構成によれば、警
報解除の条件となる交番パターン不一致連続回数を変更
することが可能になる。

【図面の簡単な説明】

【図１】 本発明に係るパターン検出回路の実施形態１
の回路構成を示す説明図である。

【図２】 実施形態１の各点における信号のタイムチャ
ートである。

【図３】 本発明に係るパターン検出回路の実施形態２
の回路構成を示す説明図である。

【図４】 本発明に係るパターン検出回路の実施形態３
の回路構成を示す説明図である。

【図５】 本発明に係るパターン検出回路の実施形態４
の回路構成を示す説明図である。

【図６】 実施形態４における前処理回路の構成の一例
を示す説明図である。

【図７】 従来の警報検出回路の構成を示す説明図であ
る。

【符号の説明】

１０ 第１カウンタ、１２ 第２カウンタ、１４ 第３
カウンタ、１６ 第４カウンタ、２０ ＸＯＲ回路、２
２〜２６ ＡＮＤ回路、３０ 警報検出回路、４０ 単
位パターン検出回路、５０ 前処理回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力されるデジタル信号から、１と０と
   がｎビットずつ交互に出現する所定の交番パターンを検
   出するパターン検出回路であって、 入力デジタル信号に対して所定の同期関係を有するクロ
   ックをカウントし、前記所定交番パターンに対応したパ
   ターンを有する参照信号を出力するカウンタと、 前記参照信号及び前記入力デジタル信号が入力され、両
   者を比較することにより前記入力デジタル信号が前記所
   定交番パターンに一致しているか否かを検出し、前記入
   力デジタル信号が前記所定交番パターンに対して不一致
   となったときに前記カウンタにリセット信号を供給する
   リセット信号生成部と、 前記カウンタのカウント値が前記入力デジタル信号のビ
   ット周期単位で２ｎとなったときにパターン検出信号を
   出力するパターン検出信号生成部と、 を有するパターン検出回路。
2. 【請求項２】 請求項１記載のパターン検出回路におい
   て、 前記カウンタのカウント値が前記入力デジタル信号のビ
   ット周期単位でｎになった時に、前記所定交番パターン
   の前半部ｎビットが検出されたことを示す前半部検出信
   号を出力するパターン前半部検出部と、 前記入力デジタル信号及び前半部検出信号が入力され、
   前記前半部検出信号が入力されたあともなお前記前半部
   の論理値を有するデジタル信号が入力されている間は、
   前記カウンタに対してカウント停止信号を出力するカウ
   ント停止信号生成部と、 を有し、 前記カウンタは、前記カウント停止信号が入力されてい
   る間はカウント値を保持したままカウント動作を一時停
   止することを特徴とするパターン検出回路。
3. 【請求項３】 入力されたデジタル信号から、単位パタ
   ーンとその反転パターンとが同数ずつ交互に現れる２ｎ
   ビットの所定の交番パターンを検出するパターン検出回
   路であって、 入力デジタル信号に対して所定の同期関係を有するクロ
   ックをカウントし、１と０とがｎビットずつ交互に現れ
   るパターンを有する参照信号を出力するカウンタと、 前記参照信号及び前記入力デジタル信号が入力され、両
   信号の排他的論理和を求めることにより前記入力デジタ
   ル信号が前記所定交番パターンに一致している間は前記
   入力デジタル信号を前記単位パターンの繰り返しに変換
   して出力するパターン変換部と、 前記パターン変換部の出力を前記単位パターンの繰り返
   しと比較し、両者が不一致となったときに前記カウンタ
   にリセット信号を供給するリセット信号生成部と、 前記カウンタのカウント値が前記入力デジタル信号のビ
   ット周期単位で２ｎになったときにパターン検出信号を
   出力するパターン検出信号生成部と、 を有するパターン検出回路。
4. 【請求項４】 入力されたデジタル信号から、ｎビット
   の第１及び第２のパターンが交互に現れる所定のパター
   ンを検出するパターン検出回路であって、 前記入力デジタル信号が入力され、前記入力デジタル信
   号から第１パターンを検出したときには論理値１（０）
   の信号をｎビットの間連続して出力し、前記入力デジタ
   ル信号から第２パターンを検出したときには論理値０
   （１）の信号をｎビットの間連続して出力する前処理回
   路と、 入力デジタル信号に対して所定の同期関係を有するクロ
   ックをカウントし、１と０とがｎビットずつ交互に現れ
   るパターンを有する参照信号を出力するカウンタと、 前記参照信号及び前記前処理回路の出力信号が入力さ
   れ、両者が不一致となったときに前記カウンタにリセッ
   ト信号を供給するリセット信号生成部と、 前記カウンタのカウント値が前記入力デジタル信号のビ
   ット周期単位で２ｎとなったときに前記所定パターンを
   検出したことを示すパターン検出信号を出力するパター
   ン検出信号生成部と、 を有するパターン検出回路。
5. 【請求項５】 請求項１〜４のいずれかに記載のパター
   ン検出回路において、 前記パターン検出信号生成部及びリセット信号生成部の
   出力に接続され、前記パターン検出信号をカウントし、
   前記リセット信号が入力されるとカウント値がクリアさ
   れる第２カウンタと、 前記第２カウンタのカウント値が所定の設定値になった
   ときに連続一致信号を出力する連続一致信号生成部と、 を有するパターン検出回路。
6. 【請求項６】 請求項５記載のパターン検出回路におい
   て、 前記連続一致信号生成部における設定値を可変する一致
   連続数設定値可変手段を設けたことを特徴とするパター
   ン検出回路。
7. 【請求項７】 請求項５又は６に記載のパターン検出回
   路において、 前記パターン検出信号生成部に接続され、前記入力デジ
   タル信号に対して所定の同期関係を有するクロックをカ
   ウントし、前記パターン検出信号が入力されるとカウン
   ト値がクリアされる第３カウンタと、 前記第３カウンタのカウント値が前記入力デジタル信号
   のビット周期単位で２ｎとなったときに前記入力デジタ
   ル信号が前記所定交番パターンに不一致であったことを
   示すパターン不一致信号を出力するパターン不一致信号
   生成部と、 前記パターン検出信号生成部とパターン不一致信号生成
   部とに接続され、前記パターン不一致信号をカウント
   し、前記パターン検出信号が入力されるとカウント値が
   クリアされる第４カウンタと、 前記第４カウンタのカウント値が所定の設定値になった
   ときに連続不一致信号を出力する連続不一致信号生成部
   と、 前記連続一致信号生成部及び連続不一致信号生成部とに
   接続され、前記連続一致信号が入力されると警報検出信
   号を出力し、前記連続不一致信号が入力されるまで警報
   検出信号を出力し続ける警報検出部と、 を有するパターン検出回路。
8. 【請求項８】 請求項７に記載のパターン検出回路にお
   いて、 前記連続不一致信号生成部における設定値を可変する不
   一致連続数設定値可変手段を設けたことを特徴とするパ
   ターン検出回路。