SU1431075A2 - Устройство дл декодировани двоичных последовательностей - Google Patents

Устройство дл декодировани двоичных последовательностей Download PDF

Info

Publication number
SU1431075A2
SU1431075A2 SU874194058A SU4194058A SU1431075A2 SU 1431075 A2 SU1431075 A2 SU 1431075A2 SU 874194058 A SU874194058 A SU 874194058A SU 4194058 A SU4194058 A SU 4194058A SU 1431075 A2 SU1431075 A2 SU 1431075A2
Authority
SU
USSR - Soviet Union
Prior art keywords
coordinates
counter
binary sequence
block
inputs
Prior art date
Application number
SU874194058A
Other languages
English (en)
Inventor
Борис Аркадьевич Френкель
Александр Викторович Медников
Виктор Васильевич Величенков
Андрей Сергеевич Косолапов
Владимир Федорович Тимошенков
Сергей Иванович Наумкин
Original Assignee
Предприятие П/Я М-5343
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5343 filed Critical Предприятие П/Я М-5343
Priority to SU874194058A priority Critical patent/SU1431075A2/ru
Application granted granted Critical
Publication of SU1431075A2 publication Critical patent/SU1431075A2/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в системах передачи информации , в частности в системах синхронизации. Цель изобретени  состоит в обеспечении заданной веро тности ложного приема координат символов двоичной последовательности путем проверки на упор доченность следовани  символов двоичной последовательности . Устройство мажоритарного декодировани  содержит входной регистр 1, блок 2 проверочных сумматоров- , мажоритарный элемент 3, Дополнительный регистр 4, определитель 5 координат, формирователь 6 координат , элемент 7 задержки, блок 8 сравнени  и счетчик 9. Веро тность ложного приема определ етс  величиной S, где S - число совпадений, подсчитанное счетчиком 9. Задание S позвол ет обеспечить требуемую веро тность ложного приема. 1 ил. (Л

Description

Smff
K SY i-s ai.ai.,,ai,,ai i
д;;
с/с
СП
ГЧ)
i I
4
Изобретение относитс  к импульсной технике и может быть использовано в системах передачи информации, в частности в системах синхронизации,  вл етс  дополнительным к авт.св. № 1106014.
Цель Изобретени  - снижение веро тности ложного приема координат . символов двоичной последовательности
На чертеже представлена блок-схема устройства.
Устройство мажоритарного декодировани  двоичных последовательностей содержит входной регистр 1, блок 2 проверочньк сумматоров, мажоритарный элемент 3, дополнительный регистр 4,
формирова- элементов
: определитель 5 координат, ; тель 6 координат, блок 7 задержки, блок 8 сравнени  и счетчик 9, ;
Предлагаемое устройство предназначено дл  определени  и проверки на упор доченность следовани  координат ненулевых элементов пол  (GF) (2), задаваемых первообразным полиномом f(x) х + х + 1. Однако структура устройства и принцип его работы универсальны, т.е. справедливы дл  элементов любых полей GF (2), задаваемых полиномами f (х)
п- 1
+ С,х + С
С,х
о
+ С„., X Где С 0;
1 - весовые коэффициенты.
Устройство работает следующим образом.
Символы М-последовательности поступают на входной регистр 1, -длина которого выбираетс  такой, чтобы обеспечить формирование необходимого числа 1 проверочных уравнений. Это число зависит о т требуемой веро тности ошибки определени  координат элементов. Число проверочных уравнений равно количеству проверочных сумматоров в блоке 2, входы которого подключены к соответствующим разр дам входного регистра 1 согласно уравнени м
а
iiM)
+ а
(.UF)
а
(.)
- а
(.
а, (14.;
+ а (,
В блоке 2 проверочных сумматоров организуетс  1 проверок текущего символа а, последовательности. 1 выходов блока проверочных сумматоров 2
подключены к 1 входам мажоритарного элемента 3, который формирует на своем выходе путем голосовани  по большинству значение текущего символа а) с меньшей веро тностью ошибки , чем на входе. С.выхода мажоритарного элемента 3 символы последовательности поступают на п-разр д- ный, где п - степень полинома, описывающего М-последовательность, дополнительный регистр 4, к соответствующим разр дам которого подключены входы определител  5 координат и входы формировател  6 координат согласно-соотношени м
0
5
0
35
.
0
5
1
.1
n-j + ti-V-J
h-j 3 +i+n-k-j
j n-V-i 2 - С -a с I, : и
ь j: .n-V-J
H -c
i--o
соответственно. В данном примере в формирователе 6 координат нет ни одного полусумматора и он представл ет собой просто кросс-плату.
На выходе определител  5 координат в и-и момент времени формируютс  п координат текущего &-го символа, В этот же момент времени в формирователе 6 координат формируетс  п .координат последующего (+1) символа последовательности. Координаты (+1) символа задерживаютс  на 1 такт п-входовым элементом 7 задержки и поступают на п входов блока 8 сравнени , на другие п входов которого поступают координаты с выхода определител  5 координат текущего, уже +1 символа последовательности.
8блоке 8 сравнени  в +1 момент времени координата (+1)-го символа сравниваетс  с соответствующей вычисленной в -й момент времени координатой (+1) символа. Совпадение соответствующих координат указывает на упор доченность следовани  символов М-последовательности. К выходу блока 8 сравнени ,на котором по вл етс  сигнал в случае совпадени  координат да, подключен счетный вход счетчика 9 числа совпадений. В случае несовпадени  координат символов блок 8 сравнени  вырабатывает на другом своем выходе нет сигнал, по которому производитс  сброс счетчика
9числа совпадений в исходное состо ние .
143
Превышение заранее установленного числа совпадений говорит о том, что кодова  последовательность прин та с заданными веро тност ми правильного или ложного приема,
В отличие от прототипа в предлагаемом устройстве веро тность ложного приема определ етс  величиной S, где S - число совпадений, подсчитанное счетчиком 9, и составл ет при условии равноверо тного по влени  символов 1 и О
РЛ 0,5
п(5-()

Claims (1)

  1. Формула изобретени  Устройство дл  декодировани  двоичных последовательностей по авт.св.
    5
    1106014, отличающеес  тем, что,.с целью повышени  достоверности определени  координат символов
    двоичной последовательно сти, в устройство введены счетчик, блок сравнени , блок элементов задержки и формирователь координ ат, входы которого соединены с выходами соответствующих разр дов дополнительного
    регистра,выходы формировател  координат через блок элементов задержки соединен с первыми п входами блока сравнени , остальные п входов которого соединены с выходами определител  координат, выходы блока сравнени  соединены с входами счета и сброса счетчика, выход которого  вл етс  выходом устройства.
SU874194058A 1987-02-12 1987-02-12 Устройство дл декодировани двоичных последовательностей SU1431075A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874194058A SU1431075A2 (ru) 1987-02-12 1987-02-12 Устройство дл декодировани двоичных последовательностей

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874194058A SU1431075A2 (ru) 1987-02-12 1987-02-12 Устройство дл декодировани двоичных последовательностей

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1106014 Addition

Publications (1)

Publication Number Publication Date
SU1431075A2 true SU1431075A2 (ru) 1988-10-15

Family

ID=21285355

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874194058A SU1431075A2 (ru) 1987-02-12 1987-02-12 Устройство дл декодировани двоичных последовательностей

Country Status (1)

Country Link
SU (1) SU1431075A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1106014, кл. Н 03 М 5/00, 1982. *

Similar Documents

Publication Publication Date Title
US4498174A (en) Parallel cyclic redundancy checking circuit
CA1075817A (en) Sequential encoding and decoding of variable word length fixed rate data codes
US3766316A (en) Frame synchronization detector
US5430739A (en) Real-time Reed-Solomon decoder
US3311879A (en) Error checking system for variable length data
US4897839A (en) Coding and decoding method
JPS63296425A (ja) 通信方法及び符号化装置
EP0328977B1 (en) Word synchronization system
US3508197A (en) Single character error and burst-error correcting systems utilizing convolution codes
US4134103A (en) Error-rejecting data transmission system
US4326291A (en) Error detection system
JPS5846741A (ja) 復号器
US4682333A (en) Decoder for decoding a two-stage encoded code
SU1431075A2 (ru) Устройство дл декодировани двоичных последовательностей
US3437995A (en) Error control decoding system
US5745510A (en) System for detecting frame/burst synchronization and channel error using cyclic code
US5533039A (en) Fault tolerant fiber optic protocol for determining beginning of data
EP0136735B1 (en) Arrangement for checking the counting function of counters
SU985959A1 (ru) Декодер итеративного кода
SU1619408A1 (ru) Устройство дл исправлени ошибок
US3753230A (en) Methods and apparatus for unit-distance counting and error-detection
JPH0981367A (ja) パターン検出回路
KR940008244Y1 (ko) 비식스제트에스(b6zs) 코딩 에러 검출회로
KR880012030A (ko) 데이타 수신장치
SU1197122A1 (ru) Устройство цикловой синхронизации