JPH098160A - 強誘電性メモリ素子及びその駆動方法 - Google Patents
強誘電性メモリ素子及びその駆動方法Info
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- JPH098160A JPH098160A JP8142784A JP14278496A JPH098160A JP H098160 A JPH098160 A JP H098160A JP 8142784 A JP8142784 A JP 8142784A JP 14278496 A JP14278496 A JP 14278496A JP H098160 A JPH098160 A JP H098160A
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- gate insulating
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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Abstract
(57)【要約】
【課題】 情報再生時のみならず、記録時にも強誘電体
膜に分極反転が起こらないように構造が改善された強誘
電性メモリ素子を提供する。 【解決手段】 ウェル１０ａを中心にして両側にソース
３０及びドレイン２０が形成される基板１０と、ウェル
１０ａの上部に設けられるゲート絶縁層４０と、ゲート
絶縁層４０の上部に設けられるゲート電極５０と、ゲー
ト電極５０の上部に設けられ、その分極状態によってゲ
ート電極５０に対応電荷を誘導する強誘電体膜６０と、
強誘電体膜６０の上部に設けられる上部電極７０と、ゲ
ート電極５０に電気的に接続されてゲート絶縁層４０に
誘導された電荷を排出するためのライン８０とを具備し
ている。
膜に分極反転が起こらないように構造が改善された強誘
電性メモリ素子を提供する。 【解決手段】 ウェル１０ａを中心にして両側にソース
３０及びドレイン２０が形成される基板１０と、ウェル
１０ａの上部に設けられるゲート絶縁層４０と、ゲート
絶縁層４０の上部に設けられるゲート電極５０と、ゲー
ト電極５０の上部に設けられ、その分極状態によってゲ
ート電極５０に対応電荷を誘導する強誘電体膜６０と、
強誘電体膜６０の上部に設けられる上部電極７０と、ゲ
ート電極５０に電気的に接続されてゲート絶縁層４０に
誘導された電荷を排出するためのライン８０とを具備し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電性メモリ素子
及びその駆動方法に係り、さらに詳細には強誘電性キャ
パシタにより誘導されたゲート絶縁膜の電荷を別途の経
路に沿って排出させる非破壊的記録／再生（ＮＤＷＲ：
NonDestructive Write and Read ）方式の強誘電性メモ
リ素子及びその駆動方法に関する。
及びその駆動方法に係り、さらに詳細には強誘電性キャ
パシタにより誘導されたゲート絶縁膜の電荷を別途の経
路に沿って排出させる非破壊的記録／再生（ＮＤＷＲ：
NonDestructive Write and Read ）方式の強誘電性メモ
リ素子及びその駆動方法に関する。
【０００２】
【従来の技術】一般的な強誘電性キャパシタは分極反
転、即ち正分極及び負分極の状態で情報を貯蔵する媒体
である。分極状態の判断のための方法には一定の信号を
強誘電性キャパシタに印加して、これから発生される信
号を感知する方法と、記録時に限って分極反転が起こり
再生時には分極反転が起こらないＮＤＲＯ（NonDestruc
tive Reading Operation）方法とがある。ＮＤＲＯ方式
のキャパシタは通常のキャパシタとは違う新たな構造を
有する。
転、即ち正分極及び負分極の状態で情報を貯蔵する媒体
である。分極状態の判断のための方法には一定の信号を
強誘電性キャパシタに印加して、これから発生される信
号を感知する方法と、記録時に限って分極反転が起こり
再生時には分極反転が起こらないＮＤＲＯ（NonDestruc
tive Reading Operation）方法とがある。ＮＤＲＯ方式
のキャパシタは通常のキャパシタとは違う新たな構造を
有する。
【０００３】図１はＮＤＲＯ方式の強誘電性キャパシタ
が適用された強誘電性メモリ素子の単位構造を示してお
り、図２及び図３は強誘電性キャパシタの分極状態によ
る情報の再生動作を示している。図１を参照すれば、接
地されている基板１に備えられたトランジスタは、ウェ
ルの両端に位置するドレイン２及びソース３、ウェルの
上部に順に積層されたゲート絶縁層４及びゲート電極５
を具備する。そして、キャパシタは前記ゲート電極５上
に備えられるが、前記ゲート電極５上に積層された強誘
電体膜６、そしてこの上部電極７を具備する。前記ゲー
ト電極５は前記キャパシタの下部電極としての役割を果
たす。即ち、前記トランジスタとキャパシタが前記ゲー
ト電極５をそれぞれの電極として共有する。
が適用された強誘電性メモリ素子の単位構造を示してお
り、図２及び図３は強誘電性キャパシタの分極状態によ
る情報の再生動作を示している。図１を参照すれば、接
地されている基板１に備えられたトランジスタは、ウェ
ルの両端に位置するドレイン２及びソース３、ウェルの
上部に順に積層されたゲート絶縁層４及びゲート電極５
を具備する。そして、キャパシタは前記ゲート電極５上
に備えられるが、前記ゲート電極５上に積層された強誘
電体膜６、そしてこの上部電極７を具備する。前記ゲー
ト電極５は前記キャパシタの下部電極としての役割を果
たす。即ち、前記トランジスタとキャパシタが前記ゲー
ト電極５をそれぞれの電極として共有する。
【０００４】このようなＮＤＲＯ方式の強誘電性メモリ
素子はトランジスタのソースにキャパシタが連結される
既存の強誘電性メモリ素子とは違ってゲートにキャパシ
タが連結されている。このような強誘電性メモリ素子の
動作において、上部電極７からグラウンドの方に情報を
記録するためにワード電圧を加えるとゲート絶縁層４に
電荷が誘起される。
素子はトランジスタのソースにキャパシタが連結される
既存の強誘電性メモリ素子とは違ってゲートにキャパシ
タが連結されている。このような強誘電性メモリ素子の
動作において、上部電極７からグラウンドの方に情報を
記録するためにワード電圧を加えるとゲート絶縁層４に
電荷が誘起される。
【０００５】図２はソース３とドレイン２間に電流が流
れる状態即ち、ｐ−ウェル１ａのオン又はハイ状態を示
し、これに反して、図３はオフ又はロー状態を示してい
る。図２はトランジスタがｎｐｎ型であり、キャパシタ
の強誘電体の上下が陽極と陰極に分離され、これにより
ゲート絶縁層の下部は負の電荷が誘導される状態を示
す。従って、前記ｐ−ウェル１ａには負のチャネルが形
成され、結果的にソース３とドレイン２との間には電流
が流れるようになる。
れる状態即ち、ｐ−ウェル１ａのオン又はハイ状態を示
し、これに反して、図３はオフ又はロー状態を示してい
る。図２はトランジスタがｎｐｎ型であり、キャパシタ
の強誘電体の上下が陽極と陰極に分離され、これにより
ゲート絶縁層の下部は負の電荷が誘導される状態を示
す。従って、前記ｐ−ウェル１ａには負のチャネルが形
成され、結果的にソース３とドレイン２との間には電流
が流れるようになる。
【０００６】図３は図２とは反対に、キャパシタの強誘
電体の上下部位が陰極と陽極とに分極され、これにより
ゲート絶縁層４の上下部が正と負の電荷が誘起された状
態を示す。従って、前記ｐ−ウェルには正のチャネルが
形成され、結果的にソース３とドレイン２との間には電
流が流れなくなる。以上、ゲート絶縁層４の誘導電荷の
正負によりドレイン２とソース３間のウェルには負又は
正のチャネルが形成される。したがって、情報を読み出
す時には、チャネルの正・負の状態によりゲート電圧が
印加されない状態でドレイン２とソース３間に電流が流
れる（“オン”）状態か、又は流れない（“オフ”）状
態かを検知することにより強誘電体膜の分極状態即ち、
記録された２進の論理的な状態の情報が読み取れる。
電体の上下部位が陰極と陽極とに分極され、これにより
ゲート絶縁層４の上下部が正と負の電荷が誘起された状
態を示す。従って、前記ｐ−ウェルには正のチャネルが
形成され、結果的にソース３とドレイン２との間には電
流が流れなくなる。以上、ゲート絶縁層４の誘導電荷の
正負によりドレイン２とソース３間のウェルには負又は
正のチャネルが形成される。したがって、情報を読み出
す時には、チャネルの正・負の状態によりゲート電圧が
印加されない状態でドレイン２とソース３間に電流が流
れる（“オン”）状態か、又は流れない（“オフ”）状
態かを検知することにより強誘電体膜の分極状態即ち、
記録された２進の論理的な状態の情報が読み取れる。
【０００７】
【発明が解決しようとする課題】このような方式は、情
報の読取時にキャパシタの分極反転の起きる破壊的な再
生動作を必要とする既存の強誘電性メモリ素子とは異な
って、キャパシタの強誘電体層に分極反転の起きない非
破壊的な再生動作（ＮＤＲＯ）が可能となる長所があ
る。しかしながら、このようなＮＤＲＯ方式の強誘電性
メモリ素子はキャパシタに情報を書き込んでゲート絶縁
層に電荷が誘導されなければならないので高いワード電
圧が求められる。さらに、情報を再生する時とは違っ
て、情報書込時に強誘電体を図２と図３に示されたよう
に陰極及び陽極に分極させるべきなので、記録時の強誘
電体膜の分極反転により相変わらず疲労が生じる恐れが
ある。このような疲労はキャパシタの寿命を縮めるの
で、記録時における強誘電体の分極反転による疲労減少
を避ける必要がある。このような疲労を減らし得る方法
としては特殊な素材の電極を用いても良いが、この場合
は強誘電体膜の分極量が減少される恐れがある。
報の読取時にキャパシタの分極反転の起きる破壊的な再
生動作を必要とする既存の強誘電性メモリ素子とは異な
って、キャパシタの強誘電体層に分極反転の起きない非
破壊的な再生動作（ＮＤＲＯ）が可能となる長所があ
る。しかしながら、このようなＮＤＲＯ方式の強誘電性
メモリ素子はキャパシタに情報を書き込んでゲート絶縁
層に電荷が誘導されなければならないので高いワード電
圧が求められる。さらに、情報を再生する時とは違っ
て、情報書込時に強誘電体を図２と図３に示されたよう
に陰極及び陽極に分極させるべきなので、記録時の強誘
電体膜の分極反転により相変わらず疲労が生じる恐れが
ある。このような疲労はキャパシタの寿命を縮めるの
で、記録時における強誘電体の分極反転による疲労減少
を避ける必要がある。このような疲労を減らし得る方法
としては特殊な素材の電極を用いても良いが、この場合
は強誘電体膜の分極量が減少される恐れがある。
【０００８】本発明の目的は情報再生は無論、記録時に
も強誘電体膜に分極反転が起こらないように構造が改善
された強誘電性メモリ素子及びその駆動方法を提供する
ことにある。
も強誘電体膜に分極反転が起こらないように構造が改善
された強誘電性メモリ素子及びその駆動方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明に係る強誘電性メ
モリ素子は、ウェルを中心にして両側にソース及びドレ
インが形成された基板と、前記ウェルの上部に設けられ
るゲート絶縁層と、前記ゲート絶縁層の上部に設けられ
るゲート電極と、前記ゲート電極の上部に設けられ、そ
の分極状態により前記ゲート電極に対応電荷を誘導する
強誘電体膜と、前記強誘電体膜の上部に設けられる上部
電極と、前記ゲート電極と電気的に接続されて前記ゲー
ト絶縁層に誘起された電荷を排出させるための電荷排出
手段とを具備する。
モリ素子は、ウェルを中心にして両側にソース及びドレ
インが形成された基板と、前記ウェルの上部に設けられ
るゲート絶縁層と、前記ゲート絶縁層の上部に設けられ
るゲート電極と、前記ゲート電極の上部に設けられ、そ
の分極状態により前記ゲート電極に対応電荷を誘導する
強誘電体膜と、前記強誘電体膜の上部に設けられる上部
電極と、前記ゲート電極と電気的に接続されて前記ゲー
ト絶縁層に誘起された電荷を排出させるための電荷排出
手段とを具備する。
【００１０】さらに、本発明による強誘電性メモリ素子
の駆動方法は、ウェルを中心にして両側にソース及びド
レインが形成された基板と、前記ウェルの上部に設けら
れるゲート絶縁層と、前記ゲート絶縁層の上部に設けら
れるゲート電極と、前記ゲート電極の上部に設けられ、
その分極状態により前記ゲート電極に対応電荷を誘導す
る強誘電体膜と、前記強誘電体膜の上部に設けられる上
部電極とを具備する強誘電性メモリ素子に情報を記録及
び再生する駆動方法であって、２進の論理的な情報の記
録時、前記ウェルを通じたソースとドレイン間の電流の
流れを遮って論理的な“ロー”状態にするために、前記
強誘電体膜により誘導された前記ゲート絶縁層の電荷を
前記ゲート電極を通じて直接放出させることを特徴とす
る。
の駆動方法は、ウェルを中心にして両側にソース及びド
レインが形成された基板と、前記ウェルの上部に設けら
れるゲート絶縁層と、前記ゲート絶縁層の上部に設けら
れるゲート電極と、前記ゲート電極の上部に設けられ、
その分極状態により前記ゲート電極に対応電荷を誘導す
る強誘電体膜と、前記強誘電体膜の上部に設けられる上
部電極とを具備する強誘電性メモリ素子に情報を記録及
び再生する駆動方法であって、２進の論理的な情報の記
録時、前記ウェルを通じたソースとドレイン間の電流の
流れを遮って論理的な“ロー”状態にするために、前記
強誘電体膜により誘導された前記ゲート絶縁層の電荷を
前記ゲート電極を通じて直接放出させることを特徴とす
る。
【００１１】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図４において、接地されている基
板１０に備えられたトランジスタは、ウェル１０ａを中
心にして両側に位置するドレイン２０及びソース３０、
ウェル１０ａの上部に順次積層されたゲート絶縁層４０
及びゲート電極５０を具備する。そして、キャパシタは
ゲート電極５０上に備えられるが、ゲート電極５０上に
積層された強誘電体膜６０及びその上部電極７０を具備
する。この際、ゲート電極５０がキャパシタの下部電極
の機能を果たすことによって、従来の強誘電性メモリ素
子の構造と同様に、トランジスタとキャパシタとがゲー
ト電極５０をそれぞれの電極として共有している。
明を詳細に説明する。図４において、接地されている基
板１０に備えられたトランジスタは、ウェル１０ａを中
心にして両側に位置するドレイン２０及びソース３０、
ウェル１０ａの上部に順次積層されたゲート絶縁層４０
及びゲート電極５０を具備する。そして、キャパシタは
ゲート電極５０上に備えられるが、ゲート電極５０上に
積層された強誘電体膜６０及びその上部電極７０を具備
する。この際、ゲート電極５０がキャパシタの下部電極
の機能を果たすことによって、従来の強誘電性メモリ素
子の構造と同様に、トランジスタとキャパシタとがゲー
ト電極５０をそれぞれの電極として共有している。
【００１２】このような構造において、ゲート電極５０
は本発明の特徴的な要素を有する。即ち、ゲート電極５
０は既存の強誘電性メモリ素子のゲート電極とは違って
別途の電気的なライン８０を通じて外部要素と電気的に
接続される。このようなゲート電極５０はライン８０に
より強誘電体膜６０により誘導されたゲート絶縁層４０
の電荷を直接放出するための電荷排出手段としての機能
を有する。
は本発明の特徴的な要素を有する。即ち、ゲート電極５
０は既存の強誘電性メモリ素子のゲート電極とは違って
別途の電気的なライン８０を通じて外部要素と電気的に
接続される。このようなゲート電極５０はライン８０に
より強誘電体膜６０により誘導されたゲート絶縁層４０
の電荷を直接放出するための電荷排出手段としての機能
を有する。
【００１３】以上、本発明においてトランジスタはｎｐ
ｎ型又はｐｎｐ型であり、この際、印加される電圧の極
性はトランジスタの形態に応じて変わるべきである。そ
して、強誘電体膜６０は一方向への分極を極大化するた
めに保磁電界（coercive field）の大きい物質が用いれ
るのが好ましく、そしてゲート絶縁層４０に誘導される
電荷の電圧を下げるためにＳｉＯ2 より高誘電率の誘電
体を用いることが好ましい。
ｎ型又はｐｎｐ型であり、この際、印加される電圧の極
性はトランジスタの形態に応じて変わるべきである。そ
して、強誘電体膜６０は一方向への分極を極大化するた
めに保磁電界（coercive field）の大きい物質が用いれ
るのが好ましく、そしてゲート絶縁層４０に誘導される
電荷の電圧を下げるためにＳｉＯ2 より高誘電率の誘電
体を用いることが好ましい。
【００１４】以下、“ロー”と“ハイ”とに区分される
論理的な情報の記録及び再生のための強誘電性メモリ素
子の駆動方法の実施例を説明する。論理的な情報の再生
は既存のＮＤＲＯ方式と実際同一なので論理的な情報の
再生に対する説明は省略し、以下、情報記録方法に対し
てのみ説明する。図５はキャパシタの強誘電体膜により
電荷の誘導されたゲート絶縁層により論理的にハイ状態
の情報を記録する状態を示す。また、図６は電荷の誘導
されないゲート絶縁層により論理的にロー状態の情報を
記録する状態を示す。
論理的な情報の記録及び再生のための強誘電性メモリ素
子の駆動方法の実施例を説明する。論理的な情報の再生
は既存のＮＤＲＯ方式と実際同一なので論理的な情報の
再生に対する説明は省略し、以下、情報記録方法に対し
てのみ説明する。図５はキャパシタの強誘電体膜により
電荷の誘導されたゲート絶縁層により論理的にハイ状態
の情報を記録する状態を示す。また、図６は電荷の誘導
されないゲート絶縁層により論理的にロー状態の情報を
記録する状態を示す。
【００１５】論理的なハイ状態にするために、図５に示
したように、上部電極７０からグラウンドの方にワード
電圧を加えてキャパシタに情報を書き込むようにしてこ
の電気的な経路上に位置したゲート絶縁層４０に電荷を
誘導させる。この際、ｐ−ウェル１０ａに負の電荷が強
誘電体層の領域により誘起され、ゲート電極５０の上下
に正、負の電荷が分布される。しかしながら、正、負の
電荷が上下に分布されたゲート電極は全体的には電気的
に中性の状態となる。これにより、電荷の誘導されたゲ
ート絶縁層４０によりウェル１０ａにはチャネルが形成
され、よってソース３０とドレイン２０との間には電流
が流れる。
したように、上部電極７０からグラウンドの方にワード
電圧を加えてキャパシタに情報を書き込むようにしてこ
の電気的な経路上に位置したゲート絶縁層４０に電荷を
誘導させる。この際、ｐ−ウェル１０ａに負の電荷が強
誘電体層の領域により誘起され、ゲート電極５０の上下
に正、負の電荷が分布される。しかしながら、正、負の
電荷が上下に分布されたゲート電極は全体的には電気的
に中性の状態となる。これにより、電荷の誘導されたゲ
ート絶縁層４０によりウェル１０ａにはチャネルが形成
され、よってソース３０とドレイン２０との間には電流
が流れる。
【００１６】そして、論理的なロー状態にするためにゲ
ート電極５０に負の電圧を印加し、上部電極７０に０Ｖ
の電圧又はグラウンド状態を保たせる。これによって、
ゲート絶縁層４０に誘起された電荷のみゲート電極５０
に接続された外部への電気的な経路を通じて迅速に放電
される上にｐ−ウェルの電荷が消滅され、よって強誘電
体膜６０がリフレッシュされる。この際、強誘電体膜６
０は０Ｖ状態でも分極が残留するので低電圧で再びゲー
ト絶縁層４０に電荷を誘導して論理的にハイ状態にし得
る。
ート電極５０に負の電圧を印加し、上部電極７０に０Ｖ
の電圧又はグラウンド状態を保たせる。これによって、
ゲート絶縁層４０に誘起された電荷のみゲート電極５０
に接続された外部への電気的な経路を通じて迅速に放電
される上にｐ−ウェルの電荷が消滅され、よって強誘電
体膜６０がリフレッシュされる。この際、強誘電体膜６
０は０Ｖ状態でも分極が残留するので低電圧で再びゲー
ト絶縁層４０に電荷を誘導して論理的にハイ状態にし得
る。
【００１７】
【発明の効果】以上のような論理的な情報の書込状態を
調べてみると、強誘電体膜の分極反転の起こらない状態
で“ロー”及び“ハイ”の論理的な情報が書き込めるよ
うになる。このように分極反転のない状態で情報が書き
込まれると、強誘電体膜の疲労が防止できる。また、前
述したように情報の書込が繰り返される間にも残留分極
が存在し続けるので低電圧からも情報の記録が可能とな
る。
調べてみると、強誘電体膜の分極反転の起こらない状態
で“ロー”及び“ハイ”の論理的な情報が書き込めるよ
うになる。このように分極反転のない状態で情報が書き
込まれると、強誘電体膜の疲労が防止できる。また、前
述したように情報の書込が繰り返される間にも残留分極
が存在し続けるので低電圧からも情報の記録が可能とな
る。
【００１８】さらに、一方向にのみ強誘電体膜を分極さ
せるので回路を必要とせず寿命を延ばし得る。
せるので回路を必要とせず寿命を延ばし得る。
【図１】従来のＮＤＲＯ方式の強誘電性メモリ素子の概
略的な構造図である。
略的な構造図である。
【図２】図１に示されたＮＤＲＯ方式の強誘電性メモリ
素子の論理的な“ハイ”状態を示す図面である。
素子の論理的な“ハイ”状態を示す図面である。
【図３】図１に示されたＮＤＯＲ方式の強誘電性メモリ
素子の論理的な“ロー”状態を示す図面である。
素子の論理的な“ロー”状態を示す図面である。
【図４】本発明による強誘電性メモリ素子の概略的な構
造図である。
造図である。
【図５】図４に示された本発明による強誘電性メモリ素
子の論理的な“ハイ”状態で情報を記録する状態を示す
図面である。
子の論理的な“ハイ”状態で情報を記録する状態を示す
図面である。
【図６】図４に示された本発明による強誘電性メモリ素
子の論理的な“ロー”状態で情報を記録する状態を示す
図面である。
子の論理的な“ロー”状態で情報を記録する状態を示す
図面である。
１０ 基板 １０ａ ウェル ２０ ドレイン ３０ ソース ４０ ゲート絶縁層 ５０ ゲート電極 ６０ 強誘電体膜 ７０ 上部電極 ８０ ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242
Claims (3)
- 【請求項１】 ウェルを中心にして両側にソース及びド
レインが形成された基板と、 前記ウェルの上部に設けられるゲート絶縁層と、 前記ゲート絶縁層の上部に設けられるゲート電極と、 前記ゲート電極の上部に設けられ、その分極状態により
前記ゲート電極に対応電荷を誘導する強誘電体膜と、 前記強誘電体膜の上部に設けられる上部電極と、 前記ゲート電極と電気的に接続されて前記ゲート絶縁層
に誘起された電荷を排出するための電荷排出手段と、を
具備する強誘電性メモリ素子。 - 【請求項２】 前記ゲート絶縁層は非酸化珪素物の誘電
性物質よりなることを特徴とする請求項１に記載の強誘
電性メモリ素子。 - 【請求項３】 ウェルを中心にして両側にソース及びド
レインが形成された基板と、前記ウェルの上部に設けら
れるゲート絶縁層と、前記ゲート絶縁層の上部に設けら
れるゲート電極と、前記ゲート電極の上部に設けられ、
その分極状態により前記ゲート電極に対応電荷を誘導す
る強誘電体膜と、前記強誘電体膜の上部に設けられる上
部電極とを具備する強誘電性メモリ素子に情報を記録及
び再生する駆動方法であって、 ２進の論理的な情報の記録時、前記ウェルを通じた前記
ソースとドレイン間の電流の流れを遮って論理的に“ロ
ー”状態にするために、前記強誘電体膜により誘導され
た前記ゲート絶縁層の電荷を前記ゲート電極を通じて直
接放出させることを特徴とする強誘電性メモリ素子の駆
動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P14929 | 1995-06-07 | ||
| KR1019950014929A KR100355379B1 (ko) | 1995-06-07 | 1995-06-07 | 강유전성메모리소자및그구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098160A true JPH098160A (ja) | 1997-01-10 |
| JP3674883B2 JP3674883B2 (ja) | 2005-07-27 |
Family
ID=19416578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14278496A Expired - Fee Related JP3674883B2 (ja) | 1995-06-07 | 1996-06-05 | 強誘電性メモリ素子の情報記録方法 |
Country Status (3)
| Country | Link |
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