JPH0982687A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0982687A
JPH0982687A JP7239858A JP23985895A JPH0982687A JP H0982687 A JPH0982687 A JP H0982687A JP 7239858 A JP7239858 A JP 7239858A JP 23985895 A JP23985895 A JP 23985895A JP H0982687 A JPH0982687 A JP H0982687A
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JP
Japan
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film
etching
semiconductor device
mixed gas
oxide film
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JP7239858A
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Masaru Kawasaki
賢 川崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 所望のパターンを良好に形成するとともに、
歩留りの高い半導体装置を得ることができ、かつ、工程
数を削減し生産コストを低減することのできる半導体装
置の製造方法を提供する。 【解決手段】 Cl2 /NF3 =40/20sccm、
圧力1.2mTorrの条件にて、チタンシリサイド膜
3とポリシリコン膜2の一部とを異方性エッチングす
る。引続き、Cl2 とO2 との混合ガスにより、ポリシ
リコン膜2を異方性エッチングする。NF3 が完全に解
離する。N原子がパターン側壁の強固な保護膜となるの
で、サイドエッチングが発生せず、良好なパターン形状
を得ることができる。同一装置内で各膜をエッチングす
るので、工程を削減することができ、生産コストの低減
を図ることができる。さらに、異物の発生を低減するこ
とができ、歩留りの高い半導体装置を得ることができ
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、異なる膜種からなる多層膜をドライ
エッチングするドライエッチング方法に関するものであ
る。
【0002】
【従来の技術】半導体素子の微細化、高集積化に伴い、
微細加工技術の1つであるドライエッチング技術にも、
仕上がり形状の高制御性、異物低減、生産性の向上、コ
ストの低減がますます強く要求される。
【0003】さて、ドライエッチング装置の1つに、反
応性ガスを利用したRIE(Reactive Ion Etching)装
置がある。この装置の一例を図31に示す。この装置
は、チャンバ20内に互いに向かい合うアノード電極3
0とカソード電極31とを備えた、いわゆる平行平板型
の構造を有する。ウエハ25は、カソード電極31上に
載置される。チャンバ20内は、ドライポンプ26によ
って、10-3Torr付近まで減圧される。反応性ガス
としてたとえば、CF4 を用いる。高周波(rf)28
によりCF4 が放電し、プラズマ状態となる。プラズマ
状態において、CF4 はCF3 + イオンとして存在す
る。CF3 + イオンは、試料近傍に形成された空間電荷
領域によって加速される。加速されたイオンが試料に衝
突することによって試料に吸着している反応種と試料が
化学反応を起こし、試料が異方性にエッチングされる。
このようなCF系のガスの他にもCl2 やHBrなどさ
まざまな反応ガスがある。
【0004】エッチングする膜が、酸化膜かポリシリコ
ン系の膜かアルミ系の膜かで、圧力やパワーなどのプロ
セスが大きく異なることや、異物低減のために、通常は
エッチングする膜種によって、エッチング装置を使い分
けることが必要になる。
【0005】CF系のガスにはCが含まれていることに
よるカーボン汚染がある。そこで、Cを含まなくてかつ
酸化膜とポリシリコン膜の両方をエッチングできるガス
として、NF3 が知られている。NF3 はFラジカルを
生じるためである。またこのため、ポリシリコン系エッ
チング装置のチャンバ内をクリーニングするガスとして
用いられる。
【0006】ところが、このNF3 を用いて、たとえ
ば、ポリシリコン膜をパターニングする場合、このFラ
ジカルがパターン側壁をエッチングする。このため、サ
イドエッチングが発生して所望のパターンを得ることが
できない。さらに、クリーニングガスとして使用する場
合、エッチング装置のチャンバ内壁に付着したデポ物を
エッチングすることによって、かえって異物を発生する
ことがある。
【0007】このような現象は次のように考えられる。
平行平板型の電極を備えたRIEにおいては、NF
3 は、式
【0008】
【化1】
【0009】あるいは、式
【0010】
【化2】
【0011】となって解離する。このため、Fラジカル
が支配的になりサイドエッチングを発生させたりあるい
は、チャンバ内壁のデポ物を剥がしたりするものと考え
られる。
【0012】一般に、異方性エッチングにおいては、パ
ターンの側壁に側壁保護膜が形成される。この保護膜に
よって、側壁が保護され、所望のパターンが形成され
る。したがって、サイドエッチング等を防止するには、
Fラジカルの作用以上に側壁を保護するか、Fラジカル
の作用そのものを抑制することが必要である。
【0013】NF3 の場合、N原子を含んでいる。この
N原子による窒化膜を側壁に形成することで、強固な保
護膜となることができる。このためには、NF3 は式
【0014】
【化3】
【0015】に示すように、NとFに完全に解離するこ
とが必須である。一般に、反応ガスの解離は、エッチン
グ装置におけるチャンバ内のガス圧力やプラズマ密度に
大きく依存する。平行平板型のRIEの場合、電子密度
すなわちプラズマ密度は1010/cm3 程度、反応ガス
の圧力は100mTorr以上、また、イオン化してい
る分子の割合として定義される電離度は10-4〜10-3
であることが知られている。
【0016】ところが、上述したように、この平行平板
型のRIEにおいては、N原子はNFあるいはNF2
ように、F原子と結合した状態で存在する。すなわち、
この装置構成ではNF3 をN原子とF原子とに完全に分
離できる程度に十分なエネルギーを与えることができな
い。
【0017】
【発明が解決しようとする課題】従来、平行平板型のR
IEでは、異なる膜種をエッチングする場合、チャンバ
内の異物低減のために膜種対応でエッチング装置を使い
分ける必要があった。このため、工程数が増えることに
よって、工期が長くなったり、生産コストが上昇したり
する問題があった。また、毎回、ウエハがエッチング装
置から出し入れされることによって、かえって異物がパ
ターン上に付着して歩留りを落とすなどの問題があっ
た。さらに、Cの汚染を防止するために、Cを含まない
反応ガスとしてNF3 を適用した場合、十分にNF3
解離することができない。このため、パターンの側壁が
エッチングされて、所望のパターン形状が得られないと
いう問題があった。
【0018】本発明は、所望のパターン形状を良好に形
成するとともに、工程数を削減して生産コストを低減
し、しかも異物を低減して、歩留りの高い半導体装置を
得ることができる半導体装置の製造方法を提供すること
を目的とする。
【0019】
【課題を解決するための手段】上記課題を解決するため
の請求項1に記載の本発明の半導体装置の製造方法は導
電膜および/または絶縁膜を含む多層膜をエッチングす
る方法であって、真空度0.1〜5.0mTorrおよ
び電子密度1010/cm3 以上の条件下において、Cl
2 とNF3 とを含む混合ガスを用いる。しかも、この混
合ガスの総流量に対するNF3 の流量の比は70%以下
とする。
【0020】この製造方法によれば、NF3 は、十分に
エネルギーが与えられて、式
【0021】
【化4】
【0022】に示すように、N原子とF原子に完全に解
離する。N原子がエッチングの際に、パターンの側壁に
付着し窒化膜となる。また、Cl2 の添加により、総流
量に対するNF3 の流量比が70%以下となり、Fラジ
カルによるエッチング作用が抑制される。このため、導
電膜および/または絶縁膜を含む多層膜をエッチングす
る際、サイドエッチングを防止することができる。さら
に、チャンバ内壁に付着したデポ物による異物の発生を
低減する。したがって、所望の良好なパターン形状を得
ることができ、また、半導体装置の歩留りを上げること
ができる。また、反応ガスはC原子を含まないので、C
汚染を防止する。このため、導電膜および/または絶縁
膜を含むような多層膜を同一エッチング装置で処理する
ことができる。したがって、エッチングの工程削減を図
り、生産コストを抑えることができる。また、ウエハ移
載等に伴う異物付着がなくなり、半導体装置の歩留りを
上げることができる。
【0023】また、請求項1に記載の半導体装置の製造
方法において、請求項2に記載のように、Cl2 とNF
3 とを含む混合ガスによって、導電膜および/または絶
縁膜を含む多層膜をエッチングした後、同一真空度およ
び同一電子密度条件の下で、Cl2 またはHBrを含む
混合ガスによって、多層膜をエッチングする工程をさら
に備えてもよい。
【0024】そのような場合には、導電膜は、絶縁膜よ
りも早くエッチングされる。したがって、絶縁膜を残し
て導電膜をエッチングすることができる。また、そのよ
うなエッチングを同一エッチング装置で行なうことがで
きるので、ウエハ上に異物が付着するのを防ぐことがで
きる。したがって、歩留りの高い半導体装置を得ること
ができる。
【0025】また、請求項3および4に記載のように、
多層膜はポリシリコン膜および/または金属シリサイド
膜を含んでいてよい。また、シリコン酸化膜および/ま
たはシリコン窒化膜を含んでいてよい。
【0026】したがって、請求項1または2に記載の半
導体装置の製造方法において、さまざまな膜構造の電極
配線を形成できる。たとえば、ポリシリコン膜と金属シ
リサイド膜とを含む金属ポリサイド構造を有する電極配
線や、ポリシリコン膜、シリコン酸化膜およびシリコン
窒化膜とを含む電極配線を形成することができる。
【0027】また、ポリシリコン膜の表面には自然酸化
膜が形成されるため、これも多層膜と考えることができ
る。
【0028】
【発明の実施の形態】まずはじめに、適用するエッチン
グ装置、混合ガスCl2 /NF3 の流量比、ガス圧力範
囲について説明する。図1は、エッチング装置形態別の
Cl2 プラズマの電子密度とCl2 圧力との関係を示し
たものである。Cl2 /NF3 の混合ガスの電子密度、
圧力もこれと同様の傾向を示す。従来のRF型またはR
FMagnetron型RIEの電子密度は〜1010
cm3 、圧力が10mTorr以上であるのに対し、E
CR(Electron Cyclotron Resonance)型RIEでは、
電子密度が〜1011/cm3 、圧力が0.1mTorr
以上である。このため、電離度が従来のRF型RIEに
おいて、10-4〜10-3であるのに対し、ECR型RI
Eでは、10-1を達成することができる。
【0029】したがって、反応ガスが電子衝撃によって
イオン化したり分解する割合が高く、反応ガスの解離が
十分に行なわれると考えられる。そこで、エッチング装
置として、ECR型RIE装置を適用した。
【0030】図2は、ECR型RIEの装置構成の一例
を示すものである。チャンバ20内のウエハステージ2
7上に、ウエハ25が載置される。チャンバ20内は、
ポンプ26によって真空引きされる。高周波28によ
り、反応ガスが放電する。さらに、ウエハ25上方より
マイクロ波(2.45GHz)22の電力が導入され、
ECRゾーン23を通過する。電子がマイクロ波を吸収
する。このようにして、ウエハ25近傍において高い効
率で反応ガスのイオン化が行なわれ、高い電離度を達成
する。なお、このECRゾーン23は、サイクロトロン
共鳴条件を満たすため、875ガウスの磁気コイル21
を備えている。
【0031】次に、ECR型RIEを用い、反応ガスC
2 とNF3 の流量範囲について説明する。従来の技術
でも説明したように、NF3 ガスのみではエッチング効
果が大きく、エッチング装置のチャンバ20内壁に付着
したデポ物がエッチングされて、かえって異物となる。
この事実に基づき、Cl2 とNF3 との流量振り分けに
よる異物数の変化を調べた。すなわち、ガス圧力1.2
mTorr、マイクロ波パワー/rf=1400/60
Wの条件の下で、NF3 添加量を変化させてチャンバ内
のエッチングを行ない、異物を評価した。なお、チャン
バ内壁は、ドライクリーニングした後Cl2 を主とした
ガス系である程度デポ膜を成長させた状態とした。
【0032】図3はその結果である。Cl2 とNF3
総流量60sccmに対し、NF3の流量40scc
m、すなわち、総流量に対するNF3 の流量比が70%
付近を境にして、異物(0.3μm以上)数が急増する
ことが判明した。また、NF3の流量比が70%以下で
あれば、実際に、金属ポリサイド構造を有する配線のパ
ターニングにおいて、磁場範囲やrfパワーの調整によ
って制御できることがわかった。
【0033】次に、反応ガスの圧力範囲について説明す
る。圧力範囲は、NF3 の解離に大きく影響する。圧力
が高いと、N原子が減少して側壁保護膜が十分に形成さ
れず、サイドエッチングが発生する。そこで、金属ポリ
サイド構造を有する配線を用い、ガス圧力を変化させそ
のパターニング形状を評価した。メインのエッチング時
におけるマイクロ波パワー/rfは1400/60Wと
し、その後、Cl2 /O2 =50/10sccm、圧力
0.8mTorr、マイクロ波パワー/rf=1400
/60Wの条件にて、オーバエッチングをメインエッチ
ング時間の50%または25%行なった。
【0034】図4はその結果である。実際のプロセスで
よく使用されるオーバエッチングを50%行なったもの
では、ガス圧力が5.0mTorrを超えると、側壁が
エッチングされるノッチング現象が発生することがわか
った。
【0035】以上の評価により、NF3 添加量は総流量
の70%以下であることが好ましく、ガス圧力は5.0
mTorr以下であることが好ましいことがわかった。
【0036】(実施の形態1)次に、上述した評価に基
づく条件の一例を基に、本発明に係る半導体装置の製造
方法の実施の形態1について説明する。
【0037】まず、自然酸化膜をブレークスルーする場
合について、図を用いて説明する。たとえば、図5に示
すように、ゲート酸化膜1上に形成されたポリシリコン
膜2をシリコン酸化膜4をマスクとしてパターニングす
る場合を考える。ポリシリコン膜2表面には自然酸化膜
10が存在する。この状態のまま、混合ガス流量Cl 2
/NF3 =40/20sccm、圧力1.2mTor
r、マイクロ波パワー/rf=1400/60Wの条件
の下、シリコン酸化膜4をマスクとして、図6に示すよ
うに、ポリシリコン膜2表面の自然酸化膜10を異方性
エッチングする。NF3 がほぼ完全に解離し、N原子が
側壁保護膜として作用する。このため、パターンの形状
異常やゲート酸化膜の突き抜けを防ぐことができるとと
もに、エッチングレートのウエハ面内均一性も向上する
ことができる。したがって、精度の高いパターン形状を
得ることができる。また、図7に示すように、下地酸化
膜8上に形成されたポリシリコン膜2を、フォトレジス
ト6をマスクとしてパターニングする場合も、同様のエ
ッチングを施せば、図8に示すように、良好なパターン
形状を得ることができる。実際に、シリコン酸化膜4を
マスクとしてポリシリコン膜2を異方性エッチングした
場合、Cl2 =50sccm、圧力0.8mTorr、
マイクロ波パワー/rf=1400/60Wの条件にて
発生していたエッチング残渣が、上記条件を適用するこ
とによって消滅した。
【0038】(実施の形態2)次に、本発明に係る半導
体装置の製造方法の実施の形態2として、金属ポリサイ
ド構造を有するゲート電極配線をパターニングする場合
について、図を用いて説明する。
【0039】図9に示すように、基板(図示せず)上
に、ゲート酸化膜1を形成させた後、減圧CVD法によ
りポリシリコン膜2を1000Å堆積する。次に、スパ
ッタリング法等によりチタンシリサイド膜3を1000
Å成膜する。その後、減圧CVD法によりシリコン酸化
膜4を2000Å形成する。さらに、プラズマCVD法
により、シリコン酸窒化膜5を630Å堆積する。この
シリコン酸窒化膜5は、露光の際の反射防止膜として使
用する。次に、レジストを塗布した後写真製版を行な
い、図10に示すように、フォトレジスト6をパターニ
ングする。次に、図11に示すように、フォトレジスト
6をマスクとして、シリコン酸窒化膜5およびシリコン
酸化膜6を、CHF3 やCF4 などを用いて異方性にエ
ッチングする。その後、図12に示すように、フォトレ
ジスト6を除去する。この工程までは、従来一般に行な
われていた異方性エッチングの技術と同じものである。
次に、混合ガス流量Cl2 /NF3 =40/20scc
m、圧力1.2mTorr、マイクロ波パワー/rf=
1400/90W、ウエハ面近傍における磁束密度30
Gauss(シミュレータによる計算結果)、ウエハス
テージの冷却用冷媒温度30℃の条件において、シリコ
ン酸化膜4をマスクとして、チタンシリサイド膜3、ポ
リシリコン膜2を異方性にエッチングする。
【0040】図13に示すように、反射防止膜としての
シリコン酸窒化膜5はほぼ完全に除去される。チタンシ
リサイド膜3は異方性に完全にエッチングされ、ポリシ
リコン膜2が500Å程度残っている。
【0041】次に、マイクロ波を切らずに混合ガスをC
2 /O2 へ切換える。そして、混合ガス流量Cl2
2 =50/10sccm、圧力0.8mTorr、マ
イクロ波パワー/rf=1400/60Wの条件におい
て、残りのポリシリコン膜2をエッチングする。引続
き、適量のオーバエッチングを行なう。このオーバエッ
チングによって、図14に示すように、シリコン酸化膜
4上のシリコン酸窒化膜5は完全に除去される。
【0042】以上のエッチング方法を適用することによ
り、NF3 ガスに含まれるN原子によるパターン側壁部
の窒化膜が保護膜として作用する。このため、オーバエ
ッチングの後でも、チタンシリサイド膜3へのサイドエ
ッチングを防ぎ、良好なパターン形状を得ることができ
る。また、シリコン酸窒化膜5、チタンシリサイド膜3
およびポリシリコン膜2を同一装置で順次エッチングす
ることができる。このため、膜種によってエッチング装
置を使い分ける必要がなく、工程数を削減することがで
き、生産コストの低減や製造日数の短縮化を図ることが
できる。また、ウエハを移し変える必要がなく、移載等
に伴う異物のウエハ表面への付着を防ぐことができ、半
導体装置の歩留りを上げることができる。
【0043】さらに、シリコン酸窒化膜5が完全に除去
されることにより、たとえば、図14に示す工程の後シ
リコン酸化膜4上に、減圧CVD法あるいは常圧CVD
法等により形成されるシリコン酸化膜(図示せず)が堆
積中に剥がれるのを防ぐことができる。また、チタンシ
リサイド膜3を含むゲート電極上にコンタクトホール
(図示せず)を形成する際、開孔エッチングが途中で止
まるのを防ぐことができ、良好な形状を持つコンタクト
ホールを形成することができる。
【0044】さらにまた、反応ガスとしてCl2 /NF
3 の混合ガスからCl2 /O2 の混合ガスへの切換えに
あたり、マイクロ波を切らずにプラズマを点火させたま
ま高周波パワーのみを切ることにより、プラズマの点火
に伴う異物の発生を防ぐことができる。このため、エッ
チング装置内の発塵も抑えることができる。したがっ
て、歩留りの高い半導体装置を得ることができる。
【0045】(実施の形態3)次に、実施の形態3とし
て、酸化膜と窒化膜とを有するポリシリコンゲート電極
配線をパターニングする場合について、図を用いて説明
する。
【0046】このゲート電極構造は、特に、フラッシュ
メモリのゲート電極構造として適用される。図15に示
すように、基板(図示せず)上に、ゲート酸化膜1を形
成した後、減圧CVD法によりポリシリコン膜2を10
00Å堆積する。次に、減圧CVD法によりシリコン酸
化膜4、シリコン窒化膜7およびシリコン酸化膜11を
順次それぞれ70Å成膜した後、ポリシリコン膜12を
1000Å成膜する。次に、レジストを塗布した後写真
製版を行ない、図16に示すように、フォトレジスト6
をパターニングする。
【0047】次に、混合ガス流量Cl2 /O2 =50/
10sccm、圧力0.8mTorr、マイクロ波パワ
ー/rf=1400/60Wの条件において、図17に
示すように、フォトレジスト6をマスクとして、ポリシ
リコン膜12を異方性エッチングする。
【0048】次に、マイクロ波を切らずに混合ガスを切
換える。混合ガス流量Cl2 /NF 3 =40/20sc
cm、圧力1.2mTorr、マイクロ波パワー/rf
=1400/60Wの条件において、図18に示すよう
に、シリコン酸化膜11、シリコン窒化膜7およびシリ
コン酸化膜4を順次異方性エッチングする。このエッチ
ング条件では、シリコン酸化膜のポリシリコン膜に対す
るエッチング選択比はほぼ1である。つまり、シリコン
酸化膜もポリシリコン膜も同程度にエッチングされる。
このため、シリコン酸化膜4のエッチングが終わると、
直ちにポリシリコン膜2がエッチングされる。このと
き、ウエハ表面近傍のプラズマの発光を観測すると、ポ
リシリコン膜2のエッチングが始まると同時に、SiC
lの発光が強く観測される。したがって、このSiCl
の発光強度の変化を観測することにより、シリコン酸化
膜4のエッチング終点を検出することができる。
【0049】以上の手法により、ポリシリコン膜2のエ
ッチングが始まるとすぐに、マイクロ波を切らずに混合
ガスを切換える。再び混合ガス流量Cl2 /O2 =50
/10sccm、圧力0.8mTorr、マイクロ波パ
ワー/rf=1400/60Wの条件において、図19
に示すように、ポリシリコン膜2を異方性エッチングす
る。ゲート酸化膜1が出現したところで、適量のオーバ
エッチングを行なう。この後、図20に示すように、フ
ォトレジスト6を除去し、所望のゲート電極構造を形成
する。
【0050】以上のように、本発明によるエッチング方
法を適用すれば、パターン側壁部の窒化膜が、強固な保
護膜として働く。このため、オーバエッチングの後で
も、ポリシリコン膜2などへのサイドエッチングを防
ぎ、パターンの垂直加工を施すことができる。したがっ
て、良好なパターン形状を得ることができる。
【0051】また、ポリシリコン膜12、シリコン酸化
膜11、シリコン窒化膜7、シリコン酸化膜4およびポ
リシリコン膜2を同一エッチング装置で順次エッチング
することができる。このため、膜種によるエッチング装
置の使い分けの必要がなく、工程間のウエハ移載に伴う
異物のウエハ表面への付着を防ぐことができる。さら
に、反応ガスの切換え時にプラズマの点火が不要なの
で、エッチング装置内の発塵も抑えることができる。こ
のように、ウエハ表面への発塵源を断つことによって、
歩留りの高い半導体装置を得ることができる。さらにま
た、同一装置内において一連のエッチングを行なうこと
は、工程数を大幅に削減することができる。したがっ
て、生産コストの低減や工程の短縮化を図ることができ
る。
【0052】(実施の形態4)次に、実施の形態4とし
て、金属ポリサイド構造を有する配線をレジストマスク
により形成する場合について説明する。図21に示すよ
うに、下地酸化膜8上に、減圧CVD法によりポリシリ
コン膜2を500Å堆積する。その後、スパッタリング
法により、チタンシリサイド膜3を500Å成膜する。
さらに、反射防止膜として、プラズマCVD法によりシ
リコン酸窒化膜5を250Å形成する。次に、レジスト
を塗布した後写真製版を行ない、図22に示すように、
フォトレジスト6をパターニングする。
【0053】次に、混合ガス流量Cl2 /NF3 =40
/20sccm、圧力1.2mTorr、マイクロ波パ
ワー/rf=1400/60Wの条件において、フォト
レジスト6をマスクとして30秒間エッチングを行な
い、図23に示すように、シリコン酸窒化膜5とチタン
シリサイド膜3約300Åとを異方性エッチングする。
【0054】次に、マイクロ波を切らずに、従来金属シ
リサイド膜をエッチングするのに使用されていた反応ガ
スに切換えることにより、図24に示すように、残りの
チタンシリサイド膜3およびポリシリコン膜2を異方性
エッチングする。その後、適量のオーバエッチングを行
なう。そして、図25に示すように、フォトレジスト6
を除去し、所望の配線構造を形成する。
【0055】このようにして、本発明によるエッチング
方法を適用することにより、オーバエッチングの後で
も、パターン側壁の窒化膜により側壁が保護されるの
で、チタンシリサイド膜3やポリシリコン膜2の側壁が
エッチングされることはない。このため、良好な配線構
造パターンを得ることができる。また、同一エッチング
装置でエッチング処理を行なうので、ウエハ移載による
異物やプラズマ点火によるエッチング装置内の異物の発
生を抑制する。このため、ウエハ表面への異物付着を低
減することができ、歩留りの高い半導体装置を得ること
ができる。さらに、エッチングの工程数を減らすことが
できるので、生産コストの低減や工程短縮を図ることが
できる。
【0056】(実施の形態5)次に、実施の形態5とし
て、金属ポリサイド構造を有するゲート電極配線を形成
する場合について説明する。本実施の形態の場合、特
に、後の工程において実施されるイオン注入工程の注入
イオンのストッパ膜として、金属ポリサイド膜上にシリ
コン酸化膜を有する構造を持つものである。
【0057】図26に示すように、基板(図示せず)上
に、ゲート酸化膜1を形成した後、減圧CVD法により
ポリシリコン膜2を500Å堆積する。その後、スパッ
タリング法によりタングステンシリサイド膜9を500
Å成膜する。次に、減圧CVD法によりシリコン酸化膜
4を700Å成膜する。次に、フォトレジストを塗布し
た後写真製版を行ない、図27に示すように、フォトレ
ジスト6をパターニングする。
【0058】次に、混合ガスCl2 /NF3 =40/2
0sccm、圧力1.2mTorr、マイクロ波パワー
/rf=1400/90Wの条件において、フォトレジ
スト6をマスクとして、図28に示すように、シリコン
酸化膜4を異方性エッチングする。シリコン酸化膜4の
エッチングが終わって、タングステンシリサイド膜9の
エッチングが始まると、SiClのプラズマ発光強度が
増大する。このとき、マイクロ波を切らずに、混合ガス
をCl2 /O2 =50/10sccm、圧力0.8mT
orr、マイクロ波パワー/rf=1400/60Wの
条件に切換える。そして、図29に示すように、残りの
タングステンシリサイド膜9およびポリシリコン膜2を
エッチングした後、適量のオーバエッチングを行なう。
この後、図30に示すように、フォトレジスト6を除去
し、所望のゲート電極構造を形成する。このようにし
て、本発明によるエッチング方法を適用することによ
り、オーバエッチングの後でも、シリコン酸化膜4やタ
ングステンシリサイド膜9の側壁がエッチングされるこ
とはない。したがって所望の配線構造を精度よく形成す
ることができる。また、同一エッチング装置で一連のエ
ッチングを行なうので、ウエハ表面への異物の付着を低
減することができ、歩留りの高い半導体装置を得ること
ができる。さらに、工程削減や生産コストの低減を図る
ことができる。
【0059】以上、実施の形態1〜5において、混合ガ
ス流量Cl2 /NF3 は40/20sccm、すなわ
ち、総流量に対するNF3 流量が33%、圧力1.2m
Torrの場合について説明したが、前述したように、
総流量に対するNF3 流量が70%以下、圧力が5.0
mTorr以下であれば、同様の効果を得ることができ
る。
【0060】さらに、混合ガスCl2 /NF3 を用いた
エッチングの後、混合ガスCl2 /O2 によるエッチン
グを施す場合について説明したが、他に、HBr/O2
の混合ガスを用いても同様の効果を得ることができる。
また、Cl2 だけを用い、RFバイアスを下げることに
よっても同様の効果が得られる。すなわち、ポリシリコ
ン膜に対するエッチングレートが酸化膜に対するエッチ
ングレートより大きい反応ガスであれば、上記例に限ら
ず適用することができる。
【0061】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲の
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【図面の簡単な説明】
【図1】 Cl2 プラズマ状態における電子密度と圧力
との関係を示す図である。
【図2】 ECR型RIEの装置構成を示す図である。
【図3】 混合ガスCl2 /NF3 流量と発生異物数と
の関係を示す図である。
【図4】 混合ガスCl2 /NF3 流量およびその圧力
とエッチング形状結果を示す図である。
【図5】 本発明の実施の形態1に係る半導体装置の製
造方法の1工程を示す断面図である。
【図6】 本発明の実施の形態1において、図5に示す
工程の後に行なわれる工程を示す断面図である。
【図7】 本発明の実施の形態1に係る半導体装置の製
造方法の他の工程を示す断面図である。
【図8】 本発明の実施の形態1において、図7に示す
工程の後に行なわれる工程を示す断面図である。
【図9】 本発明の実施の形態2に係る半導体装置の製
造方法の1工程を示す断面図である。
【図10】 本発明の実施の形態2において、図9に示
す工程の後に行なわれる工程を示す断面図である。
【図11】 本発明の実施の形態2において、図10に
示す工程の後に行なわれる工程を示す断面図である。
【図12】 本発明の実施の形態2において、図11に
示す工程の後に行なわれる工程を示す断面図である。
【図13】 本発明の実施の形態2において、図12に
示す工程の後に行なわれる工程を示す断面図である。
【図14】 本発明の実施の形態2において、図13に
示す工程の後に行なわれる工程を示す断面図である。
【図15】 本発明の実施の形態3に係る半導体装置の
製造方法の1工程を示す断面図である。
【図16】 本発明の実施の形態3において、図15に
示す工程の後に行なわれる工程を示す断面図である。
【図17】 本発明の実施の形態3において、図16に
示す工程の後に行なわれる工程を示す断面図である。
【図18】 本発明の実施の形態3において、図17に
示す工程の後に行なわれる工程を示す断面図である。
【図19】 本発明の実施の形態3において、図18に
示す工程の後に行なわれる工程を示す断面図である。
【図20】 本発明の実施の形態3において、図19に
示す工程の後に行なわれる工程を示す断面図である。
【図21】 本発明の実施の形態4に係る半導体装置の
製造方法の1工程を示す断面図である。
【図22】 本発明の実施の形態4において、図21に
示す工程の後に行なわれる工程を示す断面図である。
【図23】 本発明の実施の形態4において、図22に
示す工程の後に行なわれる工程を示す断面図である。
【図24】 本発明の実施の形態4において、図23に
示す工程の後に行なわれる工程を示す断面図である。
【図25】 本発明の実施の形態4において、図24に
示す工程の後に行なわれる工程を示す断面図である。
【図26】 本発明の実施の形態5に係る半導体装置の
製造方法の1工程を示す断面図である。
【図27】 本発明の実施の形態5において、図26に
示す工程の後に行なわれる工程を示す断面図である。
【図28】 本発明の実施の形態5において、図27に
示す工程の後に行なわれる工程を示す断面図である。
【図29】 本発明の実施の形態5において、図28に
示す工程の後に行なわれる工程を示す断面図である。
【図30】 本発明の実施の形態5において、図29に
示す工程の後に行なわれる工程を示す断面図である。
【図31】 平行平板型RIEの装置構成を示す図であ
る。
【符号の説明】
1 ゲート酸化膜、2,12 ポリシリコン膜、3 チ
タンシリサイド膜、4,11 シリコン酸化膜、5 シ
リコン酸窒化膜、6 フォトレジスト、7 シリコン窒
化膜、8 下地酸化膜、9 タングステンシリサイド
膜、10 自然酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 D 29/78 301F

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 導電膜および/または絶縁膜を含む多層
    膜をエッチングする半導体装置の製造方法であって、 真空度0.1〜5.0mTorrおよび電子密度1010
    /cm3 以上の条件下において、Cl2 とNF3 とを含
    む混合ガスを用い、 前記混合ガスは、総流量に対するNF3 の流量の比が7
    0%以下である、半導体装置の製造方法。
  2. 【請求項2】 前記Cl2 とNF3 とを含む混合ガスを
    用いて前記多層膜をエッチングした後、前記真空度0.
    1〜5.0mTorrおよび電子密度1010/cm3
    上の条件下において、Cl2 またはHBrを含む混合ガ
    スを用いることによって、前記多層膜をエッチングする
    工程をさらに含む、請求項1に記載の半導体装置の製造
    方法。
  3. 【請求項3】 前記導電膜は、金属シリサイド膜および
    /またはポリシリコン膜を含む、請求項1または2に記
    載の半導体装置の製造方法。
  4. 【請求項4】 前記絶縁膜は、シリコン酸化膜および/
    またはシリコン窒化膜を含む、請求項1または2に記載
    の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177290B1 (en) 1997-10-31 2001-01-23 Samsung Electronics Co., Ltd. Method of fabricating planar optical waveguides in one chamber
JP2001156045A (ja) * 1999-11-26 2001-06-08 Kawasaki Steel Corp 半導体装置の製造方法および製造装置
JP2002526891A (ja) * 1998-09-30 2002-08-20 ユナキス・バルツェルス・アクチェンゲゼルシャフト 真空処理室および表面処理方法
JP2002343798A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置
US6893970B2 (en) 2000-12-15 2005-05-17 Sharp Kabushiki Kaisha Plasma processing method
JP2007081216A (ja) * 2005-09-15 2007-03-29 Hitachi High-Technologies Corp プラズマエッチング装置およびプラズマエッチング方法
JP2012018344A (ja) * 2010-07-09 2012-01-26 Shin Etsu Chem Co Ltd ドライエッチング方法
WO2012050295A1 (ko) * 2010-10-14 2012-04-19 주식회사 에스아이티코리아 스마트 카지노 테이블
JP2016009805A (ja) * 2014-06-25 2016-01-18 キヤノン株式会社 半導体装置の製造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166205B1 (ko) * 1995-10-11 1999-02-01 김광호 반도체장치의 폴리사이드 게이트 형성방법
FR2749973B1 (fr) * 1996-06-13 1998-09-25 France Telecom Procede de gravure de la grille en technologie mos utilisant un masque dur a base de sion
KR100213207B1 (ko) * 1996-06-29 1999-08-02 윤종용 폴리사이드 구조의 게이트 형성방법
US5851926A (en) * 1996-10-01 1998-12-22 Applied Materials, Inc Method for etching transistor gates using a hardmask
TW365691B (en) * 1997-02-05 1999-08-01 Samsung Electronics Co Ltd Method for etching Pt film of semiconductor device
US5963841A (en) * 1997-08-01 1999-10-05 Advanced Micro Devices, Inc. Gate pattern formation using a bottom anti-reflective coating
US6103632A (en) * 1997-10-22 2000-08-15 Applied Material Inc. In situ Etching of inorganic dielectric anti-reflective coating from a substrate
US6541164B1 (en) * 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
US6136211A (en) 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6872322B1 (en) 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
US6797188B1 (en) * 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
US6133613A (en) * 1998-02-03 2000-10-17 Vanguard International Semiconductor Corporation Anti-reflection oxynitride film for tungsten-silicide substrates
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6074905A (en) * 1998-12-28 2000-06-13 Taiwan Semiconductor Manufacturing Company Formation of a thin oxide protection layer at poly sidewall and area surface
US6159863A (en) * 1999-01-22 2000-12-12 Advanced Micro Devices, Inc. Insitu hardmask and metal etch in a single etcher
KR100881472B1 (ko) 1999-02-04 2009-02-05 어플라이드 머티어리얼스, 인코포레이티드 소정 기판 상에 놓여져 있는 패턴화된 마스크 표면 위로 적층 구조물을 증착하기 위한 방법
WO2000052749A1 (en) * 1999-03-05 2000-09-08 Applied Materials, Inc. Method for enhancing etching of titanium silicide
US6924196B1 (en) * 1999-08-06 2005-08-02 Newport Fab, Llc Anti-reflective coating and process using an anti-reflective coating
US6534411B1 (en) * 1999-08-13 2003-03-18 Advanced Micro Devices, Inc. Method of high density plasma metal etching
US6613682B1 (en) 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
US6527968B1 (en) 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
US6423644B1 (en) * 2000-07-12 2002-07-23 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
EP1235265A1 (en) * 2001-02-23 2002-08-28 Infineon Technologies AG Method for etching a hardmask layer and a metal layer
KR100593826B1 (ko) * 2001-04-19 2006-06-28 동경 엘렉트론 주식회사 드라이 에칭 방법
US6551942B2 (en) 2001-06-15 2003-04-22 International Business Machines Corporation Methods for etching tungsten stack structures
US8118946B2 (en) * 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components
CN103441073A (zh) * 2013-08-29 2013-12-11 上海宏力半导体制造有限公司 低功耗mos器件栅极刻蚀方法及低功耗mos器件制造方法
WO2020017015A1 (ja) * 2018-07-20 2020-01-23 株式会社日立ハイテクノロジーズ プラズマ処理装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03175628A (ja) * 1989-12-04 1991-07-30 Nec Corp 半導体装置の製造方法
US5228950A (en) * 1990-12-04 1993-07-20 Applied Materials, Inc. Dry process for removal of undesirable oxide and/or silicon residues from semiconductor wafer after processing
US5164330A (en) * 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
US5397962A (en) * 1992-06-29 1995-03-14 Texas Instruments Incorporated Source and method for generating high-density plasma with inductive power coupling
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177290B1 (en) 1997-10-31 2001-01-23 Samsung Electronics Co., Ltd. Method of fabricating planar optical waveguides in one chamber
JP2002526891A (ja) * 1998-09-30 2002-08-20 ユナキス・バルツェルス・アクチェンゲゼルシャフト 真空処理室および表面処理方法
JP2001156045A (ja) * 1999-11-26 2001-06-08 Kawasaki Steel Corp 半導体装置の製造方法および製造装置
US6893970B2 (en) 2000-12-15 2005-05-17 Sharp Kabushiki Kaisha Plasma processing method
KR100553299B1 (ko) * 2000-12-15 2006-02-20 샤프 가부시키가이샤 플라즈마 처리 방법
JP2002343798A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置
JP2007081216A (ja) * 2005-09-15 2007-03-29 Hitachi High-Technologies Corp プラズマエッチング装置およびプラズマエッチング方法
JP2012018344A (ja) * 2010-07-09 2012-01-26 Shin Etsu Chem Co Ltd ドライエッチング方法
WO2012050295A1 (ko) * 2010-10-14 2012-04-19 주식회사 에스아이티코리아 스마트 카지노 테이블
JP2016009805A (ja) * 2014-06-25 2016-01-18 キヤノン株式会社 半導体装置の製造方法

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