JPH0982725A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高性能なパワーＧａＡｓＭＥＳＦＥＴを歩留
まり良く安価に形成できる製造方法を提供する。 【解決手段】 ＭＥＳＦＥＴのゲート電極形成工程にお
いて、活性層２の上に堆積された絶縁膜２１の上にゲー
ト形成領域を開口したフォトレジスト膜２０を形成す
る。フォトレジスト膜２０をマスクとして絶縁膜２１に
開口を設け、絶縁膜２１をマスクとして活性層２の１回
目のリセスエッチングを行って小リセス領域３１を形成
する。その後、フォトレジスト膜２０はそのままにし
て、絶縁膜２１の開口幅を広げてから、活性層２の２回
目のリセスエッチングを行って、大リセス領域３０を形
成する。１枚のフォトマスクを用いて２つ以上の多段リ
セス領域を形成するので、製造コストの削減が可能であ
る。また、各リセス領域やゲート電極３３が自己整合的
に形成されるので、歩留まり及び性能も向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化合物半導体基板
上に形成される高周波用ＭＥＳＦＥＴ等の電界効果型ト
ランジスタの構造及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】化合物半導体ＧａＡｓ基板上に形成され
る金属−半導体接触形電界効果型トランジスタ（以下、
ＭＥＳＦＥＴと呼ぶ）は、高周波帯域において、高利
得、高効率のパワーデバイス例えば移動体通信機器等の
送信デバイスとしてその需要が高まっている。このＭＥ
ＳＦＥＴは、化合物半導体基板の活性領域上にショット
キー接触するゲート電極を形成し、その両側方にソース
・ドレインを形成した構造となっている。このＭＥＳＦ
ＥＴの製造方法は、活性層をエピタキシャル成長により
形成する方法と、化合物半導体基板内に不純物イオンの
注入を行って形成する方法とに大別される。

【０００３】ところで、高出力ＭＥＳＦＥＴの高周波特
性，効率を向上させるためには、ＭＥＳＦＥＴの特性
（たとえば伝達コンダクタンスｇｍ，Ｋ値）を向上させ
ることが必要であり、そのためには、チャネル層を高濃
度，薄膜に形成することが重要である。さらに、パワー
ＦＥＴでは同時に高いゲート・ドレイン間耐圧（以下Ｂ
Ｖｇｄと表す）を維持することが必要である。ただし、
このゲート・ドレイン間耐圧特性の向上は、ｇｍ，Ｋ値
の向上とはトレードオフの関係にある。

【０００４】特に、大信号を取り扱うパワーＦＥＴで
は、高いゲート・ドレイン間の耐圧が要求されるため、
ゲート電極直下の活性層をエッチングして表面からわず
かに堀込んだ構造（以下、リセス構造と呼ぶ）が通常用
いられている。また、高出力ＭＥＳＦＥＴでは、上述の
トレードオフ関係を解決するため、以下の従来例に示す
ようにリセスエッチングを２回行った構造（以下２段リ
セス構造と呼ぶ）が、しばしば用いられている。

【０００５】以下、選択イオン注入による活性層形成を
用いた２段リセス構造を有する高出力ＭＥＳＦＥＴの従
来例の製造方法について説明する。

【０００６】まず、図１１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１０１の一主面上にフォトリソグラフィ
ー工程を利用してフォトレジスト膜１０３を形成し、こ
のフォトレジスト膜１０３ををマスクとして、ＧａＡｓ
基板１０１の所定領域内にＳｉイオンを加速電圧８０ｋ
ｅＶで注入し、活性層１０２を形成する。

【０００７】次に、図１１（ｂ）に示すように、活性層
１０２の両端部の上方を開口したフォトレジスト膜１０
４をマスクとして、活性層１０２の両端部に高濃度のＳ
ｉイオンを加速電圧１５０ｋｅＶで注入して、ソース・
ドレインｎ+ 層１０５（高濃度層）を形成する。

【０００８】次に、図１１（ｃ）に示すように、シリコ
ン酸化膜１０６をＧａＡｓ基板１０１の全面上に堆積
し、この膜をキャップとして、８２０℃，１５分のアニ
ール処理を行い、注入されたＳｉを活性化させる。

【０００９】次に，図１１（ｄ）に示すように、シリコ
ン酸化膜１０６を除去した後、活性層１０２のうちソー
ス・ドレインｎ+ 層１０５に近い両端部を除く中央部の
上方を開口領域とするフォトレジスト膜１０７を形成す
る。

【００１０】そして、図１１（ｅ）に示すように、フォ
トレジスト膜１０７をマスクとして第１回目のリセスエ
ッチングを行って、ＧａＡｓ基板１０１の表面付近のみ
を除去し、１段目の大リセス領域１１１を形成した後、
フォトレジスト膜１０７を除去する。

【００１１】次に、図１２（ａ）〜図１２（ｃ）に示す
ように、ＧａＡｓ基板１０１の全面上にシリコン酸化膜
１２１を堆積し、さらにその上にソース・ドレイン領域
１０５の上方を開口領域とするフォトレジスト膜１２０
を形成し、このフォトレジスト膜１２０の上方からＡｕ
Ｇｅ／Ｎｉ／Ａｕを真空蒸着した後、Ａｒガス雰囲気
中、４５０℃、３分間シンターを行って、ソース電極１
２２及びドレイン電極１２３を形成する。

【００１２】次に、図１３（ａ）に示すように、シリコ
ン酸化膜１２１及び各電極１２２，１２３の上に、１段
目のリセス領域１１１の一部であるゲート電極形成領域
を開口したフォトレジスト膜１２５を形成する。

【００１３】そして、図１３（ｂ）に示すように、フォ
トレジスト膜１２５をマスクとしてＣＦ4 ガスを用いた
反応性ドライエッチング（以下ＲＩＥと略す）を行っ
て、フォトレジスト膜１２５の開口部下方のシリコン酸
化膜１２１を除去する。この工程では、異方性エッチン
グによって、シリコン酸化膜１２１にはフォトレジスト
膜１２５の開口形状と同一形状の開口が形成される。

【００１４】次に、図１３（ｃ）に示すように、フォト
レジスト膜１２５をそのままマスクとし、硫酸・過酸化
水素・水の混合溶液をエッチャントとして用い、活性層
１０２に対して２回目のリセスエッチングを行い、１段
目の大リセス領域１１１内に２段目の小リセス領域１３
１を形成する。

【００１５】最後に、図１３（ｄ）に示すように、２段
目の小リセス領域１３１内で活性層１０２にコンタクト
するゲート電極１３２をシリコン酸化膜１１１の開口内
に形成する。

【００１６】以上により、２段リセス構造を持ったＦＥ
Ｔが形成される。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の２段リセス構造を有するＦＥＴの製造方法では、下
記の問題があった。

【００１８】第１に、上記方法によって形成されるＦＥ
Ｔは耐圧特性が向上する等の効果はあるものの、１段リ
セス構造を有するＦＥＴの製造工程に比べて工程数の増
加及び使用フォトマスクの増加が生じ、製造コストが上
昇する。

【００１９】第２に、１段目の大リセス領域１１１と２
段目の小リセス領域１３１との位置合わせ精度はフォト
リソグラフィー工程の精度に依存するが、フォトリソグ
ラフィー工程のマスクずれ等によって２つのリセス領域
の相対的な位置のバラツキが生じるので、ＦＥＴの特性
の変動が生じる。

【００２０】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、２段リセス構造を有するＦＥＴを１
段リセス構造を有するＦＥＴと同じマスク工程数で形成
する手段を講ずることにより、高性能なパワーＧａＡｓ
ＭＥＳＦＥＴ等の半導体装置の製造の容易化とコストの
低減と歩留まりの向上とを図ることにあり、さらには、
リセス領域の形状を改善することにより、パワーＧａＡ
ｓＭＥＳＦＥＴ等の半導体装置の耐圧特性をさらに向上
させることにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜６に記載される半導体装置
の製造方法に係る手段と、請求項７〜１０に記載される
半導体装置に係る手段とを講じている。

【００２２】本発明に係る第１の半導体装置の製造方法
は、請求項１に記載されるように、化合物半導体基板の
一部に、少なくとも２段のリセス構造を有しＦＥＴとし
て機能する半導体装置を製造する方法であって、上記化
合物半導体基板の一部に、チャネル領域となる活性層を
形成する第１の工程と、上記活性層の上に絶縁膜を堆積
する第２の工程と、上記絶縁膜上にゲート形成領域を開
口したフォトレジスト膜を形成する第３の工程と、上記
フォトレジスト膜をマスクとして、上記絶縁膜に対する
エッチングを行って上記活性層まで達する開口を形成し
た後、上記絶縁膜をマスクとして上記活性層に対するエ
ッチングを行ってゲート形成領域に小リセス領域を形成
する第４の工程と、上記フォトレジスト膜を残置したま
まで、上記絶縁膜を横方向にエッチングして上記絶縁膜
の開口の幅を広げた後、上記絶縁膜をマスクとして上記
活性層に対するエッチングを行って、上記小リセス領域
を包含する大リセス領域を形成する第５の工程と、上記
小リセス領域の上にゲート電極を形成する第６の工程と
を備えている。

【００２３】この方法により、リセスエッチングの際の
マスクとなるフォトレジスト膜を１回形成するだけで少
なくとも２段のリセス形状を実現できるため、工程数及
びフォトマスク数の削減が可能である。さらに、１回の
フォトレジスト膜の形成しか行わないため、ゲート電極
や小リセス領域が大リセス領域の中央に自己整合的に形
成されるため、特性の安定化が可能となる。加えて、小
リセス領域を形成した後絶縁膜の開口を広げる際や２回
目のリセスエッチングの際に、すでに形成された小リセ
ス領域の周縁部が上面と側面との両側からエッチング作
用を受けるので、そのエッジが鈍化される。したがっ
て、活性層とゲート電極との間における電界の集中が緩
和され、信頼性の高い半導体装置が形成されることにな
る。

【００２４】請求項２に記載されるように、請求項１に
おいて、上記第４の工程では、ドライエッチング等の異
方性エッチングを使用し、上記第５の工程では、ウェッ
トエッチング等の等方性エッチングを使用することが好
ましい。

【００２５】この方法により、小リセス領域の幅はゲー
ト電極の幅にほぼ等しくなり、微細なリセス構造が形成
されるとともに、絶縁膜の開口部の幅やリセス領域の寸
法のバラツキも低減される。加えて、絶縁膜を広げるエ
ッチングと大リセス領域を形成するエッチングを行う際
には、等方性エッチングによって小リセス領域の周縁部
のエッジが鈍化されるので、請求項１の作用が確実に得
られる。

【００２６】請求項３に記載されるように、請求項２に
おいて、上記第２の工程では、上記絶縁膜としてシリコ
ン酸化膜を形成することが好ましい。

【００２７】請求項４に記載されるように、請求項１に
おいて、上記第５の工程では、絶縁膜及び活性層をエッ
チングする工程を交互に複数回だけ繰り返し行って、３
段以上の多段リセス構造を形成することができる。

【００２８】この方法により、活性層とゲート電極との
間における電界の集中がさらに緩和されるので、より信
頼性の高い半導体装置が形成されることになる。

【００２９】また、本発明に係る半導体装置の第２の製
造方法は、請求項５に記載されるように、複数段のリセ
ス領域を有しＦＥＴとして機能する半導体装置を製造す
る方法であって、化合物半導体基板の一部に、上記複数
段のリセス領域のうち最も幅の狭いリセス領域を形成し
た後、順次幅の広いリセス領域を形成する方法である。

【００３０】この方法により、最外部となるリセス領域
の中に鈍化されたエッジを有するリセス領域が形成され
るので、活性層とゲート電極との間に電界の集中の緩和
による信頼性の高い半導体装置の形成が可能となる。ま
た、最外部のリセス領域の幅と最終的な絶縁膜の開口幅
とが一致するので、最も内部のリセス領域の上にゲート
電極を形成する際、ゲート電極が堆積される部分と絶縁
膜の開口壁との間に十分な空間が確保され、ゲート電極
を堆積する際にゲート電極の形状が良好となる。

【００３１】本発明に係る半導体装置の第３の製造方法
は、請求項６に記載されるように、少なくとも１つのリ
セス領域を有しＦＥＴとして機能する半導体装置を製造
する方法であって、化合物半導体基板の一部に、チャネ
ル領域となる活性層を形成する第１の工程と、上記活性
層の上に絶縁膜を堆積する第２の工程と、上記絶縁膜上
にゲート形成領域内でゲート形成領域よりも狭い領域を
開口したフォトレジスト膜を形成する第３の工程と、上
記フォトレジスト膜をマスクとして、上記絶縁膜に対す
るエッチングを行って上記活性層まで達する開口を形成
した後、上記フォトレジスト膜を残置したままで上記活
性層に対するエッチングと上記絶縁膜に対するエッチン
グとを交互に繰り返し行って、上記絶縁膜の開口幅を広
げるとともに上記活性層にチャネル方向に平行な断面内
でほぼ円弧状の底部を有する円弧状リセス領域を形成す
る第４の工程と、上記フォトレジスト膜のエッチングを
行って上記フォトレジスト膜の開口幅をゲート長に等し
くなるまで拡大する第５の工程と、上記円弧状リセス領
域の上にゲート電極を形成する第６の工程とを備えてい
る。

【００３２】この方法により、ゲートエッジにおける電
界の集中が緩和されるので、極めて信頼性の高い半導体
装置が形成されることになる。

【００３３】本発明に係る第１の半導体装置は、請求項
７に記載されるように、化合物半導体基板上に搭載され
ＦＥＴとして機能する半導体装置において、上記化合物
半導体基板の一部に形成されチャネル領域として機能す
る活性層と、上記活性層の両端部に接続されるソース・
ドレイン層と、上記活性層のうちの一部を活性層の上端
面から所定深さだけ堀込んでなる大リセス領域と、上記
活性層のうち上記大リセス領域内の一部をさらに下方に
堀込んでなる小リセス領域と、上記小リセス領域におい
て上記活性層にコンタクトするゲート電極とを備え、上
記小リセス領域の周縁部は、化学的エッチングを受けて
鈍化されたエッジを有するものである。

【００３４】この構成により、小リセス部のエッジが鈍
化されていることから活性層とゲート電極との間におけ
る電界の集中が緩和されるので、信頼性が向上する。

【００３５】請求項８に記載されるように、請求項７に
おいて、上記絶縁膜を上記大リセス領域の幅と同じ幅を
有するように構成することができる。

【００３６】この構成により、半導体装置の製造工程に
おいて、活性層の上の絶縁膜をマスクとするエッチング
により形成される大リセス領域を小リセス領域よりも後
に形成する工程を採用することが容易な構造となる。そ
して、大リセス領域を形成した後に通常リフトオフによ
り形成されるゲート電極と絶縁膜との間の空間が大きい
ことから、リフトオフを行うことが容易となる。したが
って、ゲート電極の形状が良好となり、かつ断線部や高
抵抗部分のほとんどない信頼性の高いものとなる。

【００３７】請求項９に記載されるように、請求項７に
おいて、上記大リセス領域を複数の段部からなるものと
し、各段部の周縁部を化学的エッチングを受けて鈍化さ
れたエッジを有するように構成することができる。

【００３８】この構成により、活性層とゲート電極との
間における電界の集中がさらに低減されるので、より高
い信頼性が得られることになる。

【００３９】本発明に係る第２の半導体装置は、請求項
１０に記載されるように、化合物半導体基板上に搭載さ
れＦＥＴとして機能する半導体装置において、上記化合
物半導体基板の一部に形成されチャネル領域として機能
する活性層と、上記活性層の両端部に接続されるソース
・ドレイン層と、上記活性層のうちの一部をチャネル方
向に平行な断面内でほぼ円弧状の底部を有するように堀
込んで形成された円弧状リセス領域と、上記円弧状リセ
ス領域において上記活性層にコンタクトするゲート電極
とを備えている。

【００４０】この構成により、ゲートエッジにおける電
界の集中が緩和されるので、極めて高い信頼性が得られ
ることになる。

【００４１】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態について説明
する。図１（ａ）〜図１（ｅ），図２（ａ）〜（ｄ）及
び図３（ａ），（ｂ）は、第１の実施形態における半導
体装置の製造工程を示す断面図である。

【００４２】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の一主面上にフォトリソグラフィー工程
を利用してフォトレジスト膜３を形成し、このフォトレ
ジスト膜３をマスクとして、ＧａＡｓ基板１の所定の領
域にＳｉイオンを加速電圧８０ｋｅＶで注入して活性層
２を形成する。

【００４３】次に、上記活性層２の両端部の上方を開口
したフォトレジスト膜４を形成し、このフォトレジスト
膜４をマスクとして、活性層２の両端部にＳｉイオンを
加速電圧１５０ｋｅＶで注入し、ソース・ドレインｎ+
層５（高濃度層）を形成する。

【００４４】次に、図１（ｃ）に示すように、フォトレ
ジスト膜４を除去した後、ＧａＡｓ基板１上に比較的薄
いシリコン酸化膜６を堆積し、このシリコン酸化膜６を
キャップとして、８２０℃，１５分のアニール処理を行
い、注入されたＳｉを活性化させる。

【００４５】次に、図１（ｄ）に示すように、薄いシリ
コン酸化膜６を除去した後、ＧａＡｓ基板１上に厚いシ
リコン酸化膜２１を堆積し、シリコン酸化膜２１の上
に、ソース・ドレインｎ+ 層５の上方を開口したフォト
レジスト膜７を形成する。。

【００４６】次に、フォトレジスト膜７をマスクとし
て、シリコン酸化膜２１の一部をエッチングにより除去
し、ソース・ドレインｎ+ 層５の上方に開口を形成す
る。そして、この開口内にＡｕＧｅ／Ｎｉ／Ａｕを真空
蒸着し、Ａｒガス雰囲気中で、４５０℃，３分間のシン
ターを行い、ソース電極２２及びドレイン電極２３を形
成する。

【００４７】次に、図２（ａ）に示すように、上記シリ
コン酸化膜２１及び各電極２２，２３の上に、活性層２
の中央付近のゲート電極形成領域の上方を開口したフォ
トレジスト膜２０を形成する。この時、フォトレジスト
膜２０の開口の幅は、形成しようとするゲート電極のゲ
ート長と同じ寸法であり、本実施形態では例えば１μｍ
程度である。

【００４８】次に、図２（ｂ）に示すように、フォトレ
ジスト膜２０をマスクとして、ＣＦ4 ガスを用いた反応
性ドライエッチング（以下ＲＩＥと略す）によってシリ
コン酸化膜２１に開口を形成する。この開口は、フォト
レジスト膜２０の開口幅とほぼ同じ幅で形成され、ほぼ
垂直な側壁を有している。

【００４９】次に、図２（ｃ）に示すように、上記フォ
トレジスト膜２０をそのままマスクとし、硫酸・過酸化
水素・水の混合溶液をエッチャントとして、活性層２の
第１回目のリセスエッチングを行い、活性層２のゲート
電極形成領域に小リセス領域３１を形成する。この小リ
セス領域３１の深さは、例えば２０〜３０ｎｍ程度であ
る。

【００５０】その後、図２（ｄ）に示すように、フォト
レジスト膜２０をそのままマスクとし、ＨＦ溶液による
ウェットエッチングを行って、シリコン酸化膜２１の開
口の幅を広げる。

【００５１】次に、図３（ａ）に示すように、上記硫酸
等の混合溶液をエッチャントとして再度リセスエッチン
グを行ない、小リセス領域３１の周囲に大リセス領域３
０を形成する。その結果、大リセス領域３０の中に小リ
セス領域３１が形成されている。この大リセス領域３０
の深さは、本実施形態では約５０ｎｍである。また、活
性層２の厚みはリセス領域が形成されていない部分で１
５０ｎｍ程度である。つまり、ゲート電極３２直下の活
性層の厚みは７０〜８０ｎｍ程度である。

【００５２】なお、小リセス領域３１の周縁部のエッジ
は、絶縁膜２１の開口を広げる際と大リセス領域を形成
する際のエッチング時に側面と上面との双方からエッチ
ング作用を受けるので、エッジが鈍化されてなだらかに
なっている。

【００５３】最後に、図３（ｂ）に示すように、リフト
オフ法によって、活性層２にコンタクトするゲート電極
３３を形成する。このゲート電極３３の長さは、フォト
レジスト膜２０の開口寸法にほぼ等しく、例えば１μｍ
程度である。これにより、２段リセス構造を持ったＦＥ
Ｔが形成される。

【００５４】以上のように、本実施形態において、２つ
のリセス領域３０，３１を形成するためのマスクは、１
つのフォトレジスト膜２０のみであり、１段のリセス構
造を有する半導体装置の製造に必要なマスク数と同じで
済む。それに対し、上記従来の製造工程では、図１１
（ｄ）に示すフォトレジスト膜１０７と図１３（ｃ）に
示すフォトレジスト膜１２５との２つのマスクが必要で
ある。このため、本実施形態の方法では、従来の方法に
比べてマスク工程数を低減することができ、製造コスト
の低減を図ることができる。また、従来の製造工程で
は、１段目の大リセス領域を形成するために用いるマス
ク（フォトレジスト膜１０７）と２段目の小リセス領域
を形成するために用いるマスク（フォトレジスト膜１２
５）との位置合わせずれによって、各リセス領域の相対
的位置のバラツキが生じる。それに対し、本実施形態の
方法では、１つのマスク（フォトレジスト膜２０）によ
って各リセス領域３０，３１が形成されるので、両者の
相対的な位置のバラツキはほとんど生じない。よって、
各リセス領域の相対的な位置のバラツキに起因するＦＥ
Ｔの特性の変動を有効に防止することができる。

【００５５】さらに、上記従来の製造工程では、図１３
（ｃ）に示すように、１段目の大リセス領域１１１の中
に２段目の小リセス領域１３１を形成する際、２段目の
小リセス領域１３１の側壁の上にシリコン酸化膜１２１
が堆積された状態となっているので、小リセス領域１３
１の周縁部はシャープなエッジを有する。それに対し、
本実施形態では、小リセス領域３１を形成してから大リ
セス領域３０を形成する際に、小リセス領域３１の周縁
部の上方にはシリコン酸化膜が存在しない状態となって
いるので（図３（ａ）参照）、エッチャントが小リセス
領域３１の周縁部のエッジを側面と上面とから除去する
ことになり、小リセス領域３１の周縁部が鈍化されたな
だらかなエッジを有するようになる。したがって、ゲー
ト電極３３と活性層２との間における電界の集中が緩和
されるので信頼性が向上する。なお、各リセス領域３
０，３１の底部のコーナー部は、従来例及び本実施形態
においてもそれほど急峻なコーナー部とはならないが、
本実施形態の方がよりなだらかなコーナー部を有するよ
うになる。

【００５６】また、本実施形態では、シリコン酸化膜２
１の開口部の側壁が大リセス領域３０の周縁部と同じ位
置にある。それに対し、図１３（ｃ）に示すように、従
来の方法では、シリコン酸化膜１２１の側壁は小リセス
領域１３１の周縁部と同じ位置にある。言い換えると、
本実施形態では、従来の方法に比べ（図３（ｂ）及び図
１３（ｄ）参照）、ゲート電極３３とシリコン酸化膜２
１との間の空間が大きくなる。その結果、本実施形態で
は、ゲート電極３３をリフトオフ法によって形成する際
に、形状の良好なゲート電極を容易に形成でき、ゲート
電極３３の断線や局部的な抵抗の増大を有効に防止する
ことができるのである。

【００５７】なお、本実施形態では、１回目のリセスエ
ッチングを行う際にウェットエッチング法を用いたが、
Ｃｌ2 ガス等を用いたドライエッチング法を用いてもよ
い。ドライエッチング法を採用すれば、ゲート形成領域
幅の微細化とパターン寸法のバラツキの低減とを容易に
実現することができる。

【００５８】（第２の実施形態）次に、第２の実施形態
について、図４を参照しながら説明する。

【００５９】本実施形態においても、上記第１の実施形
態における図１（ａ）〜（ｅ）及び図２（ａ）〜図２
（ｃ）に示す工程と同じ工程を行う。ただし、本実施形
態では、図２（ｃ）に示す１回目のリセスエッチング工
程の際のリセス量は極めて僅かである。そして、本実施
形態では、その後、図２（ｄ）に示すシリコン酸化膜２
１の開口幅を広げる工程と、図３（ａ）に示す活性層２
をリセスエッチングする工程とをそのエッチング量をわ
ずかにして所定回数繰り返し行う。

【００６０】そして、その後、ゲート電極３３を形成す
ることにより、図４に示す構造つまり多段リセス部３５
を持ったＦＥＴが形成される。なお、本実施形態では、
ゲート電極３３をソース側にオフセットさせてドレイン
耐圧の向上とソース側抵抗の低減とを図っている。な
お、図４では、構造上の特徴を表すために多段リセス領
域３５の深さが誇張して描かれているが、実際には、ト
ータル深さが第１の実施形態におけるリセス領域のトー
タル深さと同じ程度（７０〜８０ｎｍ程度）であればよ
い。

【００６１】本実施形態によって形成された多段リセス
構造では、多段リセス部３５の各小階段部は、エッチン
グの繰り返しによってなだらかなエッジを有するので、
ゲート電極３３と活性層２との間において電界の集中す
る部分（鋭角の基板面）を特に有効に低減することがで
き、信頼性の向上を図ることができる。

【００６２】（第３の実施形態）次に、第３の実施形態
について説明する。

【００６３】図５（ａ）〜図５（ｅ），図６（ａ）〜図
６（ｄ）及び図７（ａ）〜図７（ｄ）は、本実施形態に
おける半導体装置の製造工程を示す断面図である。

【００６４】まず、図５（ａ）〜図５（ｅ）に示す工程
で、上記第１の実施形態における図１（ａ）〜（図１
（ｅ）に示す工程と同じ工程を行う。その詳細について
は、すでに第１の実施形態で説明したので、重複説明を
省略する。

【００６５】さらに、図６（ａ）〜図６（ｃ）に示す工
程で、上記第１の実施形態における図２（ａ）〜（ｃ）
と同じ工程を行う。その詳細についてもすでに説明した
ので、重複説明を省略する。

【００６６】次に、本実施形態では、図６（ｄ）に示す
ように、いったんフォトレジスト膜２０を除去する。

【００６７】次に、図７（ａ）に示すように、新たに２
段目のリセス領域を形成しようとする部分を開口したフ
ォトレジスト膜４０を形成する。

【００６８】次に、図７（ｂ）に示すように、フォトレ
ジスト膜４０をマスクとし、ＣＦ4ガスを用いたＲＩＥ
（異方性エッチング）によって、シリコン酸化膜２１に
１回目のリセスエッチングの際に設けた開口よりも広い
幅を有する開口を形成する。。

【００６９】次に、図７（ｃ）に示すように、上記硫酸
等の混合溶液をエッチャントとして、再度リセスエッチ
ングを行ない、２段目の大リセス領域３０を形成する。

【００７０】最後に、図７（ｄ）に示すように、ゲート
電極３３を形成し、これにより、２段リセス構造を持っ
たＦＥＴが形成される。

【００７１】本実施形態の製造工程では、２つのリセス
領域３０，３１を形成するために２つのマスク工程が必
要であるので、１段リセス構造を有する半導体装置の製
造工程に比べ、マスク工程数が増大することになるが、
ゲート電極３３と活性層との間に電界の集中する部分
（鋭角の基板面）を低減することができ、信頼性の向上
を図ることができる。また、シリコン酸化膜２１の開口
の側壁が大リセス領域３０の周縁部と同じ位置になるの
で、ゲート電極３３とシリコン酸化膜２１の開口の側壁
との間隙が大きくなり、リフトオフ法によるゲート電極
３３の形成の容易化等を図ることができる。

【００７２】（第４の実施形態）次に、第４の実施形態
について説明する。

【００７３】図８（ａ）〜図８（ｅ），図９（ａ）〜図
９（ａ）〜（ｄ）及び図１０（ａ）〜（ｃ）は、本実施
形態における半導体装置の製造工程を示す断面図であ
る。

【００７４】まず、図５（ａ）〜図５（ｅ）に示す工程
で、上記第１の実施形態における図１（ａ）〜（図１
（ｅ）に示す工程と同じ工程を行う。その詳細について
は、すでに第１の実施形態で説明したので、重複説明を
省略する。

【００７５】次に、図９（ａ）に示すように、シリコン
酸化膜２１及び各電極２２，２３の上に、ゲート形成領
域の上方を開口したフォトレジスト膜２０を形成する。
ここで、本実施形態の特徴として、フォトレジスト膜２
０の開口部２０ａの幅寸法は、形成しようとするゲート
電極のゲート長の寸法よりも小さくなっている。例え
ば、ゲート電極のゲート長が約１μｍであるのに対し、
開口部２０ａの幅を約０．２μｍとしておく。

【００７６】次に、図９（ｂ）に示すように、フォトレ
ジスト膜２０をマスクとし、ＣＦ4ガスを用いたＲＩＥ
を行って、シリコン酸化膜２１に開口を形成する。この
シリコン酸化膜２１の開口部２１ａの幅は上記フォトレ
ジスト膜２０の開口部２０ａ幅とほぼ同じ寸法であり、
形成しようとするゲート電極のゲート長よりも狭い。

【００７７】次に、図９（ｃ）に示すように、硫酸・過
酸化水素・水の混合溶液により、活性層２の１回目のリ
セスエッチングを行い、次にＨＦ溶液によるウェットエ
ッチングによりシリコン酸化膜の開口領域を広げる。こ
のリセスエッチングとシリコン酸化膜２１の開口を広げ
るエッチングとを任意回数だけ極めて短時間ずつ繰り返
し行うことにより、図９（ｃ）に示す断面においてほぼ
円弧状の底部を有する円弧状リセス領域３６が形成され
る。この円弧状リセス領域３６は、上記第２実施形態に
おける多段リセス領域３５の各階段部がならされたもの
とみなすことができる。

【００７８】その後、図９（ｄ）に示すように、酸素プ
ラズマによりフォトレジスト膜２０の開口幅をゲート電
極のゲート長に等しい寸法まで広げる。本実施形態で
は、約１μｍまで広げる。

【００７９】次に、図１０（ａ）に示すように、上記硫
酸等の混合溶液により再度リセスエッチングを行ない、
１段目の平坦状リセス領域３７を形成する。

【００８０】次に、図１０（ｂ）に示すように、再度シ
リコン酸化膜２１をエッチングしてさらに広い開口部２
１ｃを形成した後、リセスエッチングを行い、２段目の
平坦状リセス領域３８を形成する。なお、図１０（ｂ）
では、構造上の特徴を表すために各リセス領域の深さが
誇張して描かれているが、実際には、リセス領域のトー
タル深さは第１の実施形態におけるリセス領域のトータ
ル深さと同じ程度（７０〜８０ｎｍ程度）であればよ
い。

【００８１】最後に、図１０（ｃ）に示すように、ゲー
ト電極３３を形成し、２段リセス構造に加えて円弧状の
リセス領域を有するＦＥＴが形成される。

【００８２】本実施形態のようにして形成されたＦＥＴ
では、ゲート電極３３の直下部分が円弧状に形成できる
ため、ゲートエッジ部分での電界集中をも緩和すること
ができ、信頼性を向上することができる。

【００８３】なお、本実施形態では、１回目のリセスエ
ッチングを行うに際し、ウェットエッチングを採用した
が、Ｃｌ2 ガス等を用いたドライエッチングを使用すれ
ば、ゲート形成領域幅の微細化とパターン寸法のバラツ
キを容易に実現可能である。

【００８４】また、本実施形態では、円弧状リセス領域
３６に加えて、２段の平坦状リセス領域３７及び３８を
形成したが、平坦状リセス領域は１つでもよく、あるい
は円弧状リセス領域が十分大きく深いときにはなくても
よい。

【００８５】（その他の実施形態）上記各実施形態にお
いては、イオン注入を用いて活性層等を形成したＭＥＳ
ＦＥＴの場合について説明したが、エピタキシャル結晶
成長を用いて基板領域や活性層等を形成したＭＥＳＦＥ
Ｔの場合にも、本発明を適用しうる。

【００８６】また、上記各実施形態では、活性層として
はｎ型領域のみを備えた場合について説明したが、ｎ型
活性層の下にｐ型の層を埋め込んで、ｐｎ接合にできた
空乏層を利用してｎ型活性層を実効的に薄くしたｐ層埋
め込み構造を採用してもよい。また、ｎ型活性層に代え
て、ｐ型活性層にした構造を採用することも可能であ
る。

【００８７】

【発明の効果】請求項１によれば、化合物半導体基板の
一部にＦＥＴとして機能する半導体装置の製造方法とし
て、活性層の上に形成された絶縁膜にフォトレジスト膜
をマスクとして開口を形成した後絶縁膜をマスクとして
活性層に小リセス領域を形成し、その後、絶縁膜の開口
の幅を広げ、活性層に小リセス領域を包含する大リセス
領域を形成してから小リセス領域上にゲート電極を形成
するようにしたので、１つのフォトマスクを用いて少な
くとも２段のリセス形状を実現することができ、工程数
及びフォトマスク数の削減を図ることができるととも
に、大リセス領域，小リセス領域及びゲート電極の自己
整合的形成により、特性の安定した半導体装置の製造を
図ることができる。加えて、小リセス領域のエッジが鈍
化されることにより、化活性層とゲート電極との間にお
ける電界の集中が緩和され、信頼性の高い半導体装置の
製造を図ることができる。

【００８８】請求項２によれば、請求項１において、絶
縁膜に開口を形成し小リセス領域を形成する際には異方
性エッチングを使用し、絶縁膜の開口を広げる際には等
方性エッチングを使用するようにしたので、各部の寸法
の精度の向上を図ることができる。

【００８９】請求項４によれば、請求項１において、絶
縁膜及び活性層をエッチングする工程を交互に複数回だ
け繰り返し行って３段以上の多段リセス構造を形成する
ようにしたので、活性層とゲート電極との間における電
界の集中をさらに緩和することにより、より信頼性の高
い半導体装置の製造を図ることができる。

【００９０】請求項５によれば、化合物半導体基板の一
部に複数段のリセス領域を有しＦＥＴとして機能する半
導体装置の製造方法として、複数段のリセス領域のうち
最も幅の狭いリセス領域を形成した後、順次幅の広いリ
セス領域を形成するようにしたので、最外部となるリセ
ス領域の中に鈍化されたエッジを有する小リセス領域が
形成されることにより、活性層とゲート電極との間にお
ける電界集中の緩和による信頼性の高い半導体装置の製
造を図ることができる。

【００９１】請求項６によれば、化合物半導体基板の一
部にＦＥＴとして機能する半導体装置の製造方法とし
て、活性層の上に形成された絶縁膜にゲート長よりも狭
い開口幅を有するフォトレジスト膜をマスクとして開口
を形成した後、絶縁膜をマスクとして活性層のリセスエ
ッチングと絶縁膜の開口を広げるエッチングとを交互に
繰り返し行って円弧状リセス領域を形成した後、フォト
レジスト膜の開口幅をゲート長に等しくなるまで拡大
し、その後円弧状リセス領域の上にゲート電極を形成す
るようにしたので、ゲートエッジにおける電界の集中を
緩和することができ、よって、極めて信頼性の高い半導
体装置の製造を図ることができる。

【００９２】請求項７によれば、化合物半導体基板上に
搭載されＦＥＴとして機能する半導体装置において、チ
ャネル領域として機能する活性層と、ソース・ドレイン
層と、活性層の一部を堀込んでなる大リセス領域と、大
リセス領域の一部をさらに堀込んでなる小リセス領域
と、小リセス領域において活性層にコンタクトするゲー
ト電極とを設け、小リセス領域の周縁部が化学的エッチ
ングを受けて鈍化されたエッジを有するようにしたの
で、活性層とゲート電極との間における電界の集中の緩
和により、信頼性の向上を図ることができる。

【００９３】請求項８によれば、請求項７において、絶
縁膜の幅が大リセス領域の幅と同じになるようにしたの
で、ゲート電極の形状の改善と信頼性の向上とを図るこ
とができる。

【００９４】請求項９によれば、請求項７において、大
リセス領域を化学的エッチングを受けて鈍化されたエッ
ジを有する複数の段部で構成するようにしたので、活性
層とゲート電極との間における電界の集中をさらに低減
することができで、より高い信頼性を発揮することがで
きる。

【００９５】請求項１０によれば、化合物半導体基板上
に搭載されＦＥＴとして機能する半導体装置において、
活性層と、ソース・ドレイン層と、活性層のうちの一部
を堀込んで形成された円弧状リセス領域と、円弧状リセ
ス領域において活性層にコンタクトするゲート電極とを
設ける構成としたので、ゲートエッジにおける電界の集
中の緩和により、信頼性の向上を図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＦＥＴの製造工程のうち
ソース電極，ドレイン電極を形成するまでの工程を示す
ＦＥＴの断面図である。

【図２】第１の実施形態に係るＦＥＴの製造工程のうち
第１段目の小リセス領域を形成するまでの工程を示すＦ
ＥＴの断面図である。

【図３】第１の実施形態に係るＦＥＴの製造工程のうち
ゲート電極を形成するまでの工程を示すＦＥＴの断面図
である。

【図４】第２の実施形態に係るＦＥＴの構造を示す断面
図である。

【図５】第３の実施形態に係るＦＥＴの製造工程のうち
ソース電極，ドレイン電極を形成するまでの工程を示す
ＦＥＴの断面図である。

【図６】第３の実施形態に係るＦＥＴの製造工程のうち
小リセス領域を形成用フォトレジスト膜を除去するまで
の工程を示すＦＥＴの断面図である。

【図７】第３の実施形態に係るＦＥＴの製造工程のうち
ゲート電極を形成するまでの工程を示すＦＥＴの断面図
である。

【図８】第４の実施形態に係るＦＥＴの製造工程のうち
ソース電極，ドレイン電極を形成するまでの工程を示す
ＦＥＴの断面図である。

【図９】第４の実施形態に係るＦＥＴの製造工程のうち
円弧状リセス領域を形成するまでの工程を示すＦＥＴの
断面図である。

【図１０】第４の実施形態に係るＦＥＴの製造工程のう
ちゲート電極を形成するまでの工程を示すＦＥＴの断面
図である。

【図１１】従来のＦＥＴの製造工程のうち１段目の大リ
セス領域を形成するまでの工程を示すＦＥＴの断面図で
ある。

【図１２】従来のＦＥＴの製造工程のうちソース電極，
ドレイン電極を形成するまでの工程を示すＦＥＴの断面
図である。

【図１３】従来のＦＥＴの製造工程のうちゲート電極を
形成するまでの工程を示すＦＥＴの断面図である。

【符号の説明】

１ ＧａＡｓ基板 ２ 活性層 ３ フォトレジスト膜 ４ フォトレジスト膜 ５ ソース・ドレインｎ+ 層 ６ シリコン酸化膜 ７ フォトレジスト膜 ８ ドレイン電極 ２０ フォトレジスト膜 ２１ シリコン酸化膜 ２２ ソース電極 ２３ ドレイン電極 ３０ 大リセス領域 ３１ 小リセス領域 ３３ ゲート電極 ３５ 階段状リセス領域 ３６ 円弧状リセス領域

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも２段のリセス構造を有しＦＥ
   Ｔとして機能する半導体装置を製造する方法であって、 化合物半導体基板の一部に、チャネル領域となる活性層
   を形成する第１の工程と、 上記活性層の上に絶縁膜を堆積する第２の工程と、 上記絶縁膜上にゲート形成領域を開口したフォトレジス
   ト膜を形成する第３の工程と、 上記フォトレジスト膜をマスクとして、上記絶縁膜に対
   するエッチングを行って上記活性層まで達する開口を形
   成した後、上記絶縁膜をマスクとして上記活性層に対す
   るエッチングを行ってゲート形成領域に小リセス領域を
   形成する第４の工程と、 上記フォトレジスト膜を残置したままで、上記絶縁膜を
   横方向にエッチングして上記絶縁膜の開口の幅を広げた
   後、上記絶縁膜をマスクとして上記活性層に対するエッ
   チングを行って、上記小リセス領域を包含する大リセス
   領域を形成する第５の工程と、 上記小リセス領域の上にゲート電極を形成する第６の工
   程とを備えていることを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第４の工程では、ドライエッチング等の異方性エッ
   チングを使用し、 上記第５の工程では、ウェットエッチング等の等方性エ
   ッチングを使用することを特徴とする半導体装置の製造
   方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 上記第２の工程では、上記絶縁膜としてシリコン酸化膜
   を形成することを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第５の工程では、絶縁膜及び活性層をエッチングす
   る工程を交互に複数回だけ繰り返し行って、３段以上の
   多段リセス構造を形成することを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 複数段のリセス領域を有しＦＥＴとして
   機能する半導体装置を製造する方法であって、 化合物半導体基板の一部に、上記複数段のリセス領域の
   うち最も幅の狭いリセス領域を形成した後、順次幅の広
   いリセス領域を形成することを特徴とする半導体装置の
   製造方法。
6. 【請求項６】 少なくとも１つのリセス領域を有しＦＥ
   Ｔとして機能する半導体装置を製造する方法であって、 化合物半導体基板の一部に、チャネル領域となる活性層
   を形成する第１の工程と、 上記活性層の上に絶縁膜を堆積する第２の工程と、 上記絶縁膜上にゲート形成領域内でゲート形成領域より
   も狭い領域を開口したフォトレジスト膜を形成する第３
   の工程と、 上記フォトレジスト膜をマスクとして、上記絶縁膜に対
   するエッチングを行って上記活性層まで達する開口を形
   成した後、上記フォトレジスト膜を残置したままで上記
   活性層に対するエッチングと上記絶縁膜に対するエッチ
   ングとを交互に繰り返し行って、上記絶縁膜の開口幅を
   広げるとともに上記活性層にチャネル方向に平行な断面
   内でほぼ円弧状の底部を有する円弧状リセス領域を形成
   する第４の工程と、 上記フォトレジスト膜のエッチングを行って上記フォト
   レジスト膜の開口幅をゲート長に等しくなるまで拡大す
   る第５の工程と、 上記円弧状リセス領域の上にゲート電極を形成する第６
   の工程とを備えていることを特徴とする半導体装置の製
   造方法。
7. 【請求項７】 化合物半導体基板上に搭載されＦＥＴと
   して機能する半導体装置において、 上記化合物半導体基板の一部に形成されチャネル領域と
   して機能する活性層と、 上記活性層の両端部に接続されるソース・ドレイン層
   と、 上記活性層のうちの一部を活性層の上端面から所定深さ
   だけ堀込んでなる大リセス領域と、 上記活性層のうち上記大リセス領域内の一部をさらに下
   方に堀込んでなる小リセス領域と、 上記小リセス領域において上記活性層にコンタクトする
   ゲート電極とを備え、 上記小リセス領域の周縁部は、化学的エッチングを受け
   て鈍化されたエッジを有することを特徴とする半導体装
   置。
8. 【請求項８】 請求項７記載の半導体装置において、 上記絶縁膜は、上記大リセス領域の幅と同じ幅を有する
   ことを特徴とする半導体装置。
9. 【請求項９】 請求項７記載の半導体装置において、 上記大リセス領域は、複数の段部からなり、各段部の周
   縁部は化学的エッチングを受けて鈍化されたエッジを有
   することを特徴とする半導体装置。
10. 【請求項１０】 化合物半導体基板上に搭載されＦＥＴ
    として機能する半導体装置において、 上記化合物半導体基板の一部に形成されチャネル領域と
    して機能する活性層と、 上記活性層の両端部に接続されるソース・ドレイン層
    と、 上記活性層のうちの一部をチャネル方向に平行な断面内
    でほぼ円弧状の底部を有するように堀込んで形成された
    円弧状リセス領域と、 上記円弧状リセス領域において上記活性層にコンタクト
    するゲート電極とを備えていることを特徴とする半導体
    装置。