JPH0982798A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0982798A JPH0982798A JP23436795A JP23436795A JPH0982798A JP H0982798 A JPH0982798 A JP H0982798A JP 23436795 A JP23436795 A JP 23436795A JP 23436795 A JP23436795 A JP 23436795A JP H0982798 A JPH0982798 A JP H0982798A
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Abstract
(57)【要約】
【課題】 信頼性の高い半導体装置を得ることを可能に
する。 【解決手段】 金属配線が形成された半導体基板に絶縁
膜を形成する工程と、この絶縁膜上に被覆膜を形成する
工程と、前記金属配線上の前記被覆膜および前記絶縁膜
の領域に接続孔を形成する工程と、前記接続孔の底の前
記金属配線の表面を清浄化する工程と、前記被覆膜を構
成する元素との平均的な結合エネルギーが前記絶縁膜を
構成する元素との平均的な結合エネルギーよりも高い元
素で前記被覆膜の表面を終端させる工程と、前記接続孔
内に金属膜を選択的に成長させる工程と、を備えたこと
を特徴とする。
する。 【解決手段】 金属配線が形成された半導体基板に絶縁
膜を形成する工程と、この絶縁膜上に被覆膜を形成する
工程と、前記金属配線上の前記被覆膜および前記絶縁膜
の領域に接続孔を形成する工程と、前記接続孔の底の前
記金属配線の表面を清浄化する工程と、前記被覆膜を構
成する元素との平均的な結合エネルギーが前記絶縁膜を
構成する元素との平均的な結合エネルギーよりも高い元
素で前記被覆膜の表面を終端させる工程と、前記接続孔
内に金属膜を選択的に成長させる工程と、を備えたこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線を有する
半導体装置およびその製造方法に関する。
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】一般に、大規模集積回路（ＬＳＩ）内に
用いられている多層アルミニウム（Ａｌ）配線間のヴィ
ア形成には、六弗化タングステン（ＷＦ6 ）、モノシラ
ン（ＳｉＨ4 ）、水素（Ｈ2 ）ガスを用いた気相化学成
長（ＣＶＤ：Chemical Vapor Deposition)法によるタン
グステン（Ｗ）の埋め込みが行われている。近年、配線
の微細化に伴ってヴィア・ホールの直径も縮小し、ヴィ
アのアスペクト比（ヴィアの深さ／ヴィアの直径）は１
よりも大きくなりつつある。こうした状況の中で、ＣＶ
Ｄ法を用いたＷ埋め込みは、アスペクト比が大きくなっ
た際にもヴィア・ホール内を完全に埋め込むことができ
ることから、Ａｌ配線間を結ぶヴィアに採用されてい
る。
用いられている多層アルミニウム（Ａｌ）配線間のヴィ
ア形成には、六弗化タングステン（ＷＦ6 ）、モノシラ
ン（ＳｉＨ4 ）、水素（Ｈ2 ）ガスを用いた気相化学成
長（ＣＶＤ：Chemical Vapor Deposition)法によるタン
グステン（Ｗ）の埋め込みが行われている。近年、配線
の微細化に伴ってヴィア・ホールの直径も縮小し、ヴィ
アのアスペクト比（ヴィアの深さ／ヴィアの直径）は１
よりも大きくなりつつある。こうした状況の中で、ＣＶ
Ｄ法を用いたＷ埋め込みは、アスペクト比が大きくなっ
た際にもヴィア・ホール内を完全に埋め込むことができ
ることから、Ａｌ配線間を結ぶヴィアに採用されてい
る。
【０００３】一般的にＷのヴィア・ホール埋め込みには
二つの方法があって、第１はブランケット成長法であ
り、ヴィアホール開口後ＴｉＮ／Ｔｉの密着層（Glue L
ayer）を設け、その上にＷを一様に成膜した後、ヴィア
・ホール以外の絶縁膜上に堆積している余剰Ｗを除去す
る方法である。第２は選択成長法で、まず、ヴィア・ホ
ールを開孔後、ＢＣｌ3 ガスによる反応性イオンエッチ
ング（ＲＩＥ：ReactiveIon Etching）、あるいは、Ａ
ｒガスによる逆スパッタで開口部底のＡｌ表面酸化物を
除去する。このとき絶縁膜表面、例えばＳｉＯ2 表面で
は、Ｓｉ−Ｏ結合が切断されたダングリングボンドと呼
ばれる未結合手が発生するため、三塩化ホウ素（ＢＣｌ
3 ）、塩素（Ｃｌ2 ）ガス等を用いてＳｉＯ2 表面のダ
ングリングボンドをＣｌで終端し不活性化する。この処
理により、Ａｌ上のヴィア・ホール内のみにＷを選択成
長させ、Ｗプラグを形成することができる。
二つの方法があって、第１はブランケット成長法であ
り、ヴィアホール開口後ＴｉＮ／Ｔｉの密着層（Glue L
ayer）を設け、その上にＷを一様に成膜した後、ヴィア
・ホール以外の絶縁膜上に堆積している余剰Ｗを除去す
る方法である。第２は選択成長法で、まず、ヴィア・ホ
ールを開孔後、ＢＣｌ3 ガスによる反応性イオンエッチ
ング（ＲＩＥ：ReactiveIon Etching）、あるいは、Ａ
ｒガスによる逆スパッタで開口部底のＡｌ表面酸化物を
除去する。このとき絶縁膜表面、例えばＳｉＯ2 表面で
は、Ｓｉ−Ｏ結合が切断されたダングリングボンドと呼
ばれる未結合手が発生するため、三塩化ホウ素（ＢＣｌ
3 ）、塩素（Ｃｌ2 ）ガス等を用いてＳｉＯ2 表面のダ
ングリングボンドをＣｌで終端し不活性化する。この処
理により、Ａｌ上のヴィア・ホール内のみにＷを選択成
長させ、Ｗプラグを形成することができる。
【０００４】つまり、ＷのＣＶＤ成長においては下地基
板の前処理がＷ成膜の有無を左右し、下地基板が例えば
金属などのように活性なダングリングボンドが多く電子
を供給しやすい状態であれば、ＷＦ6 ガスが還元されて
Ｗが成長する。一方、下地基板が絶縁膜などのように電
子の供給が不足している状態では、ＷＦ6 ガスは還元さ
れ難くＷの成長も充分進行しないことになる。
板の前処理がＷ成膜の有無を左右し、下地基板が例えば
金属などのように活性なダングリングボンドが多く電子
を供給しやすい状態であれば、ＷＦ6 ガスが還元されて
Ｗが成長する。一方、下地基板が絶縁膜などのように電
子の供給が不足している状態では、ＷＦ6 ガスは還元さ
れ難くＷの成長も充分進行しないことになる。
【０００５】
【発明が解決しようとする課題】近年ＬＳＩ内の配線
は、微細化および長配線長化による抵抗の増大に伴っ
て、信号の伝播遅延といった問題が顕在化するようにな
ってきている。そこで、アルミニウムを主体とする材料
から、比抵抗のより低い銅（Ｃｕ）を用いた多層配線が
研究開発段階に入っている。
は、微細化および長配線長化による抵抗の増大に伴っ
て、信号の伝播遅延といった問題が顕在化するようにな
ってきている。そこで、アルミニウムを主体とする材料
から、比抵抗のより低い銅（Ｃｕ）を用いた多層配線が
研究開発段階に入っている。
【０００６】このＣｕ配線上に上述した従来のプロセス
を用いてヴィア・ホールのＷ埋め込みを行った場合、幾
つかの問題を生じることになる。まず、ブランケット成
長法では、ＣｕおよびＡｌ配線上を問わず、ヴィア・ホ
ール以外の成膜したくない部分にもＷが成長してしまう
こと、不要なＷを除去するためにＣＭＰ（Chemical Mec
hanical Polishing)等のエッチングバック工程が増える
こと、形成したＷプラグの中央部分にシーム（seam）と
呼ばれる継ぎ目が生じるといったことがある。このシー
ムは、ヴィア・ホールの底面および側面からＷが同時に
成長することにより生じるものであり、電界集中が生じ
易い。また、密着層のＴｉＮ／Ｔｉをスパッタリング法
によって設ける場合、次世代ＬＳＩで用いられるアスペ
クト比３〜５のヴィア・ホール内全てに、均一な被覆率
でＴｉＮ／Ｔｉ層を形成することが非常に難しく、ヴィ
ア・ホール内へのＷ埋め込みそのものが困難となること
が考えられる。
を用いてヴィア・ホールのＷ埋め込みを行った場合、幾
つかの問題を生じることになる。まず、ブランケット成
長法では、ＣｕおよびＡｌ配線上を問わず、ヴィア・ホ
ール以外の成膜したくない部分にもＷが成長してしまう
こと、不要なＷを除去するためにＣＭＰ（Chemical Mec
hanical Polishing)等のエッチングバック工程が増える
こと、形成したＷプラグの中央部分にシーム（seam）と
呼ばれる継ぎ目が生じるといったことがある。このシー
ムは、ヴィア・ホールの底面および側面からＷが同時に
成長することにより生じるものであり、電界集中が生じ
易い。また、密着層のＴｉＮ／Ｔｉをスパッタリング法
によって設ける場合、次世代ＬＳＩで用いられるアスペ
クト比３〜５のヴィア・ホール内全てに、均一な被覆率
でＴｉＮ／Ｔｉ層を形成することが非常に難しく、ヴィ
ア・ホール内へのＷ埋め込みそのものが困難となること
が考えられる。
【０００７】一方、選択成長法の場合には上述の問題は
発生しない。しかし、Ｃｕ配線上のヴィア形成にそのま
ま用いた場合には、Ｃｕ塩化物の蒸気圧が低いため酸化
物のエッチングが困難なこと、更に、Ｃｕは塩素と結び
つくと腐食を発生しやすいことから、Ｗ成長時にＳｉＯ
2 膜上のダングリングボンドをＣｌ系ガスで終端する処
理を実行できずＷ選択成長の障害となる。しかし、将来
の微細化プロセスへの対応性や工程の簡素化、シームの
無い信頼性のあるＷプラグの形成を考えると、Ｃｕ上の
Ｗ選択成長は多層ＣＵ配線を実現化する上で是非とも必
要な技術である。このＣｕ上のＷ選択成長を実現する為
には、ヴィア・ホールの底に露出したＣｕ表面を腐食さ
せることなく、絶縁膜上のＷ成長を抑制する前処理を行
わなければならない。
発生しない。しかし、Ｃｕ配線上のヴィア形成にそのま
ま用いた場合には、Ｃｕ塩化物の蒸気圧が低いため酸化
物のエッチングが困難なこと、更に、Ｃｕは塩素と結び
つくと腐食を発生しやすいことから、Ｗ成長時にＳｉＯ
2 膜上のダングリングボンドをＣｌ系ガスで終端する処
理を実行できずＷ選択成長の障害となる。しかし、将来
の微細化プロセスへの対応性や工程の簡素化、シームの
無い信頼性のあるＷプラグの形成を考えると、Ｃｕ上の
Ｗ選択成長は多層ＣＵ配線を実現化する上で是非とも必
要な技術である。このＣｕ上のＷ選択成長を実現する為
には、ヴィア・ホールの底に露出したＣｕ表面を腐食さ
せることなく、絶縁膜上のＷ成長を抑制する前処理を行
わなければならない。
【０００８】本発明は上記事情を考慮してなされたもの
であって、配線特にＣｕ配線上の絶縁膜に設けた開口部
のみにＷを選択的に成長させ、信頼性のある金属プラグ
を有する半導体装置およびその製造方法を提供すること
を目的とする。
であって、配線特にＣｕ配線上の絶縁膜に設けた開口部
のみにＷを選択的に成長させ、信頼性のある金属プラグ
を有する半導体装置およびその製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】第１の発明による半導体
装置の製造方法の第１の態様は、金属配線が形成された
半導体基板に絶縁膜を形成する工程と、この絶縁膜上に
被覆膜を形成する工程と、前記金属配線上の前記被覆膜
および前記絶縁膜の領域に接続孔を形成する工程と、前
記接続孔の底の前記金属配線の表面を清浄化する工程
と、前記被覆膜を構成する元素との平均的な結合エネル
ギーが前記絶縁膜を構成する元素との平均的な結合エネ
ルギーよりも高い元素で前記被覆膜の表面を終端させる
工程と、前記接続孔内に金属膜を選択的に成長させる工
程と、を備えたことを特徴とする。
装置の製造方法の第１の態様は、金属配線が形成された
半導体基板に絶縁膜を形成する工程と、この絶縁膜上に
被覆膜を形成する工程と、前記金属配線上の前記被覆膜
および前記絶縁膜の領域に接続孔を形成する工程と、前
記接続孔の底の前記金属配線の表面を清浄化する工程
と、前記被覆膜を構成する元素との平均的な結合エネル
ギーが前記絶縁膜を構成する元素との平均的な結合エネ
ルギーよりも高い元素で前記被覆膜の表面を終端させる
工程と、前記接続孔内に金属膜を選択的に成長させる工
程と、を備えたことを特徴とする。
【００１０】また第１の発明による半導体装置の製造方
法の第２の態様は、第１の態様の製造方法において、前
記金属配線の表面を清浄化する工程は、前記金属配線の
表面および前記被覆膜の表面を逆スパッタリングする工
程を含むことを特徴とする。
法の第２の態様は、第１の態様の製造方法において、前
記金属配線の表面を清浄化する工程は、前記金属配線の
表面および前記被覆膜の表面を逆スパッタリングする工
程を含むことを特徴とする。
【００１１】また第１の発明による半導体装置の製造方
法の第３の態様は、第１または第２の態様の製造方法に
おいて、前記金属配線の材料は銅であり、前記金属膜は
タングステンもしくはモリブデンからなる膜であり、前
記清浄化する工程は、ＡｒガスまたはＨ2 ガス雰囲気中
で逆スパッタリングを行う工程を有し、前記被覆膜の表
面を終端させる工程は弗素系のガスを流すことにより前
記被覆膜の表面を弗素で終端させる工程を有しているこ
とを特徴とする。
法の第３の態様は、第１または第２の態様の製造方法に
おいて、前記金属配線の材料は銅であり、前記金属膜は
タングステンもしくはモリブデンからなる膜であり、前
記清浄化する工程は、ＡｒガスまたはＨ2 ガス雰囲気中
で逆スパッタリングを行う工程を有し、前記被覆膜の表
面を終端させる工程は弗素系のガスを流すことにより前
記被覆膜の表面を弗素で終端させる工程を有しているこ
とを特徴とする。
【００１２】また第１の発明による半導体装置の製造方
法の第４の態様は、金属配線が形成された半導体基板上
に絶縁膜を形成する工程と、この絶縁膜上に、この絶縁
膜を構成する原子および前記金属配線を構成する原子の
それぞれの電気陰性度よりも電気陰性度の大きい原子か
ら構成される被覆膜を形成する工程と、前記金属配線上
の前記被覆膜および前記絶縁膜の領域に接続孔を形成す
る工程と、前記接続孔の底の前記金属配線の表面を清浄
化する工程と、前記接続孔内に金属膜を選択的に成長さ
せる工程と、を備えたことを特徴とする。
法の第４の態様は、金属配線が形成された半導体基板上
に絶縁膜を形成する工程と、この絶縁膜上に、この絶縁
膜を構成する原子および前記金属配線を構成する原子の
それぞれの電気陰性度よりも電気陰性度の大きい原子か
ら構成される被覆膜を形成する工程と、前記金属配線上
の前記被覆膜および前記絶縁膜の領域に接続孔を形成す
る工程と、前記接続孔の底の前記金属配線の表面を清浄
化する工程と、前記接続孔内に金属膜を選択的に成長さ
せる工程と、を備えたことを特徴とする。
【００１３】また第１の発明による半導体装置の製造方
法の第５の態様は、第１または４の態様の製造方法にお
いて、前記金属配線の材料は銅であり、前記金属膜はタ
ングステンもしくはモリブデンからなる膜であり、前記
清浄化する工程は、水素ガスを含む雰囲気中で前記接続
孔の底に露出した前記金属配線の表面の酸化物を除去す
る工程を有していることを特徴とする。
法の第５の態様は、第１または４の態様の製造方法にお
いて、前記金属配線の材料は銅であり、前記金属膜はタ
ングステンもしくはモリブデンからなる膜であり、前記
清浄化する工程は、水素ガスを含む雰囲気中で前記接続
孔の底に露出した前記金属配線の表面の酸化物を除去す
る工程を有していることを特徴とする。
【００１４】また第１の発明による半導体装置の製造方
法の第６の態様は、第１乃至第５の態様のいずれかの製
造方法において、前記被覆膜は、炭素または炭素を含む
高分子化合物からなることを特徴とする。
法の第６の態様は、第１乃至第５の態様のいずれかの製
造方法において、前記被覆膜は、炭素または炭素を含む
高分子化合物からなることを特徴とする。
【００１５】また第２の発明による半導体装置の第１の
態様は、金属配線が形成された半導体基板上に形成され
た絶縁膜と、前記絶縁膜上に形成された被覆膜と、前記
金属配線上の前記被覆膜および前記絶縁膜の領域に形成
された接続孔と、前記接続孔内に選択的に埋込まれたタ
ングステンもしくはモリブデンからなるプラグと、を備
え、前記接続孔の底の前記金属配線の表面は、清浄化さ
れ、前記被覆膜の表面は弗素によって終端されることを
特徴とする。
態様は、金属配線が形成された半導体基板上に形成され
た絶縁膜と、前記絶縁膜上に形成された被覆膜と、前記
金属配線上の前記被覆膜および前記絶縁膜の領域に形成
された接続孔と、前記接続孔内に選択的に埋込まれたタ
ングステンもしくはモリブデンからなるプラグと、を備
え、前記接続孔の底の前記金属配線の表面は、清浄化さ
れ、前記被覆膜の表面は弗素によって終端されることを
特徴とする。
【００１６】また第２の発明による半導体装置の第２の
態様は、第１の態様の半導体装置において、前記被覆膜
は、炭素または炭素を含む高分子化合物からなることを
特徴とする。
態様は、第１の態様の半導体装置において、前記被覆膜
は、炭素または炭素を含む高分子化合物からなることを
特徴とする。
【００１７】
【発明の実施の形態】本発明による半導体装置の製造方
法の第１の実施の形態を図１および図２を参照して説明
する。この第１の実施の形態の製造方法の製造工程を図
１に示す。まず図１（ａ）に示すようにＣｕ配線４が形
成された下地基板２（例えば半導体基板または絶縁膜が
形成された半導体基板）上に、例えばＳｉＯ2 またはＳ
ｉＮからなる層間絶縁膜６を形成する。次にこの層間絶
縁膜６の最表面に炭素（Ｃ）からなる層８を形成する
（図１（ｂ）参照）。その後、フォトリソグラフィ技術
を用いて炭素層８上にレジストパターン（図示せず）を
形成し、このレジストパターンをマスクにしてＣｕ配線
４上の絶縁膜６および炭素層８の領域にＣｕ配線４との
接続を取るためのヴィア・ホール１０を例えばＲＩＥ
（Reactive Ion Etching）法を用いて開口する（図１
（ｃ）参照）。
法の第１の実施の形態を図１および図２を参照して説明
する。この第１の実施の形態の製造方法の製造工程を図
１に示す。まず図１（ａ）に示すようにＣｕ配線４が形
成された下地基板２（例えば半導体基板または絶縁膜が
形成された半導体基板）上に、例えばＳｉＯ2 またはＳ
ｉＮからなる層間絶縁膜６を形成する。次にこの層間絶
縁膜６の最表面に炭素（Ｃ）からなる層８を形成する
（図１（ｂ）参照）。その後、フォトリソグラフィ技術
を用いて炭素層８上にレジストパターン（図示せず）を
形成し、このレジストパターンをマスクにしてＣｕ配線
４上の絶縁膜６および炭素層８の領域にＣｕ配線４との
接続を取るためのヴィア・ホール１０を例えばＲＩＥ
（Reactive Ion Etching）法を用いて開口する（図１
（ｃ）参照）。
【００１８】そして上記レジストパターンを除去した
後、露出したＣｕ配線４の表面の自然酸化膜を、アルゴ
ン（Ａｒ）ガス雰囲気中での逆スパッタリング法によっ
て除去する（図１（ｄ）参照）。続いて六弗化硫黄（Ｓ
Ｆ6 ）ガスを流すことによって、上記酸化膜除去の際に
生じた炭素層８の表面のダングリングボンドを弗素
（Ｆ）により終端させる（図１（ｅ）参照）。
後、露出したＣｕ配線４の表面の自然酸化膜を、アルゴ
ン（Ａｒ）ガス雰囲気中での逆スパッタリング法によっ
て除去する（図１（ｄ）参照）。続いて六弗化硫黄（Ｓ
Ｆ6 ）ガスを流すことによって、上記酸化膜除去の際に
生じた炭素層８の表面のダングリングボンドを弗素
（Ｆ）により終端させる（図１（ｅ）参照）。
【００１９】次に図１（ｆ）に示すように、Ｃｕ配線４
上のヴィア・ホール１０内にＷＦ6、ＳｉＨ4 ガスを使
用した選択ＣＶＤ法を用いてＷからなるヴィア（Ｗプラ
グ）１２を選択的に成長させ、その後、炭素層８を除去
して多層配線用のヴィア１２を完成する（図１（ｇ）参
照）。
上のヴィア・ホール１０内にＷＦ6、ＳｉＨ4 ガスを使
用した選択ＣＶＤ法を用いてＷからなるヴィア（Ｗプラ
グ）１２を選択的に成長させ、その後、炭素層８を除去
して多層配線用のヴィア１２を完成する（図１（ｇ）参
照）。
【００２０】次に上記第１の実施の形態において、Ｃｕ
配線４上にＷが選択的に成長される理由について説明す
る。下地基板の材料が各々Ｃｕ、ＳｉＯ2 、Ｃである場
合にＣＶＤ法を用いてＷの膜を形成した際の成長速度を
図２に示す。このときの処理条件は、成長前のベース真
空度が６×１０-6Ｔｏｒｒ、成長時の基板温度が２００
〜２６０℃、使用ガスの流量比ＷＦ6 ／ＳｉＨ4 が１０
／７ｃｃ／ｍｉｎ、成長時の真空度が７ｍＴｏｒｒであ
る。
配線４上にＷが選択的に成長される理由について説明す
る。下地基板の材料が各々Ｃｕ、ＳｉＯ2 、Ｃである場
合にＣＶＤ法を用いてＷの膜を形成した際の成長速度を
図２に示す。このときの処理条件は、成長前のベース真
空度が６×１０-6Ｔｏｒｒ、成長時の基板温度が２００
〜２６０℃、使用ガスの流量比ＷＦ6 ／ＳｉＨ4 が１０
／７ｃｃ／ｍｉｎ、成長時の真空度が７ｍＴｏｒｒであ
る。
【００２１】図２において、白丸は清浄なＣｕ表面（Ａ
ｒ雰囲気で逆スパッタを行った後にＳＦ6 ガスで終端さ
せるか、または水素雰囲気中で４５０℃、２０分間の熱
処理したＣｕ表面）上におけるＷ成膜の様子を示したも
のであり、この場合は下地基板がＣｕであるため、下地
基板からの電子の供給が十分なため、ＷＦ6 ガスが分解
し易くＷの成長核は成長開始後、早い時間で発生する。
従ってＷの成長速度も速く、約６０〜２００ｎｍ／ｍｉ
ｎである。
ｒ雰囲気で逆スパッタを行った後にＳＦ6 ガスで終端さ
せるか、または水素雰囲気中で４５０℃、２０分間の熱
処理したＣｕ表面）上におけるＷ成膜の様子を示したも
のであり、この場合は下地基板がＣｕであるため、下地
基板からの電子の供給が十分なため、ＷＦ6 ガスが分解
し易くＷの成長核は成長開始後、早い時間で発生する。
従ってＷの成長速度も速く、約６０〜２００ｎｍ／ｍｉ
ｎである。
【００２２】一方、黒三角、黒四角は各々無処理のＳｉ
Ｏ2 、Ｃの絶縁膜上におけるＷ成膜の様子を示したもの
である。この場合は両者とも、下地基板（絶縁膜）から
の電子の供給が不十分なため、ＷＦ6 ガスは還元され難
く、ＳｉＨ4 ガスのみによる還元となる。従ってＷの成
長核が生じ難く、Ｗの成膜の進行が遅くなっている。
Ｏ2 、Ｃの絶縁膜上におけるＷ成膜の様子を示したもの
である。この場合は両者とも、下地基板（絶縁膜）から
の電子の供給が不十分なため、ＷＦ6 ガスは還元され難
く、ＳｉＨ4 ガスのみによる還元となる。従ってＷの成
長核が生じ難く、Ｗの成膜の進行が遅くなっている。
【００２３】上記実施の形態に用いられたＷの選択成長
は上述のように、下地の違いによるＷ成長核の発生時間
の違いを利用して行われている。
は上述のように、下地の違いによるＷ成長核の発生時間
の違いを利用して行われている。
【００２４】ところで、Ｃｕ上にＷを成長する場合にあ
らかじめ表面の酸化膜を除去しておく必要があるが、Ｃ
ｕの酸化物は還元しやすいため水素雰囲気中において熱
処理を施すことで酸化物を分解したり、あるいは、Ａｒ
イオンによるバイアスクリーニング（逆スパッタリン
グ）によって物理的に除去する方法が考えられる。但
し、Ａｒイオンによるバイアスクリーニングを行った場
合、同時に絶縁膜表面にダングリングボンドが発生し、
選択性が崩れる可能性があるためＳＦ6 を流してダング
リングボンドをＦで終端しておく必要がある。このとき
ＳｉＯ2 、Ｃの絶縁膜上におけるＷ成膜の様子を示した
ものを、各々白三角、白四角に示す。
らかじめ表面の酸化膜を除去しておく必要があるが、Ｃ
ｕの酸化物は還元しやすいため水素雰囲気中において熱
処理を施すことで酸化物を分解したり、あるいは、Ａｒ
イオンによるバイアスクリーニング（逆スパッタリン
グ）によって物理的に除去する方法が考えられる。但
し、Ａｒイオンによるバイアスクリーニングを行った場
合、同時に絶縁膜表面にダングリングボンドが発生し、
選択性が崩れる可能性があるためＳＦ6 を流してダング
リングボンドをＦで終端しておく必要がある。このとき
ＳｉＯ2 、Ｃの絶縁膜上におけるＷ成膜の様子を示した
ものを、各々白三角、白四角に示す。
【００２５】Ｃｕ酸化物除去の具体的方法は、水素還元
処理の場合、Ｗの成長前にＨ2 流量〜１５０ｓｃｃｍ、
圧力〜５００ｍＴｏｒｒ、基板温度４００〜４５０℃で
約２０分間の還元処理を行う。また、Ａｒイオンによる
バイアスクリーニングの場合、Ａｒ流量５０〜１００ｓ
ｃｃｍ、圧力９〜１８ｍＴｏｒｒ、出力５０〜１５０Ｗ
で２分間の逆スパッタを行った後、ＳＦ6 流量５０〜１
００ｓｃｃｍ、圧力２５〜５０ｍＴｏｒｒで１分間のダ
ングリングボンド終端処理を施す。
処理の場合、Ｗの成長前にＨ2 流量〜１５０ｓｃｃｍ、
圧力〜５００ｍＴｏｒｒ、基板温度４００〜４５０℃で
約２０分間の還元処理を行う。また、Ａｒイオンによる
バイアスクリーニングの場合、Ａｒ流量５０〜１００ｓ
ｃｃｍ、圧力９〜１８ｍＴｏｒｒ、出力５０〜１５０Ｗ
で２分間の逆スパッタを行った後、ＳＦ6 流量５０〜１
００ｓｃｃｍ、圧力２５〜５０ｍＴｏｒｒで１分間のダ
ングリングボンド終端処理を施す。
【００２６】図２に示す結果から、絶縁膜の最表面にＳ
ｉＯ2 が露出している場合にＣｕ酸化物除去の前処理を
施すと、Ｗの成膜過程においてＣｕ上とＳｉＯ2 上との
選択性が得られないことになる。しかし、その最表面が
Ｃであった場合にはＣｕ上との選択性は十分確保できる
ことがわかる。
ｉＯ2 が露出している場合にＣｕ酸化物除去の前処理を
施すと、Ｗの成膜過程においてＣｕ上とＳｉＯ2 上との
選択性が得られないことになる。しかし、その最表面が
Ｃであった場合にはＣｕ上との選択性は十分確保できる
ことがわかる。
【００２７】次に、下地基板が各々Ｃ、ＳｉＯ2 、Ｓｉ
3 Ｎ4 であるときの弗素との結合エネルギーを求めてみ
る。
3 Ｎ4 であるときの弗素との結合エネルギーを求めてみ
る。
【００２８】ＣとＦの結合エネルギー（Ｃ−Ｆ）、Ｓｉ
とＦの結合エネルギー（Ｓｉ−Ｆ）、ＯとＦの結合エネ
ルギー（Ｏ−Ｆ）、ＮとＦの結合エネルギー（Ｎ−Ｆ）
の各々は次のようになる。
とＦの結合エネルギー（Ｓｉ−Ｆ）、ＯとＦの結合エネ
ルギー（Ｏ−Ｆ）、ＮとＦの結合エネルギー（Ｎ−Ｆ）
の各々は次のようになる。
【００２９】（Ｃ−Ｆ）＝１３２Ｋｃａｌ／ｍｏｌ （Ｓｉ−Ｆ）＝１３２．１±０．５Ｋｃａｌ／ｍｏｌ （Ｏ−Ｆ）＝５３±４Ｋｃａｌ／ｍｏｌ （Ｎ−Ｆ）＝８２Ｋｃａｌ／ｍｏｌ ＳｉＯ2 とＦの結合エネルギー（ＳｉＯ2 −Ｆ）は、Ｓ
ｉＯ2 におけるＳｉと酸素（Ｏ）の原子数の比が１対２
で、ダングリングボンドの比が４対２であるので、 （Ｓｉ−Ｆ）×１／３×４／６＋（Ｏ−Ｆ）×２／３×
２／６＝２９．３６＋１１．７８＝４１．１Ｋｃａｌ／
ｍｏｌ となる。
ｉＯ2 におけるＳｉと酸素（Ｏ）の原子数の比が１対２
で、ダングリングボンドの比が４対２であるので、 （Ｓｉ−Ｆ）×１／３×４／６＋（Ｏ−Ｆ）×２／３×
２／６＝２９．３６＋１１．７８＝４１．１Ｋｃａｌ／
ｍｏｌ となる。
【００３０】またＳｉ3 Ｎ4 とＦの結合エネルギー（Ｓ
ｉ3 Ｎ4 −Ｆ）は、Ｓｉ3 Ｎ4 におけるＳｉとＮの原子
数の比が３対４で、ダングリングボンドの比が４対３で
あるので、 （Ｓｉ−Ｆ）×３／７×４／７＋（Ｎ−Ｆ）×４／７×
３／７＝３２．３５＋２０．０８＝５２．４Ｋｃａｌ／
ｍｏｌ となる。
ｉ3 Ｎ4 −Ｆ）は、Ｓｉ3 Ｎ4 におけるＳｉとＮの原子
数の比が３対４で、ダングリングボンドの比が４対３で
あるので、 （Ｓｉ−Ｆ）×３／７×４／７＋（Ｎ−Ｆ）×４／７×
３／７＝３２．３５＋２０．０８＝５２．４Ｋｃａｌ／
ｍｏｌ となる。
【００３１】したがって、ＣとＦの結合エネルギーはＳ
ｉＯ2 とＦの結合エネルギーやＳｉ3 Ｎ4 とＦの結合エ
ネルギーよりも大きなものとなる。これにより、Ｆガス
により終端させた場合の安定性は炭素（Ｃ）が高いこと
が分かる。
ｉＯ2 とＦの結合エネルギーやＳｉ3 Ｎ4 とＦの結合エ
ネルギーよりも大きなものとなる。これにより、Ｆガス
により終端させた場合の安定性は炭素（Ｃ）が高いこと
が分かる。
【００３２】上記第１の実施の形態においては、層間絶
縁膜６上に炭素層８を形成したが、上述のことにより材
料を構成する原子とＦとの間の平均的な結合エネルギー
が、下地となる絶縁膜６とＦとの結合エネルギーよりも
大きな値を有する被膜を炭素層８の代わりに用いること
ができる。
縁膜６上に炭素層８を形成したが、上述のことにより材
料を構成する原子とＦとの間の平均的な結合エネルギー
が、下地となる絶縁膜６とＦとの結合エネルギーよりも
大きな値を有する被膜を炭素層８の代わりに用いること
ができる。
【００３３】次に本発明による半導体装置の製造方法の
第２の実施の形態の製造工程を図３に示す。この実施の
形態の製造方法は、基板２と埋め込みＣｕ配線４の間に
Ｃｕの拡散防止層３を設けたものである。
第２の実施の形態の製造工程を図３に示す。この実施の
形態の製造方法は、基板２と埋め込みＣｕ配線４の間に
Ｃｕの拡散防止層３を設けたものである。
【００３４】まず図３（ａ）に示すように半導体基板ま
たは絶縁膜基板２内に所望の配線パターンに応じた溝２
ａを形成する。次いで図３（ｂ）に示すようにこの溝２
ａの表面を例えばＴｉＮ、ＴｉＮ／Ｔｉ、ＴｉＳｉＮ、
またはＷＳｉＮ等からなる拡散防止膜３で被覆し、その
後上記溝２ａを埋め込むようにＣｕ配線４を形成する。
なお、膜３はＣｕが基板２に拡散するのを防止するため
のものである。
たは絶縁膜基板２内に所望の配線パターンに応じた溝２
ａを形成する。次いで図３（ｂ）に示すようにこの溝２
ａの表面を例えばＴｉＮ、ＴｉＮ／Ｔｉ、ＴｉＳｉＮ、
またはＷＳｉＮ等からなる拡散防止膜３で被覆し、その
後上記溝２ａを埋め込むようにＣｕ配線４を形成する。
なお、膜３はＣｕが基板２に拡散するのを防止するため
のものである。
【００３５】続いて図３（ｃ）に示すように、全面に例
えばＳｉＯ2 、ＳｉＮ、あるいはこれらの組合せからな
る層間絶縁膜６を形成し、その後、最表面に炭素層８を
形成する（図３（ｄ）参照）。そしてフォトリソグラフ
ィ技術を用いて炭素層８上にレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにしてＣ
ｕ配線４上の、層間絶縁膜６および炭素層８の領域にＣ
ｕ配線４との接続を取るためのヴィア・ホール１０をＲ
ＩＥ法を用いて開口する（図３（ｅ）参照）。
えばＳｉＯ2 、ＳｉＮ、あるいはこれらの組合せからな
る層間絶縁膜６を形成し、その後、最表面に炭素層８を
形成する（図３（ｄ）参照）。そしてフォトリソグラフ
ィ技術を用いて炭素層８上にレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにしてＣ
ｕ配線４上の、層間絶縁膜６および炭素層８の領域にＣ
ｕ配線４との接続を取るためのヴィア・ホール１０をＲ
ＩＥ法を用いて開口する（図３（ｅ）参照）。
【００３６】その後露出したＣｕ配線４の表面の自然酸
化膜を除去するためにＡｒガス雰囲気中で逆スパッタリ
ングを行い、Ｃｕ配線４の露出した表面を清浄化する
（図３（ｆ）参照）。このときの逆スパッタリングの条
件は、ベース真空度が６×１０-6Ｔｏｒｒ、Ａｒガスの
流量が５０〜１００ｓｃｃｍ、圧力が９〜１８ｍＴｏｒ
ｒ、出力が５０〜１５０Ｗである。
化膜を除去するためにＡｒガス雰囲気中で逆スパッタリ
ングを行い、Ｃｕ配線４の露出した表面を清浄化する
（図３（ｆ）参照）。このときの逆スパッタリングの条
件は、ベース真空度が６×１０-6Ｔｏｒｒ、Ａｒガスの
流量が５０〜１００ｓｃｃｍ、圧力が９〜１８ｍＴｏｒ
ｒ、出力が５０〜１５０Ｗである。
【００３７】次いで図３（ｇ）に示すように、ＳＦ6 ガ
スを用いて炭素層８および露出している層間絶縁膜６の
表面のダングリングボンドを弗素Ｆで終端させる。この
ときＳＦ6 ガスの流量は５０〜１００ｓｃｃｍ、圧力は
２５〜５０ｍＴｏｒｒであった。続いて図３（ｈ）に示
すようにＷＦ6 、ＳｉＨ4 ガスを使用した選択ＣＶＤ法
を用いてヴィア・ホール１０内にタングステンＷを選択
成長させて、ヴィア１２を形成する。このときの選択成
長の条件は、成長前のベース真空度が６×１０-6Ｔｏｒ
ｒ、成長時の温度が２００〜２６０℃、使用ガスの流量
比ＷＦ6 ／ＳｉＨ4 が１０／７ｃｃ／ｍｉｎ、成長時の
圧力が７ｍＴｏｒｒであり、この条件下におけるＷの成
長速度は６０〜２００ｎｍ／ｍｉｎであった。なお、Ｓ
ｉＨ4 ガスの代わりに流量が３〜１５ｃｃ／ｍｉｎのＨ
2 ガスを用いても良い。
スを用いて炭素層８および露出している層間絶縁膜６の
表面のダングリングボンドを弗素Ｆで終端させる。この
ときＳＦ6 ガスの流量は５０〜１００ｓｃｃｍ、圧力は
２５〜５０ｍＴｏｒｒであった。続いて図３（ｈ）に示
すようにＷＦ6 、ＳｉＨ4 ガスを使用した選択ＣＶＤ法
を用いてヴィア・ホール１０内にタングステンＷを選択
成長させて、ヴィア１２を形成する。このときの選択成
長の条件は、成長前のベース真空度が６×１０-6Ｔｏｒ
ｒ、成長時の温度が２００〜２６０℃、使用ガスの流量
比ＷＦ6 ／ＳｉＨ4 が１０／７ｃｃ／ｍｉｎ、成長時の
圧力が７ｍＴｏｒｒであり、この条件下におけるＷの成
長速度は６０〜２００ｎｍ／ｍｉｎであった。なお、Ｓ
ｉＨ4 ガスの代わりに流量が３〜１５ｃｃ／ｍｉｎのＨ
2 ガスを用いても良い。
【００３８】なおヴィア１２の形成後に炭素層８を除去
しても良いし除去しなくても良い。
しても良いし除去しなくても良い。
【００３９】この第２の実施の形態の製造方法も第１の
実施の形態の製造方法と同様の効果を奏することは云う
までもない。
実施の形態の製造方法と同様の効果を奏することは云う
までもない。
【００４０】なお第１および第２の実施の形態の製造方
法においては、ヴィア・ホール１０を開口するのにＲＩ
Ｅ法を用いているので、ヴィア・ホール側壁にはヴィア
・ホール開口時のＲＩＥ法により炭素系の反応副生成物
が付着しているため、ヴィア・ホール側壁からのＷの成
長は抑制され、シームが発生することは無くなる。
法においては、ヴィア・ホール１０を開口するのにＲＩ
Ｅ法を用いているので、ヴィア・ホール側壁にはヴィア
・ホール開口時のＲＩＥ法により炭素系の反応副生成物
が付着しているため、ヴィア・ホール側壁からのＷの成
長は抑制され、シームが発生することは無くなる。
【００４１】次に本発明による半導体装置の製造方法の
第３の実施の形態の製造工程を図４に示す。この実施の
形態の製造方法は、ヴィア・ホール１０を形成するまで
（図４（ａ）〜（ｅ）参照）は図３に示す第２の実施の
形態の製造方法と同様にして行う。その後は、図４
（ｆ）に示すように水素ガス雰囲気中で熱処理すること
により、露出したＣｕ配線４の表面の自然酸化膜の除去
を行う。この還元処理は水素ガスの流量が１５０ｓｃｃ
ｍ、圧力が５００ｍＴｏｒｒで、基板２の温度を４００
〜４５０℃で２０分間保持するようにして行う。
第３の実施の形態の製造工程を図４に示す。この実施の
形態の製造方法は、ヴィア・ホール１０を形成するまで
（図４（ａ）〜（ｅ）参照）は図３に示す第２の実施の
形態の製造方法と同様にして行う。その後は、図４
（ｆ）に示すように水素ガス雰囲気中で熱処理すること
により、露出したＣｕ配線４の表面の自然酸化膜の除去
を行う。この還元処理は水素ガスの流量が１５０ｓｃｃ
ｍ、圧力が５００ｍＴｏｒｒで、基板２の温度を４００
〜４５０℃で２０分間保持するようにして行う。
【００４２】続いて図４（ｇ）に示すように、選択ＣＶ
Ｄ法を用いてヴィア・ホール１０内にＷを選択成長させ
る。このときの選択成長の条件は、成長前の真空度が６
×１０-6Ｔｏｒｒ、成長時の温度が２００〜２６０℃、
使用ガスの流量比ＷＦ6 ／ＳｉＨ4 が１０／７ｃｃ／ｍ
ｉｎ、成長時の圧力が７ｍＴｏｒｒであり、この条件下
におけるＷの成長速度は６０〜２００ｎｍ／ｍｉｎであ
った。なお、ＳｉＨ4ガスの代わりに流量が３〜１５ｃ
ｃ／ｍｉｎのＨ2 ガスを用いても良い。
Ｄ法を用いてヴィア・ホール１０内にＷを選択成長させ
る。このときの選択成長の条件は、成長前の真空度が６
×１０-6Ｔｏｒｒ、成長時の温度が２００〜２６０℃、
使用ガスの流量比ＷＦ6 ／ＳｉＨ4 が１０／７ｃｃ／ｍ
ｉｎ、成長時の圧力が７ｍＴｏｒｒであり、この条件下
におけるＷの成長速度は６０〜２００ｎｍ／ｍｉｎであ
った。なお、ＳｉＨ4ガスの代わりに流量が３〜１５ｃ
ｃ／ｍｉｎのＨ2 ガスを用いても良い。
【００４３】この第３の実施の形態の製造方法において
は、炭素層８の表面等が弗素ガスで終端することなく、
Ｃｕ配線上に選択的にタングステンが選択成長する。こ
れは、まず、Ｃｕ配線４の表面の清浄化が水素を含むガ
ス雰囲気中で行われていることにより、Ｃｕ配線４の表
面等は荒れていないこと、および被覆膜ここでは炭素層
８を構成する炭素原子の電気陰性度が、Ｃｕ配線４を構
成する原子や、例えばＳｉＯ2 またはＳｉ3 Ｎ4 からな
る層間絶縁膜６を構成する原子間の電気陰性度よりも大
きいためと考えられる。
は、炭素層８の表面等が弗素ガスで終端することなく、
Ｃｕ配線上に選択的にタングステンが選択成長する。こ
れは、まず、Ｃｕ配線４の表面の清浄化が水素を含むガ
ス雰囲気中で行われていることにより、Ｃｕ配線４の表
面等は荒れていないこと、および被覆膜ここでは炭素層
８を構成する炭素原子の電気陰性度が、Ｃｕ配線４を構
成する原子や、例えばＳｉＯ2 またはＳｉ3 Ｎ4 からな
る層間絶縁膜６を構成する原子間の電気陰性度よりも大
きいためと考えられる。
【００４４】因に、Ｗ−Ｆ、Ｃ−Ｃ、Ｓｉ−Ｏ、Ｓｉ−
Ｎ、およびＣｕ−Ｃｕの電気陰性度をマリケン(Mullike
n)の方式に基づいて計算してみると、 Ｗ−Ｆ ＝ ７．３５ｅＶ Ｃ−Ｃ ＝ ６．２６ｅＶ Ｓｉ−Ｏ ＝ ６．１５ｅＶ Ｓｉ−Ｎ ＝ ６．００ｅＶ Ｃｕ−Ｃｕ ＝ ４．４８ｅＶ である。すなわち、Ｗ−ＦとＣｕ−Ｃｕの電気陰性度の
差がＷ−ＦとＣ−Ｃの電気陰性度の差よりも大きい。こ
のため電子は炭素層８よりもＣｕ配線４に引きつけられ
やすく、ＷＦ６ガスは炭素層８よりもＣｕ配線４上で分
解され易くなり、Ｃｕ配線４上でＷが選択的に、成長す
ることになる。
Ｎ、およびＣｕ−Ｃｕの電気陰性度をマリケン(Mullike
n)の方式に基づいて計算してみると、 Ｗ−Ｆ ＝ ７．３５ｅＶ Ｃ−Ｃ ＝ ６．２６ｅＶ Ｓｉ−Ｏ ＝ ６．１５ｅＶ Ｓｉ−Ｎ ＝ ６．００ｅＶ Ｃｕ−Ｃｕ ＝ ４．４８ｅＶ である。すなわち、Ｗ−ＦとＣｕ−Ｃｕの電気陰性度の
差がＷ−ＦとＣ−Ｃの電気陰性度の差よりも大きい。こ
のため電子は炭素層８よりもＣｕ配線４に引きつけられ
やすく、ＷＦ６ガスは炭素層８よりもＣｕ配線４上で分
解され易くなり、Ｃｕ配線４上でＷが選択的に、成長す
ることになる。
【００４５】この第３の実施の形態の製造方法も第２の
実施の形態の製造方法と同様の効果を奏することは云う
までもない。なお、この第３の実施の形態の製造方法に
おいては、露出したＣｕ配線４の表面の自然酸化膜の除
去を、Ｈ2 ガス雰囲気中で熱処理することによって行っ
ているので、炭素層８の表面やヴィア・ホール１０内の
層間絶縁膜６の露出している部分が荒れて、ダングリン
グボンドが生じることが非常に少なくなる。このため第
２の実施の形態の製造方法と異なり、ＳＦ6 ガスを流し
て炭素層８の表面等を弗素で終端させる必要がなく、工
程を簡略化することができる。
実施の形態の製造方法と同様の効果を奏することは云う
までもない。なお、この第３の実施の形態の製造方法に
おいては、露出したＣｕ配線４の表面の自然酸化膜の除
去を、Ｈ2 ガス雰囲気中で熱処理することによって行っ
ているので、炭素層８の表面やヴィア・ホール１０内の
層間絶縁膜６の露出している部分が荒れて、ダングリン
グボンドが生じることが非常に少なくなる。このため第
２の実施の形態の製造方法と異なり、ＳＦ6 ガスを流し
て炭素層８の表面等を弗素で終端させる必要がなく、工
程を簡略化することができる。
【００４６】なお、絶縁膜６上に成形された絶縁層８
（第３の実施の形態においては、炭素層８）は、絶縁膜
６を構成する原子の電気陰性度よりも大きな値を有する
原子から構成されれば第３の実施の形態と同様の効果を
奏することは言うまでもない。
（第３の実施の形態においては、炭素層８）は、絶縁膜
６を構成する原子の電気陰性度よりも大きな値を有する
原子から構成されれば第３の実施の形態と同様の効果を
奏することは言うまでもない。
【００４７】次に本発明による半導体装置の製造方法の
第４の実施の形態の製造工程を図５に示す。この第４の
実施の形態の製造方法は、半導体基板または絶縁膜基板
２上に拡散防止膜３を介してＣｕ配線４が形成される半
導体装置に適用したものである。
第４の実施の形態の製造工程を図５に示す。この第４の
実施の形態の製造方法は、半導体基板または絶縁膜基板
２上に拡散防止膜３を介してＣｕ配線４が形成される半
導体装置に適用したものである。
【００４８】まず図５（ａ）に示すように、半導体基板
または絶縁膜基板２上に、例えばＴｉＮ、ＴｉＮ／Ｔ
ｉ、ＴｉＳｉＮ、またはＷＳｉＮ等からなる拡散防止膜
３を形成し、続いてＣｕ膜４を形成する。その後、Ｃｕ
膜４および拡散防止膜３をＲＩＥ法を用いて所望の配線
パターンに加工する（図５（ｂ）参照）。
または絶縁膜基板２上に、例えばＴｉＮ、ＴｉＮ／Ｔ
ｉ、ＴｉＳｉＮ、またはＷＳｉＮ等からなる拡散防止膜
３を形成し、続いてＣｕ膜４を形成する。その後、Ｃｕ
膜４および拡散防止膜３をＲＩＥ法を用いて所望の配線
パターンに加工する（図５（ｂ）参照）。
【００４９】次に図５（ｃ）に示すように、例えばＳｉ
Ｏ2 、ＳｉＮ、あるいはこれらの組合せからなる層間絶
縁膜６を堆積した後、続いて炭素層８を堆積する。な
お、炭素層８の堆積前に層間絶縁膜６を、レジストエッ
チバック法や、化学機械研磨法（ＣＭＰ）を用いて平坦
化を行うと更に良い。
Ｏ2 、ＳｉＮ、あるいはこれらの組合せからなる層間絶
縁膜６を堆積した後、続いて炭素層８を堆積する。な
お、炭素層８の堆積前に層間絶縁膜６を、レジストエッ
チバック法や、化学機械研磨法（ＣＭＰ）を用いて平坦
化を行うと更に良い。
【００５０】そして図５（ｄ）に示すようにフォトリソ
グラフィ技術およびＲＩＥ法を用いてヴィア・ホール１
０を開口した後、Ａｒガス雰囲気中で逆スパッタリング
を行い、露出したＣｕ配線４の表面の清浄化を行う（図
５（ｅ）参照）。このときのベース真空度は６×１０-6
Ｔｏｒｒ、Ａｒガスの流量は５０〜１００ｓｃｃｍ、圧
力は９〜１８ｍＴｏｒｒ、出力は５０〜１５０Ｗであ
る。
グラフィ技術およびＲＩＥ法を用いてヴィア・ホール１
０を開口した後、Ａｒガス雰囲気中で逆スパッタリング
を行い、露出したＣｕ配線４の表面の清浄化を行う（図
５（ｅ）参照）。このときのベース真空度は６×１０-6
Ｔｏｒｒ、Ａｒガスの流量は５０〜１００ｓｃｃｍ、圧
力は９〜１８ｍＴｏｒｒ、出力は５０〜１５０Ｗであ
る。
【００５１】次にＳＦ6 ガスを用いて、炭素層８の表面
およびヴィア・ホール１０内の露出している絶縁膜６の
表面のダングリングボンドをＦで終端させる（図５
（ｆ）参照）。その後、選択ＣＶＤ法を用いてヴィア・
ホール内にＷを選択成長させる（図５（ｇ）参照）。こ
のときの条件は、成長前のベース真空度６×１０-6Ｔｏ
ｒｒ、成長時の温度２００〜２６０℃、使用ガスの流量
比ＷＦ6 ／ＳｉＨ4 ＝１０／７ｃｃ／ｍｉｎ、成長時の
圧力７ｍＴｏｒｒ、この条件下におけるＷ成長速度は６
０〜２００ｎｍ／ｍｉｎである。
およびヴィア・ホール１０内の露出している絶縁膜６の
表面のダングリングボンドをＦで終端させる（図５
（ｆ）参照）。その後、選択ＣＶＤ法を用いてヴィア・
ホール内にＷを選択成長させる（図５（ｇ）参照）。こ
のときの条件は、成長前のベース真空度６×１０-6Ｔｏ
ｒｒ、成長時の温度２００〜２６０℃、使用ガスの流量
比ＷＦ6 ／ＳｉＨ4 ＝１０／７ｃｃ／ｍｉｎ、成長時の
圧力７ｍＴｏｒｒ、この条件下におけるＷ成長速度は６
０〜２００ｎｍ／ｍｉｎである。
【００５２】この第４の実施の形態の製造方法も第１お
よび第２の実施の形態の製造方法と同様の効果を奏する
ことは云うまでもない。
よび第２の実施の形態の製造方法と同様の効果を奏する
ことは云うまでもない。
【００５３】次に本発明による半導体装置の製造方法の
第５の実施の形態の製造工程を図６に示す。この実施の
形態の製造方法はヴィア・ホール１０を形成するまで
（図６（ａ）〜（ｄ）参照）は図５に示す第４の実施の
形態の製造方法と同様にして行う。その後は、図６
（ｅ）に示すように、水素ガス雰囲気中で熱処理するこ
とにより、ヴィア・ホール１０の底部に露出したＣｕ配
線４の表面の自然酸化膜の除去を行う。この還元処理
は、水素ガスの流量が１５０ｓｃｃｍ、圧力が５００ｍ
Ｔｏｒｒで、基板２の温度を４００〜４５０℃で２０分
間保持するようにして行う。
第５の実施の形態の製造工程を図６に示す。この実施の
形態の製造方法はヴィア・ホール１０を形成するまで
（図６（ａ）〜（ｄ）参照）は図５に示す第４の実施の
形態の製造方法と同様にして行う。その後は、図６
（ｅ）に示すように、水素ガス雰囲気中で熱処理するこ
とにより、ヴィア・ホール１０の底部に露出したＣｕ配
線４の表面の自然酸化膜の除去を行う。この還元処理
は、水素ガスの流量が１５０ｓｃｃｍ、圧力が５００ｍ
Ｔｏｒｒで、基板２の温度を４００〜４５０℃で２０分
間保持するようにして行う。
【００５４】続いて図６（ｆ）に示すように、選択ＣＶ
Ｄ法を用いてヴィア・ホール１０内にＷを選択成長させ
る。このときの選択成長の条件は、成長前の真空度が６
×１０-6Ｔｏｒｒ、成長時の温度が２００〜２６０℃、
使用ガスの流量比ＷＦ6 ／ＳｉＨ4 が１０／７ｃｃ／ｍ
ｉｎ、成長時の圧力が７ｍＴｏｒｒであり、この条件下
におけるＷの成長速度は６０〜２００ｎｍ／ｍｉｎであ
った。なお、ＳｉＨ4ガスの代わりに流量が３〜１５ｃ
ｃ／ｍｉｎのＨ2 ガスを用いても良い。
Ｄ法を用いてヴィア・ホール１０内にＷを選択成長させ
る。このときの選択成長の条件は、成長前の真空度が６
×１０-6Ｔｏｒｒ、成長時の温度が２００〜２６０℃、
使用ガスの流量比ＷＦ6 ／ＳｉＨ4 が１０／７ｃｃ／ｍ
ｉｎ、成長時の圧力が７ｍＴｏｒｒであり、この条件下
におけるＷの成長速度は６０〜２００ｎｍ／ｍｉｎであ
った。なお、ＳｉＨ4ガスの代わりに流量が３〜１５ｃ
ｃ／ｍｉｎのＨ2 ガスを用いても良い。
【００５５】この第５の実施の形態の製造方法も第４の
実施の形態の製造方法と同様の効果を奏することは云う
までもない。なお、この第５の実施の形態の製造方法に
おいては、露出したＣｕ配線４の表面の自然酸化膜の除
去を、Ｈ2 ガス雰囲気中で熱処理することによって行っ
ているので、炭素層８の表面やヴィア・ホール１０内の
層間絶縁膜６の露出している部分が粗れて、ダングリン
グボンドが生じることが非常に少なくなる。このため第
４の実施の形態の製造方法と異なり、ＳＦ6 ガスを流し
て上記表面を弗素で終端させる必要がなく、工程を簡略
化することができる。
実施の形態の製造方法と同様の効果を奏することは云う
までもない。なお、この第５の実施の形態の製造方法に
おいては、露出したＣｕ配線４の表面の自然酸化膜の除
去を、Ｈ2 ガス雰囲気中で熱処理することによって行っ
ているので、炭素層８の表面やヴィア・ホール１０内の
層間絶縁膜６の露出している部分が粗れて、ダングリン
グボンドが生じることが非常に少なくなる。このため第
４の実施の形態の製造方法と異なり、ＳＦ6 ガスを流し
て上記表面を弗素で終端させる必要がなく、工程を簡略
化することができる。
【００５６】次に本発明による半導体装置の製造方法の
第６の実施の形態の製造工程を図７に示す。この第６の
実施の形態の製造方法は、第２の実施の形態の製造方法
において、絶縁膜（炭素層８および露出している層間絶
縁膜６）の表面のダングリングボンドを弗素で終端させ
る場合に、ＳＦ６ガスを基板２に供給する代わりに例え
ばＳＦ６といった弗素系のガスをプラスマにより活性な
状態にして基板表面に供給したものである（図７（ｇ）
参照）。その後に、ヴィア・ホール１０内にＷを選択的
に成長させ、Ｗプラグ１２を形成する（図７（ｈ）参
照）。
第６の実施の形態の製造工程を図７に示す。この第６の
実施の形態の製造方法は、第２の実施の形態の製造方法
において、絶縁膜（炭素層８および露出している層間絶
縁膜６）の表面のダングリングボンドを弗素で終端させ
る場合に、ＳＦ６ガスを基板２に供給する代わりに例え
ばＳＦ６といった弗素系のガスをプラスマにより活性な
状態にして基板表面に供給したものである（図７（ｇ）
参照）。その後に、ヴィア・ホール１０内にＷを選択的
に成長させ、Ｗプラグ１２を形成する（図７（ｈ）参
照）。
【００５７】この第６の実施の形態の製造方法も第２の
実施の形態の製造方法と同様の効果を有することは言う
までもない。なお、第２および第６の実施の形態の製造
方法においては、基板２とＣｕ配線４との間にＣｕが基
板２内に拡散するのを防止する拡散防止膜３を設けた
が、設けなくても良いことは言うまでもない。
実施の形態の製造方法と同様の効果を有することは言う
までもない。なお、第２および第６の実施の形態の製造
方法においては、基板２とＣｕ配線４との間にＣｕが基
板２内に拡散するのを防止する拡散防止膜３を設けた
が、設けなくても良いことは言うまでもない。
【００５８】また、第６の実施の形態の製造方法は、Ｃ
ｕ配線４は基板２内に埋込まれるように形成された半導
体装置の製造に適用しているが、基板２上に形成されて
いる半導体装置に適用できることは言うまでもない。
ｕ配線４は基板２内に埋込まれるように形成された半導
体装置の製造に適用しているが、基板２上に形成されて
いる半導体装置に適用できることは言うまでもない。
【００５９】次に本発明による半導体装置の製造方法の
第７の実施の形態を図８および図９を参照して説明す
る。第７の実施の形態の製造方法は、二層Ｃｕ配線を有
する半導体装置に適用したもので、その製造工程を図８
および図９に示す。
第７の実施の形態を図８および図９を参照して説明す
る。第７の実施の形態の製造方法は、二層Ｃｕ配線を有
する半導体装置に適用したもので、その製造工程を図８
および図９に示す。
【００６０】まず、図３に示す第２の実施例の形態の製
造方法の場合と同様にして、基板２内に溝２ａを設け
（図８（ａ）参照）、この溝２ａの表面に拡散防止膜３
を形成した後、Ｃｕ配線４を埋込む（図８（ｂ）参
照）。続いて基板２の全面に層間絶縁膜６を形成し（図
８（ｃ）参照）、この層間絶縁膜６上に炭素からなる炭
素層８を形成する（図８（ｄ）参照）。その後、Ｃｕ配
線４上の、層間絶縁膜６および炭素層８の領域に例えば
ＲＩＥ法を用いてヴィア・ホール１０を開口し（図８
（ｅ）参照）、露出したＣｕ配線４上の自然酸化膜を除
去するために、Ａｒガス雰囲気中で逆スパタッタリング
を行う（図８（ｆ）参照）。続いて例えばＳＦ６といっ
たＦ系のガスを用いて炭素層８の表面およびヴィア・ホ
ール１０内の絶縁膜６，８の露出している面のダングリ
ングボンドを弗素下で終端させる（図８（ｇ）参照）。
造方法の場合と同様にして、基板２内に溝２ａを設け
（図８（ａ）参照）、この溝２ａの表面に拡散防止膜３
を形成した後、Ｃｕ配線４を埋込む（図８（ｂ）参
照）。続いて基板２の全面に層間絶縁膜６を形成し（図
８（ｃ）参照）、この層間絶縁膜６上に炭素からなる炭
素層８を形成する（図８（ｄ）参照）。その後、Ｃｕ配
線４上の、層間絶縁膜６および炭素層８の領域に例えば
ＲＩＥ法を用いてヴィア・ホール１０を開口し（図８
（ｅ）参照）、露出したＣｕ配線４上の自然酸化膜を除
去するために、Ａｒガス雰囲気中で逆スパタッタリング
を行う（図８（ｆ）参照）。続いて例えばＳＦ６といっ
たＦ系のガスを用いて炭素層８の表面およびヴィア・ホ
ール１０内の絶縁膜６，８の露出している面のダングリ
ングボンドを弗素下で終端させる（図８（ｇ）参照）。
【００６１】次に選択ＣＶＤ法を用いてヴィア・ホール
１０内にＷを選択成長させ（図９（ａ）参照）。ヴィア
・ホール１０から溢れたタングステン層１２を、エッチ
バックやＣＭＰを用いて削り取り、平坦化する（図９
（ｂ）参照）。その後、例えばＳｉＯ２、ＳｉＮ、ある
いはこれらの組合せからなる層間絶縁膜１４を基板２の
全面に堆積し（図９（ｃ）参照）、タングステン層１２
上の層間絶縁膜１４の領域に溝１５を例えばＲＩＥ法を
用いて開口する（図９（ｄ）参照）。
１０内にＷを選択成長させ（図９（ａ）参照）。ヴィア
・ホール１０から溢れたタングステン層１２を、エッチ
バックやＣＭＰを用いて削り取り、平坦化する（図９
（ｂ）参照）。その後、例えばＳｉＯ２、ＳｉＮ、ある
いはこれらの組合せからなる層間絶縁膜１４を基板２の
全面に堆積し（図９（ｃ）参照）、タングステン層１２
上の層間絶縁膜１４の領域に溝１５を例えばＲＩＥ法を
用いて開口する（図９（ｄ）参照）。
【００６２】続いて溝１５の底面および側面に拡散防止
膜１６を形成した後、Ｃｕ配線１８を埋込んで第二層Ｃ
ｕ配線１８を完成する（図９（ｅ）参照）。
膜１６を形成した後、Ｃｕ配線１８を埋込んで第二層Ｃ
ｕ配線１８を完成する（図９（ｅ）参照）。
【００６３】以上説明したようにこの第７の実施の形態
の製造方法も第２の実施の形態の製造方法と同様の効果
を奏する。
の製造方法も第２の実施の形態の製造方法と同様の効果
を奏する。
【００６４】なお、第７の実施の形態の製造方法におい
ては、炭素層８は除去しないでその上に層間絶縁膜１４
を形成したが、炭素層８を除去した後に層間絶縁膜１４
を形成しても良い。
ては、炭素層８は除去しないでその上に層間絶縁膜１４
を形成したが、炭素層８を除去した後に層間絶縁膜１４
を形成しても良い。
【００６５】また、第７の実施の形態の製造方法は、基
板２０または絶縁膜１４内にＣｕ配線４，１８が埋込ま
れる半導体装置に適用したが、基板２０または絶縁膜１
４上に成膜したＣｕ配線を有する半導体装置に適用でき
ることは言うまでもない。
板２０または絶縁膜１４内にＣｕ配線４，１８が埋込ま
れる半導体装置に適用したが、基板２０または絶縁膜１
４上に成膜したＣｕ配線を有する半導体装置に適用でき
ることは言うまでもない。
【００６６】また第３層以上の多層配線に適用できるこ
とは言うまでもない。
とは言うまでもない。
【００６７】なお、上記第１乃至第７の実施の形態の製
造方法においては、層８は炭素で構成したが、炭素の代
わりに炭素を含む高分子化合物で構成しても良い。
造方法においては、層８は炭素で構成したが、炭素の代
わりに炭素を含む高分子化合物で構成しても良い。
【００６８】またＣｕ配線の他にＡｌや金属シリサイド
からなる電極配線の上にＷを選択成長させることも可能
である。
からなる電極配線の上にＷを選択成長させることも可能
である。
【００６９】さらにＷの他にＭｏ（モリブデン）等の金
属膜を選択的に成長させることも可能である。
属膜を選択的に成長させることも可能である。
【００７０】さらにまた逆スパッタリングはＡｒガス雰
囲気中に限らず、Ｈ2 ガス雰囲気等の還元雰囲気中で行
うことも可能である。要は非酸化雰囲気で行うことが望
ましい。
囲気中に限らず、Ｈ2 ガス雰囲気等の還元雰囲気中で行
うことも可能である。要は非酸化雰囲気で行うことが望
ましい。
【００７１】さらにまた、被覆膜は絶縁性の膜の場合に
は、これを除去せずにおくことも可能である。その他、
本発明の要旨を逸脱しない範囲で種々変形して実施する
ことも可能である。
は、これを除去せずにおくことも可能である。その他、
本発明の要旨を逸脱しない範囲で種々変形して実施する
ことも可能である。
【００７２】
【発明の効果】以上述べたように本発明によれば、信頼
性の高い半導体装置を得ることができる。
性の高い半導体装置を得ることができる。
【図１】本発明による半導体装置の製造方法の第１の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図２】第１の実施の形態の製造方法の効果を説明する
グラフ。
グラフ。
【図３】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図４】本発明による半導体装置の製造方法の第３の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図５】本発明による半導体装置の製造方法の第４の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図６】本発明による半導体装置の製造方法の第５の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図７】本発明による半導体装置の製造方法の第６の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図８】本発明による半導体装置の製造方法の第７の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
【図９】本発明による半導体装置の製造方法の第７の実
施の形態の製造工程を示す工程断面図。
施の形態の製造工程を示す工程断面図。
２ 基板 ３ 拡散防止膜 ４ Ｃｕ配線 ６ 層間絶縁膜 ８ 炭素層 １０ ヴィア・ホール １２ ヴィア（Ｗプラグ） １４ 層間絶縁膜 １５ 溝 １６ 拡散防止膜 １８ Ｃｕ配線
フロントページの続き (72)発明者 須 黒 恭 一 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (8)
- 【請求項１】金属配線が形成された半導体基板に絶縁膜
を形成する工程と、 この絶縁膜上に被覆膜を形成する工程と、 前記金属配線上の前記被覆膜および前記絶縁膜の領域に
接続孔を形成する工程と、 前記接続孔の底の前記金属配線の表面を清浄化する工程
と、 前記被覆膜を構成する元素との平均的な結合エネルギー
が前記絶縁膜を構成する元素との平均的な結合エネルギ
ーよりも高い元素で前記被覆膜の表面を終端させる工程
と、 前記接続孔内に金属膜を選択的に成長させる工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】前記金属配線の表面を清浄化する工程は、
前記金属配線の表面および前記被覆膜の表面を逆スパッ
タリングする工程を含むことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】前記金属配線の材料は銅であり、前記金属
膜はタングステンもしくはモリブデンからなる膜であ
り、前記清浄化する工程は、ＡｒガスまたはＨ2 ガス雰
囲気中で逆スパッタリングを行う工程を有し、前記被覆
膜の表面を終端させる工程は弗素系のガスを流すことに
より前記被覆膜の表面を弗素で終端させる工程を有して
いることを特徴とする請求項１または２記載の半導体装
置の製造方法。 - 【請求項４】金属配線が形成された半導体基板上に絶縁
膜を形成する工程と、 この絶縁膜上に、この絶縁膜を構成する原子および前記
金属配線を構成する原子のそれぞれの電気陰性度よりも
電気陰性度の大きい原子から構成される被覆膜を形成す
る工程と、 前記金属配線上の前記被覆膜および前記絶縁膜の領域に
接続孔を形成する工程と、 前記接続孔の底の前記金属配線の表面を清浄化する工程
と、 前記接続孔内に金属膜を選択的に成長させる工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】前記金属配線の材料は銅であり、前記金属
膜はタングステンもしくはモリブデンからなる膜であ
り、前記清浄化する工程は、水素ガスを含む雰囲気中で
前記接続孔の底に露出した前記金属配線の表面の酸化物
を除去する工程を有していることを特徴とする請求項１
または４記載の半導体装置の製造方法。 - 【請求項６】前記被覆膜は、炭素または炭素を含む高分
子化合物からなることを特徴とする請求項１乃至５のい
ずれかに記載の半導体装置の製造方法。 - 【請求項７】金属配線が形成された半導体基板上に形成
された絶縁膜と、 前記絶縁膜上に形成された被覆膜と、 前記金属配線上の前記被覆膜および前記絶縁膜の領域に
形成された接続孔と、 前記接続孔内に選択的に埋込まれたタングステンもしく
はモリブデンからなるプラグと、 を備え、 前記接続孔の底の前記金属配線の表面は清浄化され、前
記被覆膜の表面は弗素によって終端されることを特徴と
する半導体装置。 - 【請求項８】前記被覆膜は、炭素または炭素を含む高分
子化合物からなることを特徴とする請求項７記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23436795A JPH0982798A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23436795A JPH0982798A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982798A true JPH0982798A (ja) | 1997-03-28 |
Family
ID=16969902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23436795A Pending JPH0982798A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982798A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272660B1 (ko) * | 1997-06-30 | 2000-12-01 | 김영환 | 반도체 소자의 금속 배선 방법 |
| KR100417211B1 (ko) * | 2001-12-20 | 2004-02-05 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US6716749B2 (en) | 1999-08-10 | 2004-04-06 | Renesas Technology Corporation | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6723631B2 (en) | 2000-09-29 | 2004-04-20 | Renesas Technology Corporation | Fabrication method of semiconductor integrated circuit device |
| US6764950B2 (en) | 2000-04-05 | 2004-07-20 | Renesas Technology Corp. | Fabrication method for semiconductor integrated circuit device |
| US6878619B2 (en) | 2002-05-14 | 2005-04-12 | Fujitsu Limited | Method for fabricating semiconductor device |
| US7855096B2 (en) | 2007-09-28 | 2010-12-21 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| US8732924B2 (en) | 2005-02-03 | 2014-05-27 | Seiko Epson Corporation | Method of manufacturing a piezoelectric vibrator |
| JP2022504574A (ja) * | 2018-10-10 | 2022-01-13 | 東京エレクトロン株式会社 | 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 |
-
1995
- 1995-09-12 JP JP23436795A patent/JPH0982798A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6864169B2 (en) | 1999-08-10 | 2005-03-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6849535B2 (en) | 1999-08-10 | 2005-02-01 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6756679B2 (en) | 1999-08-10 | 2004-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
| US6797606B2 (en) | 1999-08-10 | 2004-09-28 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device |
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| US6723631B2 (en) | 2000-09-29 | 2004-04-20 | Renesas Technology Corporation | Fabrication method of semiconductor integrated circuit device |
| US7084063B2 (en) | 2000-09-29 | 2006-08-01 | Hitachi, Ltd. | Fabrication method of semiconductor integrated circuit device |
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| JP2022504574A (ja) * | 2018-10-10 | 2022-01-13 | 東京エレクトロン株式会社 | 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 |
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