JPH0982800A

JPH0982800A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH0982800A
Application number: JP7235003A
Authority: JP
Inventors: Kazusato Hara; 和里原; Zenzo Torii; 善三鳥居; Yoshikazu Ohira; 義和大平; Takeshi Matsui; 剛松井; Takashi Hayakawa; 崇早川; Minoru Otsuka; 実大塚; Michio Nishimura; 美智夫西村; Michio Tanaka; 道夫田中
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1995-09-13
Filing date: 1995-09-13
Publication date: 1997-03-28
Also published as: KR970017961A; TW322595B

Abstract

(57)【要約】【目的】高融点金属で構成される導体膜を有する半導
体集積回路装置において、導体膜、接続孔の加工時のフ
ォトリソグラフィー、及びエッチング精度を向上する。【構成】高融点金属膜の上面が、低反射率の導体膜で
構成されている第１の導体層と、前記第１の導体層上に
接続孔が形成された絶縁膜と、前記接続孔に位置した前
記第１の導体層部分と接続する第２の導体層とを有する
ことを特徴とする半導体集積回路装置及びその製造方
法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置、
特にその製造方法におけるフォトリソグラフイ技術、及
びエッチング技術に適用して有効なものである。すなわ
ち本発明は、半導体製造プロセスであるリソグラフィ技
術、ドライエッチング技術に関するもので、特に高融点
金属より成る配線を高精度、かつ高選択に加工するプロ
セスであり、半導体製造分野におけるＷ配線加工工程お
よびその後の配線接続加工工程に有効である。

【０００２】

【従来の技術】一般に、半導体集積回路装置を製造する
ためのフォトリソグラフィー及びエッチング技術は、パ
ターニングされたフォトレジストをマスクに用いて、被
エッチング材料が選択エッチングされる。しかし、例え
ば、凹凸を有する下地基板上に形成された金属膜をフォ
トレジストをマスクとして選択エッチングする場合、フ
ォトレジストのパターン露光の際に、その下地金属膜の
光の反射率が高いと、ハレーションによりフォトレジス
トの露光精度が低下する。

【０００３】この光の反射によるハレーションを防止
し、露光精度すなわち金属膜のパターニング精度の向上
を図るための手段として、以下のような方法が知られて
いる。

【０００４】（１）パターニングすべき金属膜の上に吸
光剤入りフォトレジストであるＢＡＲＣ(Bottom Anti-R
eflection Coating)膜を反射防止膜として堆積し、その
膜上に感光用フォトレジストを堆積する。そして、それ
ら堆積膜よりなるフォトレジストをパターン露光する。
このようなパターニング手法をＢＡＲＣ法と称してい
る。

【０００５】（２）下地金属膜に堆積する反射防止膜と
して窒素化合物を用いた方法が特公平６−１７６４号公
報あるいは特開平１６００８１号公報に開示されてい
る。これら各公報に開示されているパターン露光方法
は、反射率の高いアルミニウム等の配線を形成するため
の反射防止膜として窒素化合物を使用するもである。

【０００６】すなわち、窒素化合物を被加工膜上に反射
防止膜として堆積し、この反射防止膜上に感光用フォト
レジストレジストを堆積する。そして、そのフォトレジ
ストをパターン露光するものである。

【０００７】

【発明が解決しようとする課題】１６ＭビットＤＲＡＭ
に用いられる配線材料は、アルミニウム系の配線材か
ら、低抵抗で、かつそのアルミニウムに比べ、エレクト
ロマイグレーション耐性や耐腐食性がはるかに良いＷあ
るいはＭｏなどの高融点金属が使用されるようになっ
た。特に、この高融点金属は、ゲート電極としてではな
く、２層配線あるいは３層配線として使われるようにな
った。

【０００８】高融点金属であるタングステン等の配線材
料を用いた場合、その配線材料はアルミニウムよりも比
較的に反射率が低いために、ハレーションによるフォト
レジスト露光精度への影響は問題とされていなかった。

【０００９】しかし、次世代ビット、例えば６４Ｍビッ
トＤＲＡＭを実現していくためには、半導体プロセスの
微細化がさらに必要となり、従来問題とされていなかっ
たタングステン膜の反射率をも考慮しなければならない
ことが発明者等によって認識された。

【００１０】したがって、Ｗ，Ｍｏなどの高融点金属を
用いた配線のパターニングを行う場合においても、上述
した例えばＢＡＲＣ法の採用が試みられた。

【００１１】ところが、このＢＡＲＣ法において、以下
のような新たな問題点があることを発明者等は見出し
た。

【００１２】ＢＡＲＣ法は反射防止膜をドライエッチン
グした後、ホトレジスト／反射防止膜をマスクにタング
ステン配線を加工するプロセスであるが、反射防止膜加
工時のホトレジスト／反射防止膜削れ量が大きい。

【００１３】また、反射防止膜加工時の横方向へのエッ
チング量が大きいなどの理由により、タングステン削れ
の発生、寸法シフト量が大きいなどの問題があった。

【００１４】さらに、反射防止膜のエッチング加工にお
いて、例えばその膜厚が１０００Åの場合でも、約１８
０秒を要しておりスループットが低いといった問題があ
った。

【００１５】これら問題点をさらに詳しく述べる。

【００１６】ＢＡＲＣ法を用いたＷ配線加工プロセスを
図２４（ａ）〜図２４（ｃ）に示す。

【００１７】まず、図２４（ａ）に示すように配線用タ
ングステン金属膜１０１は、例えば層間絶縁膜１００上
に推積される。この金属膜１０１上にＢＡＲＣ膜（反射
防止膜）１０２及び感光用レジスト（フォトレジスト）
１０３が推積される。そして、フォトレジスト１０３お
よびＢＡＲＣ膜１０２がパターン露光された後、ドライ
エッチングによりフォトレジスト１０３がエッチされ
る。引き続いて、図２４（ｂ）に示すように、ＢＡＲＣ
膜１０２がエッチされる。この時、理想的には点線で示
されたようにエッチング加工が成されればよいが、フォ
トレジスト１０３に対するＢＡＲＣ膜１０２のエッチン
グ選択比は、約１である。すなわち、両膜はほぼ同じエ
ッチング速度を有する。よって、ＢＡＲＣ膜１０２のエ
ッチング時にフォトレジスト１０３上部のエッチングが
進みレジストロスｈが生じる。同時に、フォトレジスト
とＢＡＲＣ膜の側壁の削れ、すなわち寸法Ｗ₁から寸法
Ｗ₂への寸法シフトが生じる。つまり、エッチングマス
クの形状不良が生じる。特に、上記レジストロスを防止
するため、ＢＡＲＣ膜１０２上のフォトレジスト１０３
を厚く塗布すると、フォトレジストのフォーカスマージ
ンが低くなり、フォトレジストのパターニング不良が発
生した。また、このフォトレジスト１０３及びＢＡＲＣ
膜１０２をマスクとして用いたタングステン膜１０１の
エッチング時にエッチングマスクであるそれらフォトレ
ジスト１０３及びＢＡＲＣ膜１０２の削れが生じる。こ
れは、タングステン膜１０１に対するフォトレジスト１
０３及びＢＡＲＣ膜１０２のエッチング選択比は約２と
低いためである。

【００１８】この結果として、図２４（ｃ）に示すよう
に、タングステン配線の寸法シフト（Ｗ₃〈Ｗ₂）、及び
タングステン配線の肩落ち削れＥが生じ、配線断面形状
のばらつき２４が生じる。このため、電流密度の変化が
生じ、デバイスの性能のばらつきが発生する。

【００１９】また、反射防止膜（ＢＡＲＣ膜）１０２の
エッチング加工時には、その反射防止膜１０２のエッチ
ングレートが上層のフォトレジスト１０３よりも低く、
なおかつ上層のフォトレジスト１０３のレジストロスを
考えると、エッチング加工条件に制約があった。

【００２０】したがって、マスク（フォトレジスト／反
射防止膜）加工のスループット向上が図れない問題があ
る。

【００２１】一方、Ｗ配線加工後の層間絶縁膜の平坦性
向上にともない深さの異なる配線接続孔を同時に加工す
る必要性が生じてきた。例えば、CMP(Chemical Mechani
calPolishing)技術の採用による層間絶縁膜の平坦化の
結果、アスペクト比の異なる配線接続孔を同時に形成す
るという必要性が生じてきた。そしてドライエッチング
技術については浅い穴のＷ削れ量の抑制と深い穴の開口
性確保を両立する必要が生じてきた。

【００２２】また、浅い穴に過剰なオーバーエッチング
が加わっても穴径を精度良く抑制する必要性が生じてき
た。すなわち、アスペクト比の高い孔の開口の確保と、
アスペクト比の低い孔の過剰開口の抑制を同時に満足さ
せるという課題が発生している。

【００２３】しかし、アスペクト比が異なる配線接続孔
を同時形成する、すなわち層間絶縁膜の膜厚の異なる部
分を同時エッチングして配線接続孔を形成する場合、図
２５に示すように層間絶縁膜１５のアスペクト比の高い
孔１５ｄ₁の孔底部に位置した下層配線材５２ａを開口
マージンを充分に拡大露出させる程度にエッチングを加
えると、アスペクト比の低い孔１５ｄ₂の孔底部に位置
した下層配線５２ｂの過剰エッチング、開孔部の側壁削
れ（孔径の拡大）そして、上層配線との合わせ余裕の減
少等の問題が発生する。すなわち、図２６に示すような
下層配線１４に設けられる設計上の層間絶縁膜の開孔寸
法ｄ，開口（接続孔）５１と上層配線１６との合わせ余
裕ｌと設定された時、現実におけるアスペクト比の低い
孔１５ｂ部分のエッチング状態は、図２７に示すパター
ン形状となる。つまり、開孔５１の径孔がｄ₂〉ｄのよ
うに拡大される。このため、上層配線との合わせ余裕の
減少（ｌ〉ｌ₂）が生じる。そして、下層配線１４の表
面部５２Ｃは過剰にエッチングがされてしまうという問
題が発生した。

【００２４】本発明は上記課題に着目してなされたもの
である。

【００２５】その目的は、高融点金属等から成る配線の
フォトリソグラフィー精度を向上し、配線抵抗を小とし
た半導体集積回路装置を提供することにある。

【００２６】本発明の他の目的は、高融点金属等から成
る導体膜、及び接続孔（スルーホール）パターニング時
のフォトリソグラフィー精度を向上した半導体集積回路
装置を提供することにある。

【００２７】本発明の他の目的は、アスペクト比の異な
る接続孔形成時において、アスペクト比の高い孔の開口
性の確保しつつ、アスペクト比の低い孔の下地膜削れ、
及び接続孔の側壁削れを抑制した半導体集積回路装置の
製造方法を提供することにある。

【００２８】本発明のさらに他の目的は、配線接続孔加
工時の横方向へのエッチング反応を抑制し、孔径の寸法
精度を向上した半導体集積回路装置の製造方法を提供す
ることにある。

【００２９】

【課題を解決するための手段】本願によって開示される
発明のうち、代表的なものの概要を以下に述べる。

【００３０】本発明は、半導体集積回路装置であって、
高融点金属膜の上面が、その高融点金属膜と比較して低
反射率を有する導体膜で構成されている導体層がパター
ニング形成された配線を有することを特徴とするもので
ある。

【００３１】ここで、高融点金属とは、例えばタングス
テン（Ｗ），チタン（Ｔｉ）等を用いる。また、低反射
率の導体膜とは、その下方に位置する高融点金属より
も、光の反射率の低い導体膜のことを言い、例えば、チ
ッ化チタン(ＴｉＮ)等を用いる。

【００３２】また、本発明は半導体集積回路装置の製造
方法であって、半導体基体上に、高融点金属膜と低反射
率の導体膜とから成る積層膜を形成する工程と、フォト
リソグラフィーを用いて、前記積層膜から成る第１の導
体層を形成する工程と、前記第１の導体層上部に絶縁膜
を形成する工程と、第１の導体層上部において、前記絶
縁膜にフォトリソグラフィーを用いて接続孔を形成する
工程と、前記接続孔に第２の導体層を形成する工程とを
有することを特徴とするものである。

【００３３】

【作用】本発明においては、高融点金属膜の上面が低反
射率の導体膜で構成された積層配線から成る。この低反
射率の導体膜としてはＴｉＮ膜が用いられ、従来の配線
パターニングで用いられていた吸光剤入りレジスト膜と
比較して反射率が低く、なおかつ下地高融点金属膜に対
するエッチング選択比が吸光剤入りレジスト、感光用レ
ジストより高い。このため、配線パターニング（ドライ
エッチング）中のレジストロスが抑制され、かつレジス
トが無くなっても、そのＴｉＮ膜がハードマスクとな
り、下地高融点金属膜の削れを抑制する。したがって、
そのＴｉＮ膜を含めた実効的な配線幅の寸法加工精度を
向上し、かつ配線抵抗を小さくした配線を有する半導体
集積回路装置を達成することができる。

【００３４】

【実施例】本発明の一実施例である半導体集積回路装置
及びその製造方法を図を用いて説明する。本実施例の半
導体集積回路装置は例えば６４ＭビットＤＲＡＭを構成
している。

【００３５】（実施例１）本発明の半導体集積回路装置
のメモリセル領域および周辺回路領域を含む要部断面図
を図１に示す。図中Ｍはメモリセル領域を示し、図中Ａ
は周辺回路領域を示す。

【００３６】半導体基板１は、例えば（１００）結晶面
を有するｐ形のシリコン単結晶から成る。半導体基板１
のメモリセル領域Ｍ及び周辺回路領域Ａには、メモリセ
ル及び周辺ＣＭＯＳのｎＭＯＳ（ＦＥＴ）のための共通
のｐウェル２ｐが形成されている。このｐウェル２ｐ
は、ｐ形不純物のホウ素（Ｂ）等が半導体基板１内に選
択的に導入されることによって形成される。また、半導
体基板１の周辺回路領域Ａには周辺ＣＭＯＳのＰＭＯＳ
（ＦＥＴ）のためのｎウェル２ｎが形成されている。こ
のｎウェル２ｎは、ｎ形不純物のリン（Ｐ）等が半導体
基板１内に選択的に導入されることによって形成され
る。

【００３７】ｐウェル２ｐには、ウェハ表面の寄生チャ
ンネル防止のためにｐ形チャンネルストッパ層４ｐが素
子分離用のフィールド絶縁膜３直下に、かつその絶縁膜
に接して形成されている。このチャネルストッパ層４ｐ
は、後述するように、ｐ形不純物のホウ素（Ｂ）等がウ
ェル内全体にフィールド絶縁膜３を通して導入されるこ
とで形成される。

【００３８】一方、ｎウェル２ｎには、ウェル表面の寄
生チャネル防止のためにｎ形チャネルストッパ層４ｎが
フィールド絶縁膜３直下に、かつその絶縁膜に接して形
成されている。このチャネルストッパ層４ｎには、後述
するように、ｎ形不純物のリン（Ｐ）等がウェル内全体
にフィールド絶縁膜を通して導入されることで形成され
る。なお、このフィールド絶縁膜３は、例えば半導体基
板を選択酸化することにより形成された二酸化ケイ素
（ＳｉＯ２）から成る。

【００３９】前記チャネルストッパ層４ｐはフィールド
絶縁膜３に囲まれた素子形成領域５ｐの内部に位置した
部分に不純物濃度のピークを有し、耐α線防止対策のた
めのｐ＋埋込み層の役割を成す。

【００４０】同様に、前記チャネルストッパ層４ｎは、
フィールド絶縁膜３に囲まれた素子形成領域４ｎの内部
に位置した部分に不純物濃度のピークを有し、耐α線防
止対策のためのｎ＋埋込み層の役割を成す。

【００４１】メモリセル領域Ｍにおける素子形成領域５
ｐすなわちｐ型半導体領域上には、メモリセルを構成す
るスイッチ用のｎＭＯＳ（ＦＥＴ）６及び情報蓄積用の
キャパシタ１１が形成されている。

【００４２】ｎＭＯＳ６は、ＬＤＤ（Lightly Doped Dr
ain）構造を有し、ｐ形半導体領域５ｐ主面上に形成さ
れたゲート絶縁膜６ｃと、ゲート電極６ｂ及びｐ形半導
体領域５ｐ内に形成されたソース・ドレインを構成する
一対のｎ形の半導体領域６Ａ１，６Ａ２から成る。ゲー
ト絶縁膜６ｃは、例えばＳｉＯ２から成る。ゲート電極
６ｂは、例えばｎ形の低抵抗ポリシリコンから成る。こ
のゲート電極６ｂの上部には例えばＣＶＤ−ＳｉＯ２か
ら成るゲートキャップａが被覆されている。また、この
ゲート電極６ｂの側部にはＣＶＤ−ＳｉＯ２から成る、
サイドウォール絶縁膜１０が形成されている。前記一対
のｎ形の半導体領域６ａ１，６ａ２は、例えばリン
（Ｐ）が選択的にｐ形半導体領域５ｐ内に導入されるこ
とで形成される。

【００４３】メモリセル領域Ｍ中のｎＭＯＳ６の一方の
半導体領域層６Ａ２は、隣接するｎＭＯＳ６の一方の半
導体領域層を構成し、２つのメモリセルの共通の領域と
なっている。

【００４４】キャパシタ１１は、例えばフィン形状をと
り、一対のキャパシタ用電極１１ａ１，１１ａ２と、そ
の間に形成されたキャパシタ用絶縁膜１１ｂから構成さ
れる。

【００４５】このキャパシタ用電極１１ａ１，１１ａ２
は、例えばｎ形の低抵抗ポリシリコンから成る。キャパ
シタ用絶縁膜１１ｂは、例えばチッ化シリコン（Ｓｉ３
Ｎ４）から成る。そして、一方のキャパシタ用電極１１
ａ１はｎＭＯＳ６の一方の半導体領域層６Ａ２と電気的
に接続しており、もう一方のキャパシタ用電極１１ａ２
は、給電用配線（図示せず）と電気的に接続しており、
もう一方のキャパシタ用電極１１ａ２は、給電用配線
（図示せず）と電気的に接続されている。

【００４６】周辺回路領域Ａにおける素子形成領域（半
導体領域）５ｐ上には、ｎＭＯＳ（ＦＥＴ）７素子形成
領域（半導体領域）５ｎ上にはｐＭＯＳ（ＦＥＴ）８が
それぞれ形成されている。これらｎＭＯＳ７およびｐＭ
ＯＳ８によって、メモリセルの周辺回路を構成する。

【００４７】前記ｎＭＯＳ７、及びｐＭＯＳ８は、それ
ぞれＬＤＤ（Lightly Doped Drain）構造を有する。

【００４８】前記ｎＭＯＳ７は、ｐ形半導体領域５ｐ主
面上に形成されたゲート絶縁膜７ｃと、ゲート電極７
ｂ、および半導体領域５ｐ内に形成されたソース・ドレ
インを構成する一対のｎ形半導体領域７Ａ１、７Ａ２か
ら成る。ｎ形半導体領域７Ａ１、７Ａ２は、ｎ形不純物
のリン（Ｐ）及びヒ素（Ａｓ）等が選択的にｐ形半導体
領域５ｐ内に導入されることで形成される。一方、前記
ｐＭＯＳ８は、ｎ形半導体領域５ｎ主面上に形成された
ゲート絶縁膜８ｃと、ゲート電極８ｂおよび半導体領域
５ｎ内に形成されたソース・ドレインを構成する一対の
ｐ形半導体領域８Ａ１、８Ａ２から成る。ｐＭＯＳのｐ
形半導体領域８Ａ１、８Ａ２は、ｐ形不純物のホウ素
（Ｂ）等が選択的にｎ形半導体領域５ｎ内に導入される
ことで形成される。

【００４９】なお、前記ゲート絶縁膜７ｃ、８ｃは、例
えば半導体領域５ｐおよび半導体領域５ｎ表面をそれぞ
れ熱酸化することによって形成されたＳｉＯ２から成
る。前記ゲート電極７ｂは例えばｎ形の低抵抗ポリシリ
コンから成る。一方、前記ゲート電極８ｂは例えばｐ形
の低抵抗ポリシリコンから成る。そして、これらゲート
電極７ｂ、８ｂの上部にはＣＶＤ・ＳｉＯ２から成るゲ
ートキャップ９がそれぞれ被覆されている。また、この
ゲート電極７ｂ，８ｂの側部にはＣＶＤ・ＳｉＯ２から
成るサイドウォール絶縁膜１０が形成されている。

【００５０】キャパシタ１１、ｎＭＯＳ６、７、及びｐ
ＭＯＳ８が形成された半導体基板上には層間絶縁膜（第
１の絶縁膜）１２が形成されている。この第１の絶縁膜
は、例えばこの酸化ケイ素（ＳｉＯ２）及びそのＳｉＯ
２上に形成されたＢＰＳＧ（Boro-Phospho Silicate Gl
ass）の積層膜から成る。

【００５１】そして、メモリセル領域Ｍの第１の絶縁膜
１２の上部にはビット線１４Ｂが形成され、絶縁膜に穿
孔された接続孔を通じ、メモリセルを構成するｎＭＯＳ
６の半導体領域６Ａ２と電気的に接続している。ビット
線１４Ｂで深い接続孔を通して半導体領域６Ａ２に直接
コンタクトすることが困難である。このため、この接続
孔内には、例えば、ｎ形の低抵抗ポリシリコン１３が埋
め込まれている。

【００５２】一方、周辺回路領域Ａにおいて、第１の絶
縁膜１２の上部には、ビット線１４Ｂと同時パターニン
グによって第１の導体層１４が形成され、第１の絶縁膜
に穿孔された接続孔を通じ、ｎＭＯＳ７、ｐＭＯＳ８そ
れぞれの半導体領域７Ａ２、８Ａ１と電気的に接続して
いる。

【００５３】前記ビット線１４Ｂと第１の導体層１４
は、本発明の特徴とする構成要素であり、ＴｉＮ／Ｗ／
ＴｉＮ構造、すなわち下方から順にチッ化チタン（Ｔｉ
Ｎ）膜１４ａ、タングステン（Ｗ）膜１４ｂ、そしてそ
の最上面はチッ化チタン膜１４ｃで構成されている。下
層ＴｉＮ膜１４ａは半導体領域７ａ２、８ａ１とのオー
ミックコンタクトを成すために形成されたもので、その
膜厚は約５０［ｎｍ］である。Ｗ膜１４ｂは主たる配線
材料として形成されたもので、その膜厚は約１５０［ｎ
ｍ］である。そして、上層ＴｉＮ膜１４ｃは配線加工時
の反射防止膜として用いられ、かつそのまま配線材料の
一部として残されたものであり、その膜厚は約５０［ｎ
ｍ］である。そして、これらビット線１４ｂおよび第１
の導体層１４の線幅は約４００［ｎｍ］である。

【００５４】第１の絶縁膜１２の上面には、ビット線及
び第１の導体層１４を被覆するように、例えばＣＭＰ
（Chemical Mechanical Polishing）により平坦化され
た層間絶縁膜（第２の絶縁膜）１５が形成されている。
すなわち、この第２の絶縁膜１５は、例えばＳｉＯ２／
ＳＯＧ／ＳｉＯ２（１５ａ，１５ｂ，１５ｃ）の重ね膜
から成り、その重ね膜中、ＳＯＧ１５ｂがＣＭＰ加工さ
れている。したがって、第２の絶縁膜１５は、それぞれ
メモリセル領域Ｍ上において約４００［ｎｍ］、周辺回
路領域Ａ上において約６００〜７００［ｎｍ］の膜厚を
有する。

【００５５】なお、第２の絶縁膜１５において、ＳＯＧ
１５ｂは熱的に安定なＳｉＯ２（１５ａ，１５ｃ）では
さみこまれている。このため、ＳＯＧ１５ｂそれ自身は
熱的に弱い（温度サイクルによりクラックが発生しやす
い）が、熱的安定なそれらＳｉＯ₂（１５ａ，１５ｃ）
によってそのＳＯＧ１５ｂが保護されているため、ＳＯ
Ｇ１５ｂにクラックが発生しても上層および下層の導体
層への悪影響を回避することができる。しかも、上層導
体層（第２の導体層１６）は安定なＳｉＯ₂（１５ｃ）
上に接して形成されるため、その上層導体層の加工寸法
精度の向上が図れる。

【００５６】前記第２の絶縁膜１５上面には複数の第２
の導体層１６が形成され、接続孔を通じビット線１４Ｂ
及び第１の導体層１４とそれぞれ電気的に接続してい
る。第２の導体層１６は、ＴｉＮ／Ａｌ／Ｗ構造すなわ
ち、下方から順に、タングステン（Ｗ）膜１６ａ、アル
ミニウム（Ａｌ）膜１６ｂ、そして最上面はチッ化チタ
ン（ＴｉＮ）膜１６ｃで構成されている。下地Ｗ膜１６
ａは上層Ａｌ膜１６ｂ第１の導体層１４（ビット線１４
Ｂ）との間のバリア層として、また、第２の絶縁膜１５
の接続孔内のカバレジを良好にするために形成されたも
ので、その膜厚は約５０［ｎｍ］である。Ａｌ膜１６ｂ
は主たる低抵抗配線材料として形成されたもので、その
膜厚は約１００［ｎｍ］である。そして、上層ＴｉＮ膜
１６ｃは、前記第１の導体層１４（ビット線１４Ｂ）と
同様、配線加工時の反射防止膜として用いられ、かつ、
そのまま配線材料の一部として残されたものであり、そ
の膜厚は約５０［ｎｍ］である。

【００５７】前記第２の絶縁膜１５の上面には、第２の
導体層１６を被覆するように層間絶縁膜（第３の絶縁
膜）１７が形成されている。この絶縁膜は第２の絶縁膜
１６と同様にＳｉＯ２／ＳＯＧ／ＳｉＯ２（１６ａ，１
６ｂ，１６ｃ）の重ね膜から成る。さらに、第３の絶縁
膜１７の上面には複数の第３の導体層１８が形成されて
いる。図示されていないが、第３の導体層１８は第２の
絶縁膜１６に設けられた接続孔を通じ第２の導体層１６
と電気的に接続している。

【００５８】なお、第３の導体層１８は、例えば、第２
の導体層１６と同様のＴｉＮ／Ａｌ／Ｗ構造を有する。

【００５９】第３の絶縁膜１７、及び第３の導体層１８
の上面には、例えば約６００［ｎｍ］膜厚を有するＳｉ
Ｏ２から成る表面保護としてのファイナルパッシベーシ
ョン膜（final passivation film)１９が形成されてい
る。

【００６０】次に、本実施例１（図１）の半導体集積回
路装置の製造方法を図２から図１９を用いて説明する。
図中Ｍはメモリセル領域を示し、図中Ａは周辺回路領域
を示す。

【００６１】図２に示すように、ｐ形シリコン単結晶か
ら成る半導体基板１の主面にｎウェル２ｎ、及びｐウェ
ル２ｐが形成される。ｎウェル２ｎは、ｎウェル領域の
みが露出するようなマスクを形成した後、リン（Ｐ）等
を半導体基板に注入し、アニールすることによって形成
される。一方、ｐウェル２ｐは、ｐウェル領域のみが露
出するようなマスクを形成した後、ホウ素（Ｂ）等を半
導体基板に注入し、アニールすることによって形成され
る。

【００６２】具体的には、これらｐウェル２ｐ、及びｎ
ウェル２ｎの形成は、図に示されていないが、酸化膜の
厚さを利用したセルファライン技法（ツインウェルセル
ファライン）により達成される。すなわち、半導体基板
１のｐウェルが形成されるべき主面部を耐酸化性膜であ
るＳｉ₃Ｎ₄膜を選択的に覆う。そして、そのＳｉ₃Ｎ₄膜
が形成されていない半導体基板１のｎウェルが形成され
るべき主面部にｎ形を示すリンより成る不純物がイオン
打込みにより導入され、ｎ形イオン打込み層が形成され
る。この時のドーズ量は２．０×１０¹³atoms／ｃｍ
²で、打込みエネルギーは１２５ＫｅＶである。次に、
そのＳｉ₃Ｎ₄膜をマスクとして、そのｎ形イオン打込み
層表面を選択酸化し、その表面にＳｉＯ２膜を形成す
る。次に、前記Ｓｉ₃Ｎ₄膜を除去し、そのＳｉＯ２膜
（選択酸化膜）をマスクとし、ｐウェルが形成されるべ
き主面部（Ｓｉ₃Ｎ₄膜が除去された半導体基板１の主面
部）にｐ形を示すボロンより成る不純物がイオン打込み
により導入され、ｐ形イオン打込み層が形成される。こ
の時のドーズ量は８．０×１０¹²atoms／ｃｍ²で、打込
みエネルギーは６０ＫｅＶである。しかる後、温度条件
約８００℃〜１２００℃のもとでイオン打込みダメージ
回復のアニールをともなったウェル拡散を行なうことで
半導体基板１内にｐウェル２ｐ、及びｎウェル２ｎが形
成される。そして、これらウェル表面に形成されている
ＳｉＯ２膜が除去される。図２は、このＳｉＯ２膜が除
去された時の半導体基板を示している。

【００６３】次に、図３に示すようにウェル２ｐ、２ｎ
が形成された半導体基板１の主面に、フィールド絶縁膜
３を選択的に形成する。フィールド絶縁膜３は、例えば
４００［ｎｍ］程度の膜厚を有するＳｉＯ２から成り、
周知のＬＯＣＯＳ（Local Oxidation of Silicon）法に
よって形成される。図３は、フィールド絶縁膜３形成時
に用いた耐酸化マスク（Ｓｉ₃Ｎ₄膜）を除去した状態で
の半導体基板を示す。

【００６４】て次に、図４に示すように、半導体基板
１にｐ形チャネルストッパ層４ｐ、及びｎ形チャネルス
トッパ層４ｎを形成する。まず、ｐ形チャネルストッパ
層４ｐを形成するために、ｎウェル２ｎ表面上を覆うマ
スクを選択的に形成し、ホウ素等を例えばイオン注入法
でフィールド絶縁膜３を通して、表面にマスクが形成さ
れていないｐウェル２ｐ内に導入する。この時のドーズ
量は４×１０¹²atoms/cm²、打込みエネルギーは１８０
ＫｅＶである。このように高エネルギーでイオン打込み
することで、フィールド絶縁膜３を通してｐウェル２ｐ
内に不純物が導入され、かつ、そのフィールド絶縁膜３
とｐウェル２ｐとの界面近傍に不純物濃度のピークをも
たせることによって、フィールド絶縁膜３下の寄生チャ
ネル（ｎ形反転層）が形成されるのを防止できる。さら
に、このｐ形チャネルストッパ層４ｐは、フィールド絶
縁膜３が形成されていない薄いＳｉＯ２膜３ａが形成さ
れているｐウェル内においては、フィールド絶縁膜３直
下よりも深い位置に不純物濃度のピークを有し、いわゆ
る耐α線防止のための埋込みＰ＋層としての役目をはた
すことになる。

【００６５】また、ｎ形チャネルストッパ層４ｎを形成
するために、ｐウェル２ｐ表面上を覆うマスクを選択的
に形成し、リン等を例えばイオン注入法でフィールド絶
縁膜３を通して、表面にマスクが形成されていないｎウ
ェル２ｎ内に導入する。その後、半導体基板１をアニー
ルして、イオン打込みダメージの回復とともに、引き伸
し拡散することによって、図４に示したようにｐ形、及
びｎ形のチャネルストッパ層４ｐ、４ｎがｐウェル２
ｐ、及びｎウェル２ｎ内にそれぞれ形成される。

【００６６】次に、図５及び図６に示すように、半導体
基板の主面にＭＩＳＦＥＴ６、７、８を形成する。

【００６７】まず、ゲート（ゲート絶縁膜およびゲート
電極）形成に先立って、ｐウェル２ｐ、及びｎウェル２
ｎ表面に、ホウ素、及びリンをそれぞれイオン注入法等
によって導入し、ｐ形、及びｎ形の素子形成領域５ｐ、
５ｎを形成する。これは、素子形成領域５ｐ、５ｎに形
成されるＭＩＳＦＥＴに所望の電気特性を持たせるた
め、具体的にはしきい値電圧（Ｖth）制御のためにそれ
ぞれｐウェル２ｐ、及びｎウェル２ｎの表面不純物濃度
が制御される。すなわち、素子形成領域５ｐは、ｎＭＯ
Ｓが形成される領域であり、例えば、ドーズ量は３．６
×１０¹²atoms／ｃm²、打込みエネルギーは４５ＫｅＶ
の条件で、ボロンイオンの打込みによって形成される。
一方、素子形成領域５ｎは、ＰＭＯＳが形成される領域
であり、例えばドーズ量は４×１０¹¹atoms／ｃm²、打
込みエネルギーは４０ＫｅＶの条件で、リンイオンの打
込みによって形成される。前記ＳｉＯ２膜３ａ、３ｂが
除去された後、図５に示すように、それぞれの素子形成
領域５ｐ、５ｎの主面を熱酸化してＳｉＯ２から成るゲ
ート絶縁膜６ｃ、７ｃ、８ｃを形成する。この膜厚は、
１２［ｎｍ］程度である。次いで、素子形成領域５ｐ、
５ｎ表面にゲート電極６ｂ、７ｂ、８ｂを形成するた
め、まず、例えばｎ形の低抵抗ポリシリコン膜をＣＶＤ
法によって堆積する。このポリシリコン膜の膜厚は１５
０［ｎｍ］程度である。続いて、キャップ層として、例
えばＳｉＯ２から成る絶縁膜をＣＶＤ法等により堆積す
る。この膜厚は２００［ｎｍ］程度である。そして、フ
ォトリソグラフィー、及びエッチングにより、その絶縁
膜及びポリシリコン膜をパターニングし、ゲート電極６
ｂ、７ｂ、８ｂ及びゲートキャップ層９を形成する。そ
して、フィールド絶縁膜３及びゲート電極６ｂ、７ｂに
自己整合されたｎ形ＭＩＳＦＥＴの半導体領域６ａ１、
６ａ２、７ａ１、７ａ２が素子形成領域５ｐ内に選択的
に形成される。例えば、これら半導体領域はリンイオン
注入によって形成される。

【００６８】この時のイオン打込み条件は、例えば、ド
ーズ量２×１０¹³atoms／ｃm²、打込みエネルギー４０
ＫｅＶである。次いで、フィールド絶縁膜３及びゲート
電極８ｂに自己整合されたｐ形ＭＩＳＦＥＴの半導体領
域８ａ１、８ａ２が素子形成領域５ｎ内に選択的に形成
される。例えば、これら半導体領域は、ホウ素イオン注
入によって形成される。この時のイオン打込み条件は、
例えばドーズ量２×１０¹³atoms/ｃｍ²、打込みエネル
ギー４５ＫｅＶである。

【００６９】次いで、図６に示すように、ゲート電極６
ｂ、７ｂ、８ｂ、及び絶縁膜９の側面に、サイドウォー
ル１０を形成する。具体的には、厚さ１００［ｎｍ］の
ＳｉＯ２膜を形成した後、このＳｉＯ２膜を異方性のエ
ッチングすることによりサイドウォール１０Ａ、１０Ｂ
が形成される。

【００７０】この後、フィールド絶縁膜９及びびサイド
ウォール１０Ａに自己整合された半導体領域６Ａ１、６
Ａ２、７Ａ１、７Ａ２が素子形成領域５ｐ内に選択的に
形成される。この半導体領域６Ａ１、６Ａ２、７Ａ１、
７Ａ２は、リンイオン打込みとアニール処理を含む不純
物導入法により形成され、先に形成した半導体領域６ａ
１、６ａ２、７ａ１、７ａ２よりも深く、かつ高い不純
物濃度領域を有する。また、フィールド絶縁膜３及びサ
イドウォール１０Ｂに自己整合された半導体領域８Ａ
１、８Ａ２が素子形成領域５ｐ内に選択的に形成され
る。この半導体領域８Ａ１、８Ａ２は、ボロンイオン打
込みとアニール処理を含む不純物導入法により形成さ
れ、先に形成した半導体領域８ａ１、８ａ２よりも深
く、かつ高い不純物濃度領域を有する。なお、ｎ形を示
す半導体領域６Ａ１、６Ａ２、７Ａ１、７Ａ２と、ｐ形
を示す半導体領域８Ａ１、８Ａ２の形成のためのアニー
ル処理は同時に行なわれる。

【００７１】次に、図７に示すように、半導体基板（メ
モリセル領域Ｍ）の主面に、メモリセルを構成するフィ
ン形のキャパシタ１１を形成する。このキャパシタの具
体的形成方法の説明は省く。また、このキャパシタ１１
は、本実施例では、３枚のフィンを有するフィン形キャ
パシタを用いたが、これに限られるものではなく、クラ
ウン形のキャパシタ等を適用しても良い。

【００７２】次に、図８に示すように、キャパシタ１１
が形成された半導体基板の上面に、絶縁膜（第１の絶縁
膜）１２を形成する。第１の絶縁膜１２は、例えばＳｉ
Ｏ２及びＢＰＳＧとから成る。ＳｉＯ₂膜は、１００
［ｎｍ］程度の膜厚を有し、ＣＶＤ（Chemical Vapor D
eposition）法等によって堆積される。このとき用いる
反応ガスは、例えばＳｉＨ₄とＮ₂Ｏとの混合ガスであ
る。引き続き形成されるＢＰＳＧ（Boro-Phospho Silic
ate Glass）膜は、５００［ｎｍ］程度の膜厚を有し、
ＣＶＤ法等によって堆積される。このとき用いる反応ガ
スは、例えばＴＥＯＳ（Tetraethoxysilane）ガスにリ
ン及びホウ素を添加した混合ガスである。

【００７３】次いで、メモリセル領域Ｍと周辺回路領域
Ａとの間の前記絶縁膜１２の急激な段差をなくす目的
で、その絶縁膜の上面をなだらかにする。そのために、
例えば、半導体基板１をアニールして前記絶縁膜１２を
なだらかにした後、この絶縁膜１２の表面をエッチバッ
クする。そして、再び半導体基板１をアニールする。前
記アニール処理は、例えばＮ₂とＯ₂との混合ガス中にお
いて行う。このようにして層間絶縁膜としての第１の絶
縁膜１２を形成する。

【００７４】次に、図９に示すように、前記第１の絶縁
膜１２に、メモリセルを構成するｎＭＯＳ６の半導体領
域６Ａ２との接続孔１２ａを形成する。前記接続孔は、
例えばフォトリソグラフィー技術及びエッチング技術に
よって形成される。そして次に、前記接続孔１２ａ内に
例えばｎ形の低抵抗ポリシリコンから成る導体膜１３を
埋め込む。この導体膜１３は、例えば以下のようにして
形成される。

【００７５】まず、第１の絶縁膜１２の上面に、例えば
ｎ形の低抵抗ポリシリコンをＣＶＤ法で堆積する。この
とき用いる反応ガスは、例えばシランガス（ＳｉＨ₄）
とフォスフィン（ＰＨ₃）との混合ガスである。続い
て、ＣＶＤ形成したポリシリコン膜をエッチバックし、
接続孔１２ａのみに導体膜、すなわちポリシリコン膜が
残るようにして形成するものである。

【００７６】次に、図１０に示すように、第１の絶縁膜
１２に、周辺回路を構成するｎＭＯＳ７の一方の半導体
領域７Ａ２、及びｐＭＯＳ８の一方の半導体領域８Ａ１
との接続孔１２ｂを形成する。この接続孔１２ｂは、例
えばフォトリソグラフィー技術及びエッチング技術によ
って形成する。

【００７７】次に、図１１、及び図１２に示すように、
メモリセル回路を構成するためのビット線１４Ｂ、及び
周辺回路を構成するための第１の導体層１４を形成す
る。第１の導体層１４は、本発明の特徴とする構成要素
であり、以下のような方法によって形成される。

【００７８】まず、図１１に示すように、接続孔１２ｂ
を有する第１の絶縁膜１２の主面に、例えばチッ化チタ
ン（ＴｉＮ）から成る金属膜１４ａをイオンスパッタリ
ング法により堆積する。若しくは、チタン（Ｔｉ）をイ
オンスパッタリング法により堆積し、窒素（Ｎ₂）雰囲
気中で熱処理をしてＴｉＮ膜１４ａを形成する方法を用
いても良い。この方法を用いた場合、堆積した金属膜と
半導体領域との接続部において、Ｔｉが半導体領域に拡
散し、コンタクト抵抗を低減することができる。前記Ｔ
ｉＮ膜１４ａは、約５０［ｎｍ］程度の膜厚を有する。
次に、例えばタングステン（Ｗ）から成る金属膜１４ｂ
を形成する。そのためにまず、Ｗ膜をイオンスパッタリ
ング法により堆積する。そして、引き続き、ＣＶＤ法に
よりＷ膜を堆積する。これらのＷ膜はそれぞれ約１５０
［ｎｍ］程度の膜厚を有する。前者のイオンスパッタリ
ング法によるＷ膜は、接続孔１２ｂ内へのカバレージを
良好にした下地膜としての役目をなす。

【００７９】次に、本実施例においては、前記タングス
テン膜１４ｂの上にＴｉＮから成る膜１４ｃを例えばイ
オンスパッタリング法により形成する。このＴｉＮ膜１
４ｃは約５０［ｎｍ］程度の膜厚を有し、後述するよう
に本発明の目的を達成するために形成されたものであ
る。すなわち、このＴｉＮ膜１４は反射防止膜としての
機能を有する。続いて、フォトレジストをその上面に塗
布し、フォトリソグラフィ技術によりフォトレジストを
パターニングする。

【００８０】次に、図１２に示すように、残されたフォ
トレジストＲのパターンと整合するように、ＴｉＮ膜１
４ａ、１４ｃ及びＷ膜１４ｂをドライエッチング法等に
よりパターニングする。ＴｉＮ膜及びＷ膜は、段階的に
エッチングしてもよいし、連続的にエッチングしてもよ
い。例えば、ＴｉＮ膜とＷ膜を段階的にエッチングする
場合、まずＴｉＮ膜を例えばＢＣｌ₃とＣｌ₂との混合ガ
スを用い、約４０［℃］の雰囲気中でドライエッチング
する。そして、Ｗ膜を例えば、ＳＦ₆とＮ₂との混合ガス
を用いて、約−１０〜−３０［℃］の雰囲気中でドライ
エッチングする。一方、例えば、ＴｉＮ膜とＷ膜を連続
的にエッチングする場合、例えばＳＦ₆とＢＣｌ₃との混
合ガスを用いて、約１０［℃］の雰囲気中でドライエッ
チングする。

【００８１】次いで、フォトレジストＲのみをアッシン
グにより除去する。以上のようにして、メモリセル回路
を構成するためのビット線１４Ｂを形成すると同時に、
周辺回路を構成するための第１の導体層１４が形成され
る。

【００８２】次に、図１３に示すように、前記ビット線
１４Ｂ及び第１の導体層１４の上面に層間絶縁膜（第２
の絶縁膜）１５を形成する。第２の絶縁膜１５は例えば
次のように形成される。

【００８３】まず、半導体基板上に、例えばＳｉＯ２か
ら成る絶縁膜１５ａをＣＶＤ法によって堆積する。この
膜厚は２００［ｎｍ］である。このとき用いる反応ガス
は、例えばＴＥＯＳとヘリウム（Ｈｅ）とＯ２との混合
ガスである。続いて絶縁膜１５ａ上に、例えばＳＯＧ
（Spin On Glass）膜１５ｂを塗布する。この膜厚は３
００［ｎｍ］である。その後、その２層構造の絶縁膜の
上部をエッチバックすることにより、その上面をなだら
かにする。続いて、ＳＯＧ膜１５ｂの上面に、例えばＳ
ｉＯ２から成る絶縁膜１５ｃをＣＶＤ法により堆積す
る。この膜厚は２００［ｎｍ］である。このとき用いる
反応ガスは、例えばＴＥＯＳとＨｅとＯ２との混合ガス
である。上層配線のパターニング精度向上のために、例
えば、ＣＭＰ技術の採用により第２の絶縁膜１５上面を
平坦化する。このＣＭＰはＳＯＧ膜１５ｂに対して行わ
れる。このように平坦化を行った場合、上層配線のフォ
トリソグラフィーの精度向上、すなわち露光時のフォー
カスマージンを向上し、さらにフォトレジストパターン
の形状不良を防止する。また、配線ピッチの微細化、信
頼性の向上が図れる。

【００８４】次に、図１４に示すように、第２の絶縁膜
１５に、第１の導体層１４と第２の導体層と電気的接続
を行うための接続孔１５ｄ１，１５ｄ２を形成する。そ
のため、第２の絶縁膜１５上にフォトレジストＲを塗布
し、フォトリソグラフィー技術を用いてパターニングす
る。そして、パターニングされたフォトレジストＲをエ
ッチングマスクに、ドライエッチング法によりメモリセ
ル領域Ｍ及び周辺回路領域Ａに位置した第２の絶縁膜１
５をエッチングし、接続孔１５ｄ１、１５ｄ２を同時に
形成する。エッチングガスとしては、例えばＣＦ₄とＣ
ＨＦ₃とＡｒとの混合ガスが用いられる。

【００８５】次に、図１５、及び図１６に示すように、
第２の導体層１６を形成する。図１５に示すように、第
２の導体層１６は、例えば下方から順に、タングステン
（Ｗ）膜１６ａ、アルミニウム（Ａｌ）膜１６ｂ、そし
て最上面はチッ化チタン（ＴｉＮ）膜１６ｃから成り、
以下のような方法で形成される。

【００８６】まず、例えば、タングステン（Ｗ）から成
る金属膜１６ａを形成する。前記第２の絶縁膜１５に設
けられた接続孔内における金属膜のカバレージ向上のた
めに、この金属膜１６ａは、イオンスパッタリング法に
より堆積される。この膜厚は、約５０［ｎｍ］程度であ
る。続いて、Ｗ膜をＣＶＤ法により堆積する。この膜厚
は約１００［ｎｍ］程度である。次に、例えばＡｌから
成る金属膜１６ｂをＣＶＤ法により堆積する。この膜厚
は、約４００［ｎｍ］程度である。次に、第１の導体膜
と同様の目的で、反射防止膜として、例えばＴｉＮから
成る金属膜１６ｃをイオンスパッタリング法により堆積
する。この膜厚は、約５０［ｎｍ］程度である。そし
て、図１６に示すように、第１の導体層１５のパターニ
ングと同様のフォトリソグラフィー及びエッチング技術
を用い、第２の導体層１６を形成する。次に、図１７
に示すように、前記第２の導体層１６の上面に絶縁膜
（第３の絶縁膜）１７を形成する。この第３の絶縁膜１
７は、第２の絶縁膜１５と同様に形成され、ＳｉＯ２／
ＳＯＧ／ＳｉＯ２（１７ａ，１７ｂ，１７ｃ）の重ね膜
から成る。なお、ここでは、すでに第２の絶縁膜にＣＭ
Ｐを施すことにより、半導体基板主面の平坦化がされて
いるので、第３の絶縁膜にはＣＭＰを施さなくてもよ
い。次に、図示していないが、この第３の絶縁膜１７
に、第２の導体層１６との接続孔を形成する。この接続
孔は例えば前記第１の導体層１４と第２の導体層１６と
の接続孔と同様に形成される。

【００８７】次に、図１８に示すように、第３の導体層
１８を形成する。第３の導体層１８は、例えば第２の導
体層１６と同様にして形成される。

【００８８】そして図１９に示すように、半導体基板の
上面に第３の導体層１８を被覆するように、表面保護膜
１９を形成する。この表面保護膜１９は例えば、約６０
０［ｎｍ］程度の膜厚を有するＳｉＯ２から成り、ＣＶ
Ｄ法によって堆積する。反応ガスは、例えばＴＥＯＳと
ＨｅとＯ₂との混合ガスである。

【００８９】以上が、本発明の半導体集積回路装置の製
造方法の具体的一実施例である。本実施例においては、
第１の導体層１４（及びビット線１４Ｂ）を構成するＷ
膜１４ｂの上面がＴｉＮ膜１４ｃで被覆されている。こ
れによって図１２に示した第１の導体層１４パターニン
グ時、次のような作用効果が得られる。

【００９０】発明者等は、ＢＡＲＣ膜とＴｉＮ反射防止
膜との比較を行った。その結果を図２０に示す。以下、
図２０に示した比較データに基づいて本発明の作用効果
を説明する。

【００９１】第１に、ＴｉＮの反射率は３０％と、タン
グステンの反射率６０％に比較して低い。このため、フ
ォトレジスト露光（投影露光）時のハレーションの防
止、すなわち、レジストの下地膜（第１の導体層１４）
の段差（凹凸）があっても、その下地膜表面は反射率の
低いＴｉＮ膜で構成されているため、乱反射による定在
波を低減することができる。そしてさらに、フォーカス
マージンの向上に寄与する。つまり、レジスト膜厚バラ
ツキに対するエッチングバラツキの許容範囲が拡大され
る。よって、図２１（ａ）に示すフォトレジストＲの加
工精度が向上する。なお、図２１中、下地導体膜のＴｉ
Ｎ膜（１４ａ）は省略されている。

【００９２】第２に、フォトレジストに対するＴｉＮの
エッチング選択比は約４と、従来のＢＡＲＣ膜のエッチ
ング選択比の約１に比べ高い。また、ＴｉＮのエッチン
グ時間は約１０秒と、従来のＢＡＲＣ膜加工時間の約１
８０秒に比べ短い。よって、図２１（ｂ）に示すＴｉＮ
膜エッチング時に、フォトレジストの寸法シフト及びレ
ジストロスが小さく、ＴｉＮ膜１４ｃのパターニング精
度が向上する。また、加工時間が短いため、スループッ
トが向上する。

【００９３】第３に、タングステンに対するＴｉＮのエ
ッチング選択比は約５と、フォトレジスト（ＢＡＲＣ
膜）のエッチング選択比約２に比べ高い。よって、図２
１（ｃ）に示すように、タングステン膜１４ｂのエッチ
ングマスクとなるフォトレジストＲ及びＴｉＮ膜１４ｃ
の削れＳが生じないため、第１の導体膜１４のパターニ
ング精度が向上する。

【００９４】また第４に、特にＷ膜１４ｂとＴｉＮ１膜
４ｃとを連続的に加工した場合は、１台の装置で加工が
可能なため、スループットの向上、さらに、例えばプラ
ズマエッチングの場合、ＴｉＮ膜エッチングから、Ｗ膜
エッチング移行時に、発生させたプラズマを切ることが
ないため、プラズマ中に浮遊する異物が半導体基板に降
り注ぐことがなく、異物の低減という効果も得られる。

【００９５】さらに、本実施例では、第１の導体層１４
の上面がＴｉＮ膜１４ｃで構成されているので、第２の
絶縁膜１５エッチング時に次のような効果が得られる。
この効果を示した模式図を図２２に示す。

【００９６】第１に、図２２に示すように、ＴｉＮ膜１
４ｃに対する絶縁膜のエッチング選択比が高いので、孔
底部に露出させる第１の導体層１４を過剰に削ることが
ない。すなわち、ＴｉＮ膜１４ｃがエッチングストッパ
として役目をはたす。

【００９７】第２に、図２２に示すように、孔底部に露
出したＴｉＮとエッチングガスが反応してチッ素化合物
５０を生成し、このチッ素化合物５０が側壁に付着して
側壁を保護するため、接続孔の孔径ｄ１が過剰に広がら
ない。

【００９８】第３に、接続孔の開口部ｄ１が広がらない
ため、配線接続孔５１と上層配線１６との合わせ余裕１
１が、設計段階１と変わらずにとれる。

【００９９】ところで、本実施例のように前記第１の絶
縁膜１２が平坦化されている場合、メモリセル領域Ｍ
と、周辺回路領域Ａでは、接続孔のアスペクト比が異な
る。このアスペクト比の異なる接続孔を同時エッチング
により形成する場合、アスペクト比の高い孔の開口を確
保しつつ、アスペクト比の低い孔の過剰開口を抑制する
ことが課題となっていた。本実施例では、接続する導体
層の上部がＴｉＮで構成されているため、上記のような
理由で、この課題を解決することが出来る。すなわち、
接続孔の側壁を保護し、その接続孔の過剰エッチングを
抑制することが出来る。この効果を示した模式図を図２
３（ａ）に示す。すなわち、接続孔の側壁を保護し、そ
の接続孔の過剰エッチングを抑制することができる。し
たがって、本実施例では、アスペクト比の異なる接続孔
を同時エッチング処理によって形成することができ、製
造工程の増加を防ぐことができる。

【０１００】なお、上述の作用効果は、アルミニウム
（Ａl）の如きＴｉＮ，Ｗ，Ｍｏよりも低抵抗率を有す
る金属膜から成る第２の導体層及び第３の導体層におい
ても同様に達成し得るものである。

【０１０１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明する。

【０１０２】１）高融点金属等から成る導体膜、及び接
続孔パターニング時の、フォトリソグラフィー精度を向
上することができる。

【０１０３】２）高融点金属等から成る導体膜の加工精
度を上げることができる。

【０１０４】３）アスペクト比の異なる接続孔形成時に
おいて、アスペクト比の高い孔の開口性の確保しつつ、
アスペクト比の低い孔の下地膜削れ、及び側壁削れを抑
制することができる。すなわち、アスペクト比の高い孔
の孔底部において、下層部材を露出させる程度にエッチ
ングを加えても、アスペクト比の低い孔の孔底部の過剰
エッチング、及び側壁削れを防止できる。

【０１０５】４）高融点金属から成る導体膜、及び接続
孔の寸法加工精度を向上し、接続孔と上層導体膜との合
わせ余裕を向上することができる。

【０１０６】５）アスペクト比の異なる接続膜の絶縁膜
を同時エッチングによって形成でき、製造工程の大幅な
増加を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。

【図３】図２に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図４】図３に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図５】図４に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図６】図５に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図７】図６に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図８】図７に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図９】図８に続く図１の半導体集積回路装置の製造工
程中における半導体基板の要部断面図である。

【図１０】図９に続く図１の半導体集積回路装置の製造
工程中における半導体基板の要部断面図である。

【図１１】図１０に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１２】図１１に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１３】図１２に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１４】図１３に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１５】図１４に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１６】図１５に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１７】図１６に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１８】図１７に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図１９】図１８に続く図１の半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図２０】従来使用されたＢＲＡＣ膜と本発明のＴｉＮ
反射防止膜の比較を示す比較図である。

【図２１】（ａ）〜（ｃ）は本発明を適用した場合の、
導体層のエッチングのメカニズムを示す断面図である。

【図２２】本発明を適用した場合の、接続孔と上層配線
との合わせ余裕に関する模式図及びその断面図。

【図２３】本発明を適用した場合の、アスペクト比の異
なる接続孔が層間絶縁膜に形成された半導体集積回路装
置の要部断面図。

【図２４】（ａ）〜（ｃ）は従来方法における導体層の
エッチングのメカニズムを示す断面図である。

【図２５】従来の技術を適用した場合の、アスペクト比
の異なる接続孔が層間絶縁膜に形成された半導体集積回
路装置の要部断面図。

【図２６】設計段階における接続孔と上層配線との合わ
せ余裕に関する模式図。

【図２７】従来の技術を適用した場合の、接続孔と上層
配線との合わせ余裕に関する模式図及びその断面図。

【符号の説明】

Ｍ．．．メモリセル領域Ａ．．．周辺回路領域ｌ．．．半導体基板２ｐ．．ｐウェル２ｎ．．ｎウェル３．．．フィールド絶縁膜４ｐ．．ｐ形チャネルストッパ層４ｎ．．ｎ形チャネルストッパ層５ｐ．．ｐ形半導体領域５ｎ．．ｎ形半導体領域６．．．メモリセル領域に形成されたｎＭＯＳ６ａ１、６ａ２．．．ｎ形低濃度半導体領域６Ａ１、６Ａ２．．ｎ形高濃度半導体領域６ｂ．．ゲート電極６ｃ．．ゲート絶縁膜７．．．周辺回路領域に形成されたｎＭＯＳ７ａ１、７ａ２．．．ｎ形低濃度半導体領域７Ａ１、７Ａ２．．ｎ形高濃度半導体領域７ｂ．．ゲート電極７ｃ．．ゲート絶縁膜８．．．周辺回路領域に形成されたｐＭＯＳ８ａ１、８ａ２．．ｐ形低濃度半導体領域８Ａ１，８Ａ２．．ｐ形高濃度半導体領域８ｂ．．ゲート電極８ｃ．．ゲート絶縁膜９．．．絶縁膜１０．．サイドウォール１１．．キャパシタ１１ａ１，１１ａ２．．キャパシタ用電極１１ｂ．キャパシタ用絶縁膜１２．．第１の絶縁膜１２ａ，１２ｂ．．第１の絶縁膜の接続孔１３．．導体膜１４．．第１の導体層１４ａ〜１４ｃ．．金属膜１５第２の絶縁膜１５ａ〜１５ｃ．．絶縁膜１５ｄ，１５ｄ１，１５ｄ２．．第２の絶縁膜の接続孔１６．．第２の導体層１６ａ〜１６ｃ．．金属膜１７．．第３の絶縁膜１７ａ〜１７ｃ．．絶縁膜１８第２の導体層１８ａ〜１８ｃ．．金属膜１９．．表面保護膜５０．．窒素化合物５１．．接続孔５２ａ，５２ｂ．．従来のＷで構成された第１の導体層５２ｃ．．第１の導体層の過剰エッチング部Ｒ．．．フォトレジスト（マスク）Ｅ．．．従来のＷで構成された第１の導体層の肩部削れＳ．．．本発明の上層がＴｉＮで構成された第１の導体
層の肩部削れｄ．．．設計段階の接続孔開口径ｄ１．．本発明を適用した場合の接続孔開口径ｄ２．．従来の技術を適用した場合の接続孔開口径１．．．設計段階の接続孔と上層配線との合わせ余裕１１．．本発明を適用した場合の接続孔と上層配線との
合わせ余裕１２．．従来の技術を適用した場合の接続孔と上層配線
との合わせ余裕

───────────────────────────────────────────────────── フロントページの続き (72)発明者鳥居善三東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者大平義和東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者松井剛茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者早川崇茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者大塚実茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者西村美智夫茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者田中道夫茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】高融点金属膜の上面が、その高融点金属膜
より低反射率を有する導体膜で構成されている第１の導
体層と、前記第１の導体層上に接続孔が形成された絶縁
膜と、前記接続孔に位置した前記第１の導体層部分と接
続する第２の導体層とを有することを特徴とする半導体
集積回路装置。
【請求項２】キャパシタとＭＩＳＦＥＴとから成る複数
のメモリセルで構成されるメモリセル領域と、複数のＭ
ＩＳＦＥＴで構成される周辺回路領域とを有するダイナ
ミック型半導体記憶装置において、前記メモリセル領域
及び周辺回路領域を被覆する第１の絶縁膜と、前記メモ
リセル領域上の第１の絶縁膜及び前記周辺回路領域上の
第１の絶縁膜の上に形成された、高融点金属膜及びその
高融点金属膜の上面がその高融点金属膜よりも低反射率
を有する導体膜で構成された複数の第１の導体層と、前
記メモリセル領域及び前記周辺回路領域におけるそれぞ
れの前記第１の導体層上に接続孔が形成された第２の絶
縁膜と、前記それぞれの接続孔に位置した前記第１の導
体層部分とそれぞれ接続する第２の導体層とを有するこ
とを特徴とする半導体集積回路装置。
【請求項３】請求項１または請求項２に記載の半導体集
積回路装置において、前記高融点金属膜は、タングステ
ン膜であることを特徴とする半導体集積回路装置。
【請求項４】請求項１または請求項２に記載の半導体集
積回路装置において、前記低反射率の導体膜は、チッ化
チタン膜であることを特徴とする半導体集積回路装置。
【請求項５】請求項１または請求項２に記載の半導体集
積回路装置において、前記高融点金属膜はタングステン
膜であって、前記低反射率の導体膜はチッ化チタン膜で
あることを特徴とする半導体集積回路装置。
【請求項６】請求項４または請求項５に記載の半導体集
積回路装置において、前記メモリセル領域における接続
孔と前記周辺回路領域における接続孔とはアスペクト比
が異なることを特徴とする半導体集積回路装置。
【請求項７】半導体基体上に、高融点金属膜とその高融
点金属膜よりも低反射率を有する導体膜とから成る積層
膜を形成する工程と、フォトリソグラフィーを用いて、
前記積層膜から成る第１の導体層をパターン形成する工
程と、前記第１の導体層上部に絶縁膜を形成する工程
と、第１の導体層上部において、前記絶縁膜にフォトリ
ソグラフィーを用いて接続孔を形成する工程と、前記接
続孔に第２の導体層を形成する工程を有することを特徴
とする半導体集積回路装置の製造方法。
【請求項８】キャパシタとＭＩＳＦＥＴとから成る複数
のメモリセルで構成されるメモリセル領域と、複数のＭ
ＩＳＦＥＴで構成される周辺回路領域とを有するダイナ
ミック型半導体記憶装置の製造方法において、半導体基
体に前記メモリセル領域内にメモリセル及び及び周辺回
路領域内にＭＩＳＦＥＴを形成する工程、前記メモリセ
ル領域内のメモリセル及び周辺回路領域内のＭＩＳＦＥ
Ｔを被覆するように半導体基体主面上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に高融点金属膜
と、その高融点金属膜よりも低反射率を有する導体膜と
から成る積層膜を形成する工程と、フォトリソグラフィ
ーを用いて、前記積層膜から成るメモリセル用第１の導
体層及び周辺回路用第１の導体層を形成する工程と、前
記それぞれの第１の導体層上部に絶縁膜を形成する工程
と、それぞれの第１の導体層上部において、前記絶縁膜
にフォトリソグラフィーを用いて第１、第２の接続孔を
形成する工程と、前記第１，第２の接続孔にそれぞれ第
２の導体層を形成する工程を有することを特徴とする半
導体集積回路装置の製造方法。
【請求項９】請求項７または請求項８に記載の半導体集
積回路装置の製造方法において、前記高融点金属膜は、
タングステン膜であることを特徴とする半導体集積回路
装置の製造方法。
【請求項１０】請求項７または請求項８に記載の半導体
集積回路装置の製造方法において、前記低反射率の導体
膜は、チッ化チタン膜であることを特徴とする半導体集
積回路装置の製造方法。
【請求項１１】請求項７または請求項８に記載の半導体
集積回路装置の製造方法において、前記高融点金属膜
は、タングステン膜であって、前記低反射率の導体膜
は、チッ化チタン膜であることを特徴とする半導体集積
回路装置の製造方法
【請求項１２】請求項１０または請求項１１に記載の半
導体集積回路装置の製造方法において、前記接続孔はア
スペクト比が異なることを特徴とする半導体集積回路装
置の製造方法。
【請求項１３】請求項１０または請求項１１に記載の半
導体集積回路装置の製造方法において、前記タングステ
ン膜と、チッ化チタン膜とから成る積層膜を連続的にパ
ターニングすることにより、第１の導体層を形成するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項１４】請求項１０または請求項１１に記載の半
導体集積回路装置の製造方法において、第１の導体層上
の絶縁膜は平坦に形成することを特徴とする半導体集積
回路装置の製造方法。
【請求項１５】低抵抗率を有する金属膜の上面が、その
金属膜より高抵抗率でかつ低反射率を有する導体膜で構
成されている第１の導体層と、前記第１の導体層上に接
続孔が形成された絶縁膜と、前記接続孔に位置した前記
第１の導体層部分と接続する第２の導体層とを有するこ
とを特徴とする半導体集積回路装置。
【請求項１６】請求項１５に記載の半導体集積回路装置
において、前記金属膜はアルミニウム膜であって、前記
低反射率の導体膜は、チッ化チタン膜であることを特徴
とする半導体集積回路装置。