JPH11284148A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11284148A JPH11284148A JP10305547A JP30554798A JPH11284148A JP H11284148 A JPH11284148 A JP H11284148A JP 10305547 A JP10305547 A JP 10305547A JP 30554798 A JP30554798 A JP 30554798A JP H11284148 A JPH11284148 A JP H11284148A
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- gate electrode
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 本発明は、エッチング時の選択性を向上で
き、多層構造間のアスペクト比を低減でき、もって、高
集積化を図る。 【解決手段】 基板１と、基板上に選択的に形成された
ゲート酸化膜２と、ゲート酸化膜上に形成されたゲート
電極（３，４）と、ゲート電極上に形成されたＳｉＮ層
５と、多層ゲートキャップ上及びゲート電極の側壁に形
成され、複数の絶縁膜１０ａ，１０ｂからなる多層スト
ッパ１０と、ゲート電極下に形成されるチャネル形成領
域に接して基板の表面に形成された拡散層６とを備えた
ことにより、層間絶縁層としてのＳｉＯ2 層８のエッ
チングの際に、ＳｉＯ2 層８のエッチングレートより
も遅いエッチングレートをもつアモルファスシリコン層
１０ｂを露出できる半導体装置及びその製造方法。
き、多層構造間のアスペクト比を低減でき、もって、高
集積化を図る。 【解決手段】 基板１と、基板上に選択的に形成された
ゲート酸化膜２と、ゲート酸化膜上に形成されたゲート
電極（３，４）と、ゲート電極上に形成されたＳｉＮ層
５と、多層ゲートキャップ上及びゲート電極の側壁に形
成され、複数の絶縁膜１０ａ，１０ｂからなる多層スト
ッパ１０と、ゲート電極下に形成されるチャネル形成領
域に接して基板の表面に形成された拡散層６とを備えた
ことにより、層間絶縁層としてのＳｉＯ2 層８のエッ
チングの際に、ＳｉＯ2 層８のエッチングレートより
も遅いエッチングレートをもつアモルファスシリコン層
１０ｂを露出できる半導体装置及びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、高い集積度で多層
構造（以下、スタック(stack) 構造ともいう）をもつ半
導体装置及びその製造方法に係り、特に、スタック構造
間のコンタクトホール等のアスペクト比を低減でき、高
集積化を図り得る半導体装置及びその製造方法に関す
る。
構造（以下、スタック(stack) 構造ともいう）をもつ半
導体装置及びその製造方法に係り、特に、スタック構造
間のコンタクトホール等のアスペクト比を低減でき、高
集積化を図り得る半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】DRAM(dynamic random access memory)の
ように高い集積度をもつ半導体装置は、最小加工寸法が
縮小されることにより、集積度が向上されている。そし
て通常、リソグラフィ工程のマスク合わせ精度とは無関
係に微細な素子を形成可能な自己整合技術が広く用いら
れている。
ように高い集積度をもつ半導体装置は、最小加工寸法が
縮小されることにより、集積度が向上されている。そし
て通常、リソグラフィ工程のマスク合わせ精度とは無関
係に微細な素子を形成可能な自己整合技術が広く用いら
れている。
【０００３】この種の自己整合技術は、素子構造に応じ
て様々な種類がある。ここでは、256MDRAMに必要であ
り、コンタクトホールを設計通りに半導体層の表面に形
成するためのSAC(self-aligned contact) を例に挙げて
述べる。なお、ＳＡＣは、層間絶縁膜の形成前に、予め
ゲート電極上にエッチングストッパを形成することによ
り、エッチングの選択比を得ると共に、リソグラフィ工
程におけるマスク合わせずれのマージンの向上を図る技
術である。
て様々な種類がある。ここでは、256MDRAMに必要であ
り、コンタクトホールを設計通りに半導体層の表面に形
成するためのSAC(self-aligned contact) を例に挙げて
述べる。なお、ＳＡＣは、層間絶縁膜の形成前に、予め
ゲート電極上にエッチングストッパを形成することによ
り、エッチングの選択比を得ると共に、リソグラフィ工
程におけるマスク合わせずれのマージンの向上を図る技
術である。
【０００４】図１２及び図１３はSAC を用いた256MDRAM
の製造工程図であり、現在の256M POR(process of reco
rd) 構造を示している。図１２（ａ）に示すように、シ
リコン基板１上に薄いゲート酸化膜２が形成される。ま
た、図１２（ｂ）に示すように、ゲート酸化膜２上に、
１００ｎｍ厚の多結晶シリコン（以下、poly−Ｓｉとい
う）層３及び５５ｎｍ厚のタングステンシリコン（以
下、ＷＳｉという）層４からなるゲート電極材料と、絶
縁性のゲートキャップ層としての１６０ｎｍ厚の窒化シ
リコン（以下、ＳｉＮという）層５とがＣＶＤ法により
順次堆積される。
の製造工程図であり、現在の256M POR(process of reco
rd) 構造を示している。図１２（ａ）に示すように、シ
リコン基板１上に薄いゲート酸化膜２が形成される。ま
た、図１２（ｂ）に示すように、ゲート酸化膜２上に、
１００ｎｍ厚の多結晶シリコン（以下、poly−Ｓｉとい
う）層３及び５５ｎｍ厚のタングステンシリコン（以
下、ＷＳｉという）層４からなるゲート電極材料と、絶
縁性のゲートキャップ層としての１６０ｎｍ厚の窒化シ
リコン（以下、ＳｉＮという）層５とがＣＶＤ法により
順次堆積される。
【０００５】続いて、図１２（ｃ）に示すように、例え
ばリソグラフィ法とRIE （reactiveion etching）法に
より、ＳｉＮ層５、ＷＳｉ層４及びpoly−Ｓｉ層３の一
部がゲート酸化膜を露出させるまで選択的にエッチング
され、ゲート電極が形成される。さらに、例えば熱酸化
により、図示しない後酸化膜がＷＳｉ層４及びpoly−Ｓ
ｉ層３の側面に形成される。その後、例えばイオン注入
法により、ヒ素等の不純物がゲート酸化膜２を介してシ
リコン基板１に添加され、基板１表面にドレイン（又は
ソース）拡散層６が形成される。
ばリソグラフィ法とRIE （reactiveion etching）法に
より、ＳｉＮ層５、ＷＳｉ層４及びpoly−Ｓｉ層３の一
部がゲート酸化膜を露出させるまで選択的にエッチング
され、ゲート電極が形成される。さらに、例えば熱酸化
により、図示しない後酸化膜がＷＳｉ層４及びpoly−Ｓ
ｉ層３の側面に形成される。その後、例えばイオン注入
法により、ヒ素等の不純物がゲート酸化膜２を介してシ
リコン基板１に添加され、基板１表面にドレイン（又は
ソース）拡散層６が形成される。
【０００６】次に、図１２（ｄ）に示すように、CVD 法
により、エッチングストッパ層としての４０ｎｍ厚のＳ
ｉＮ層７がＳｉＮ層５上と、poly−Ｓｉ層３からＷＳｉ
層４を介するＳｉＮ層５までの側壁上と、ゲート酸化膜
２上とに堆積される。次に、図１２（ｅ）に示すよう
に、ＳｉＮ層７上に、層間絶縁層としてのＳｉＯ2 層
８がCVD 法により堆積される。
により、エッチングストッパ層としての４０ｎｍ厚のＳ
ｉＮ層７がＳｉＮ層５上と、poly−Ｓｉ層３からＷＳｉ
層４を介するＳｉＮ層５までの側壁上と、ゲート酸化膜
２上とに堆積される。次に、図１２（ｅ）に示すよう
に、ＳｉＮ層７上に、層間絶縁層としてのＳｉＯ2 層
８がCVD 法により堆積される。
【０００７】次に、図１２（ｆ）に示すように、ゲート
電極間のコンタクトホール領域を含んでゲート電極にオ
ーバーラップするように選択的にレジスト層９が形成さ
れる。このため、レジスト層９が多少ずれて形成されて
も、確実にコンタクトホール領域をレジスト層９間に配
置可能となっている。
電極間のコンタクトホール領域を含んでゲート電極にオ
ーバーラップするように選択的にレジスト層９が形成さ
れる。このため、レジスト層９が多少ずれて形成されて
も、確実にコンタクトホール領域をレジスト層９間に配
置可能となっている。
【０００８】続いて、図１３（ａ）に示すように、RIE
法により、レジスト層９間に露出していたＳｉＯ2 層
８がエッチングされる。このとき、ゲート電極隅のＳｉ
Ｎ層７がエッチングされ、その下のＳｉＮ層５も１０ｎ
ｍ程度エッチングされる。
法により、レジスト層９間に露出していたＳｉＯ2 層
８がエッチングされる。このとき、ゲート電極隅のＳｉ
Ｎ層７がエッチングされ、その下のＳｉＮ層５も１０ｎ
ｍ程度エッチングされる。
【０００９】次に、図１３（ｂ）に示すように、RIE 法
により、コンタクトホール領域の底のＳｉＮ層７がエッ
チングされる。このとき、ゲート電極隅のＳｉＮ層５が
１００ｎｍエッチングされ、５０ｎｍ厚のＳｉＮ層５が
残る。
により、コンタクトホール領域の底のＳｉＮ層７がエッ
チングされる。このとき、ゲート電極隅のＳｉＮ層５が
１００ｎｍエッチングされ、５０ｎｍ厚のＳｉＮ層５が
残る。
【００１０】以下、露出されたゲート酸化膜２及びレジ
スト層９が除去され、露出されたシリコン基板１の表面
に接するようにドレイン（又はソース）電極が形成さ
れ、DRAMに適用可能なMOS トランジスタが完成する。ま
た、DRAMの種類に応じて適宜、キャパシタが形成され、
DRAMが完成する。
スト層９が除去され、露出されたシリコン基板１の表面
に接するようにドレイン（又はソース）電極が形成さ
れ、DRAMに適用可能なMOS トランジスタが完成する。ま
た、DRAMの種類に応じて適宜、キャパシタが形成され、
DRAMが完成する。
【００１１】さて、上述した工程中、図１３（ｂ）に示
したゲート隅のＳｉＮ層５の厚さ５０ｎｍは、コンタク
トホールに充填される導電電極とゲート電極との間の電
流漏れを阻止するための膜厚の最小限界である。なお次
世代のデバイスでは、この膜厚の最小限界は２０ｎｍ程
度に下がる可能性もあるが、現在の最小限界は５０ｎｍ
である。
したゲート隅のＳｉＮ層５の厚さ５０ｎｍは、コンタク
トホールに充填される導電電極とゲート電極との間の電
流漏れを阻止するための膜厚の最小限界である。なお次
世代のデバイスでは、この膜厚の最小限界は２０ｎｍ程
度に下がる可能性もあるが、現在の最小限界は５０ｎｍ
である。
【００１２】ＳｉＯ2 層８及びＳｉＮ層７のエッチン
グ後に厚さ５０ｎｍのＳｉＮ層５を維持するためには、
前述したように、始めに１６０ｎｍ厚のＳｉＮ層５が必
要である。
グ後に厚さ５０ｎｍのＳｉＮ層５を維持するためには、
前述したように、始めに１６０ｎｍ厚のＳｉＮ層５が必
要である。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うな厚いＳｉＮ層５は、多層構造のゲート電極（以下、
ゲートスタックともいう）間のアスペクト比を高くして
しまい、ゲート電極間へのＳｉＯ2 層８の充填及びエ
ッチングを困難にさせる問題がある。
うな厚いＳｉＮ層５は、多層構造のゲート電極（以下、
ゲートスタックともいう）間のアスペクト比を高くして
しまい、ゲート電極間へのＳｉＯ2 層８の充填及びエ
ッチングを困難にさせる問題がある。
【００１４】従って、薄いゲートスタックは、アスペク
ト比の低減のために必要であり、また、256MDRAM及びよ
り小さい下地規則パターンを持つ次世代デバイスのため
にも必要である。
ト比の低減のために必要であり、また、256MDRAM及びよ
り小さい下地規則パターンを持つ次世代デバイスのため
にも必要である。
【００１５】しかしながら、薄いゲートスタックを実現
するには、エッチングの際に、ゲートスタック隅の窒化
物に比べ、充填された酸化物（ＳｉＯ2 層８）を非常
に高い選択比でエッチング可能な技術が要求される。
するには、エッチングの際に、ゲートスタック隅の窒化
物に比べ、充填された酸化物（ＳｉＯ2 層８）を非常
に高い選択比でエッチング可能な技術が要求される。
【００１６】本発明は上記実情を考慮してなされたもの
で、エッチング時の選択性を向上でき、多層構造間のア
スペクト比を低減でき、もって、高集積化を図り得る半
導体装置及びその製造方法を提供することを目的とす
る。
で、エッチング時の選択性を向上でき、多層構造間のア
スペクト比を低減でき、もって、高集積化を図り得る半
導体装置及びその製造方法を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明は、多層構造物
と、エッチング対象物とを同一基板上に配置させ、エッ
チング対象物のエッチング時に、遅いエッチングレート
をもつエッチングストッパ層を多層構造物から露出させ
ることにより、エッチング対象物を高い選択比でエッチ
ングする。
と、エッチング対象物とを同一基板上に配置させ、エッ
チング対象物のエッチング時に、遅いエッチングレート
をもつエッチングストッパ層を多層構造物から露出させ
ることにより、エッチング対象物を高い選択比でエッチ
ングする。
【００１８】また、エッチングレートの遅い度合いに伴
ってエッチングストッパ層の厚さを低減できるので、結
果的に、多層構造物の総厚を低減可能である。なお、自
己整合技術は、本発明に必須ではないが、適用されるこ
とが信頼性向上の観点から好ましい。また、DRAMに応用
される場合、ゲートスタック間のコンタクトホールのア
スペクト比を低減でき、もって、高集積化を図ることが
できる。なお、適用対象は、多層構造をもつデバイスで
あれば、DRAMに限らないことは言うまでもない。
ってエッチングストッパ層の厚さを低減できるので、結
果的に、多層構造物の総厚を低減可能である。なお、自
己整合技術は、本発明に必須ではないが、適用されるこ
とが信頼性向上の観点から好ましい。また、DRAMに応用
される場合、ゲートスタック間のコンタクトホールのア
スペクト比を低減でき、もって、高集積化を図ることが
できる。なお、適用対象は、多層構造をもつデバイスで
あれば、DRAMに限らないことは言うまでもない。
【００１９】さて、以上のような本発明に基づいて、具
体的には以下のような手段が講じられる。第１の発明
は、基板と、前記基板上に選択的に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極上に形成されたゲートキャップ層
と、前記ゲートキャップ層上及びゲート電極の側壁に形
成された保護膜（エッチングストッパ）と、前記ゲート
電極下に形成されるチャネル形成領域に接して前記基板
の表面に形成されたソース・ドレイン拡散層とを備えた
半導体装置を対象とする。
体的には以下のような手段が講じられる。第１の発明
は、基板と、前記基板上に選択的に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極上に形成されたゲートキャップ層
と、前記ゲートキャップ層上及びゲート電極の側壁に形
成された保護膜（エッチングストッパ）と、前記ゲート
電極下に形成されるチャネル形成領域に接して前記基板
の表面に形成されたソース・ドレイン拡散層とを備えた
半導体装置を対象とする。
【００２０】また、第２の発明は、基板上に形成された
ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲ
ート電極上にゲートキャップ層を形成する工程と、前記
ゲートキャップ層をマスクにして前記基板の表面に拡散
層を形成する工程と、前記ゲートキャップ層及び前記ゲ
ート電極を覆うように保護膜を前記基板上に形成する工
程と、前記保護膜上に層間絶縁層を形成する工程と、前
記層間絶縁層及び前記保護絶縁膜をエッチングして前記
ゲート電極に自己整合的に開口部を形成して、この開口
部底部の前記基板の表面を露出する工程と、前記露出さ
れた前記基板の表面に接続された配線層を形成する工程
とを含んでいる半導体装置の製造方法を対象とする。
ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲ
ート電極上にゲートキャップ層を形成する工程と、前記
ゲートキャップ層をマスクにして前記基板の表面に拡散
層を形成する工程と、前記ゲートキャップ層及び前記ゲ
ート電極を覆うように保護膜を前記基板上に形成する工
程と、前記保護膜上に層間絶縁層を形成する工程と、前
記層間絶縁層及び前記保護絶縁膜をエッチングして前記
ゲート電極に自己整合的に開口部を形成して、この開口
部底部の前記基板の表面を露出する工程と、前記露出さ
れた前記基板の表面に接続された配線層を形成する工程
とを含んでいる半導体装置の製造方法を対象とする。
【００２１】第１及び第２の発明において、ゲートキャ
ップ層及び／又は保護膜は、互いに異なる複数の材料が
積層された構成となっている。例えば、保護膜は、ゲー
トキャップ層上及びゲート電極の側壁に形成された窒化
物層と、窒化物層上に形成されたシリコン層とを備えて
もよい。
ップ層及び／又は保護膜は、互いに異なる複数の材料が
積層された構成となっている。例えば、保護膜は、ゲー
トキャップ層上及びゲート電極の側壁に形成された窒化
物層と、窒化物層上に形成されたシリコン層とを備えて
もよい。
【００２２】また、ゲートキャップ層は、ゲート電極上
に形成された窒化物層と、窒化物層上に形成された酸化
物層とを備えてもよい。以上のような構成により、本発
明は次のような作用効果を奏する。
に形成された窒化物層と、窒化物層上に形成された酸化
物層とを備えてもよい。以上のような構成により、本発
明は次のような作用効果を奏する。
【００２３】保護膜が多層構造の場合、層間絶縁層のエ
ッチングの際に、層間絶縁層のエッチングレートよりも
遅いエッチングレートをもつ絶縁層を保護膜から露出で
きるので、ゲートスタックを薄く形成でき、アスペクト
比を低減させることができる。また、アスペクト比の低
減に伴い、高集積化を図ることができる。
ッチングの際に、層間絶縁層のエッチングレートよりも
遅いエッチングレートをもつ絶縁層を保護膜から露出で
きるので、ゲートスタックを薄く形成でき、アスペクト
比を低減させることができる。また、アスペクト比の低
減に伴い、高集積化を図ることができる。
【００２４】また、ゲートキャップ層が多層構造の場
合、開口部底部の保護膜のエッチングの際には、保護膜
のエッチングレートよりも遅いエッチングレートをもつ
絶縁層をゲートキャップ層から露出できるので、ゲート
スタックを薄く形成でき、アスペクト比を低減させるこ
とができ、高集積化を図ることができる。
合、開口部底部の保護膜のエッチングの際には、保護膜
のエッチングレートよりも遅いエッチングレートをもつ
絶縁層をゲートキャップ層から露出できるので、ゲート
スタックを薄く形成でき、アスペクト比を低減させるこ
とができ、高集積化を図ることができる。
【００２５】さらに、保護膜及びゲートキャップ層の両
者が多層構造の場合、上述した作用効果を夫々有するの
で、より一層、ゲートスタックを薄く形成できる。ま
た、アスペクト比の一層の低減に伴い、より高集積化を
図ることができる。
者が多層構造の場合、上述した作用効果を夫々有するの
で、より一層、ゲートスタックを薄く形成できる。ま
た、アスペクト比の一層の低減に伴い、より高集積化を
図ることができる。
【００２６】
【発明の実施の形態】以下、本発明の各実施形態につい
て図面を参照しながら説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る半導体装置の構成の一部を示す断面図であり、図１２
及び図１３と同一部分には同一符号を付してその詳しい
説明を省略し、ここでは異なる部分についてのみ述べ
る。なお、以下の各実施形態についても同様にして説明
する。
て図面を参照しながら説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る半導体装置の構成の一部を示す断面図であり、図１２
及び図１３と同一部分には同一符号を付してその詳しい
説明を省略し、ここでは異なる部分についてのみ述べ
る。なお、以下の各実施形態についても同様にして説明
する。
【００２７】本実施形態に係る半導体装置は、図１に示
すように、シリコン基板１上に、ゲート酸化膜２、ｐｏ
ｌｙ−Ｓｉ層３、ＷＳｉ層４、ＳｉＮ層５、多層ストッ
パ(multi-layer stopper) １０及びＳｉＯ2 層８が選
択的に形成されている。多層ストッパ１０は、ｐｏｌｙ
−Ｓｉ層３、ＷＳｉ層４及びＳｉＮ層５の側壁にも形成
されている。
すように、シリコン基板１上に、ゲート酸化膜２、ｐｏ
ｌｙ−Ｓｉ層３、ＷＳｉ層４、ＳｉＮ層５、多層ストッ
パ(multi-layer stopper) １０及びＳｉＯ2 層８が選
択的に形成されている。多層ストッパ１０は、ｐｏｌｙ
−Ｓｉ層３、ＷＳｉ層４及びＳｉＮ層５の側壁にも形成
されている。
【００２８】ゲート電極間のシリコン基板１表面には、
ドレイン（又はソース）拡散層６が形成されている。ま
た、配線層１１がドレイン拡散層６上にコンタクトして
形成されている。
ドレイン（又はソース）拡散層６が形成されている。ま
た、配線層１１がドレイン拡散層６上にコンタクトして
形成されている。
【００２９】すなわち、この半導体装置は、ゲートキャ
ップとしてのＳｉＮ層５上と、ゲート電極としてのｐｏ
ｌｙ−Ｓｉ層３並びにＷＳｉ層４の側壁とに、従来とは
異なり、多層ストッパ１０を備えた構造となっている。
ップとしてのＳｉＮ層５上と、ゲート電極としてのｐｏ
ｌｙ−Ｓｉ層３並びにＷＳｉ層４の側壁とに、従来とは
異なり、多層ストッパ１０を備えた構造となっている。
【００３０】ここで、多層ストッパ１０は、互いに異な
る材料の積層構造を有し、下層の絶縁材料が、酸化物の
エッチング中に酸化物よりも遅いエッチングレートを有
している。
る材料の積層構造を有し、下層の絶縁材料が、酸化物の
エッチング中に酸化物よりも遅いエッチングレートを有
している。
【００３１】具体的には、多層ストッパ１０は、ＳｉＮ
層５上及びゲート電極側壁に形成された１０ｎｍ厚のＳ
ｉＮ層１０ａと、このＳｉＮ層１０ａ上に形成された２
０ｎｍ厚のアモルファスシリコン（αＳｉ）層１０ｂと
からなる積層構造を有している。なお、酸化物としての
ＳｉＯ2 層８のエッチング中、エッチングレートの比
は、次の（１）式に示す関係がある。 ＳｉＯ2 ：ＳｉＮ：αＳｉ＝１：0.05：0.025 …（１） また、多層ストッパ１０の窒化物としてのＳｉＮ層１０
ｂのエッチング中、エッチングレートの比は、次の
（２）式に示す関係がある。 ＳｉＯ2 ：ＳｉＮ：αＳｉ＝0.5 ：１：１ …（２） 次に、以上のような半導体装置の製造方法について図２
及び図３を用いて説明する。
層５上及びゲート電極側壁に形成された１０ｎｍ厚のＳ
ｉＮ層１０ａと、このＳｉＮ層１０ａ上に形成された２
０ｎｍ厚のアモルファスシリコン（αＳｉ）層１０ｂと
からなる積層構造を有している。なお、酸化物としての
ＳｉＯ2 層８のエッチング中、エッチングレートの比
は、次の（１）式に示す関係がある。 ＳｉＯ2 ：ＳｉＮ：αＳｉ＝１：0.05：0.025 …（１） また、多層ストッパ１０の窒化物としてのＳｉＮ層１０
ｂのエッチング中、エッチングレートの比は、次の
（２）式に示す関係がある。 ＳｉＯ2 ：ＳｉＮ：αＳｉ＝0.5 ：１：１ …（２） 次に、以上のような半導体装置の製造方法について図２
及び図３を用いて説明する。
【００３２】図２（ａ）に示すように、シリコン基板１
表面のゲート酸化膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳ
ｉ層４及びＳｉＮ層５が選択的に形成される。また、シ
リコン基板１表面に選択的にドレイン（又はソース）拡
散層６が形成される。なお、ここまでは、従来の製造工
程と同じである。
表面のゲート酸化膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳ
ｉ層４及びＳｉＮ層５が選択的に形成される。また、シ
リコン基板１表面に選択的にドレイン（又はソース）拡
散層６が形成される。なお、ここまでは、従来の製造工
程と同じである。
【００３３】続いて、図２（ｂ）に示すように、CVD 法
により、１０ｎｍ厚のＳｉＮ層１０ａ及び２０ｎｍ厚の
アモルファスシリコン層１０ｂからなる多層ストッパ１
０がＳｉＮ層５上と、poly−Ｓｉ層３からＷＳｉ層４を
介するＳｉＮ層５までの側壁上と、ゲート酸化膜２上と
に堆積される。
により、１０ｎｍ厚のＳｉＮ層１０ａ及び２０ｎｍ厚の
アモルファスシリコン層１０ｂからなる多層ストッパ１
０がＳｉＮ層５上と、poly−Ｓｉ層３からＷＳｉ層４を
介するＳｉＮ層５までの側壁上と、ゲート酸化膜２上と
に堆積される。
【００３４】以下、前述同様に、図３（ａ）及び図３
（ｂ）に示すように、多層ストッパ１０上に、ＳｉＯ2
層８及びレジスト層９が順次形成される。続いて、図
３（ｃ）に示すように、RIE 法により、レジスト層９間
に露出していたＳｉＯ2 層８がエッチングされる。こ
のとき、ゲート電極隅のアモルファスシリコン層１０ｂ
がエッチングされ、その下のＳｉＮ層１０ａもエッチン
グされ、さらに下のＳｉＮ層５が１０ｎｍ程度エッチン
グされる。
（ｂ）に示すように、多層ストッパ１０上に、ＳｉＯ2
層８及びレジスト層９が順次形成される。続いて、図
３（ｃ）に示すように、RIE 法により、レジスト層９間
に露出していたＳｉＯ2 層８がエッチングされる。こ
のとき、ゲート電極隅のアモルファスシリコン層１０ｂ
がエッチングされ、その下のＳｉＮ層１０ａもエッチン
グされ、さらに下のＳｉＮ層５が１０ｎｍ程度エッチン
グされる。
【００３５】ＳｉＯ2 層８のエッチング中、多層スト
ッパ１０は、従来のＳｉＮ層７よりも全体が薄く形成さ
れる一方、窒化物よりも２倍遅いエッチングレートをも
つアモルファスシリコン層１０ｂがゲート隅で露出され
る。このため、薄い多層ストッパ１０であっても、ゲー
トキャップ隅のＳｉＮ層５のエッチング深さを従来同様
に維持することができる。
ッパ１０は、従来のＳｉＮ層７よりも全体が薄く形成さ
れる一方、窒化物よりも２倍遅いエッチングレートをも
つアモルファスシリコン層１０ｂがゲート隅で露出され
る。このため、薄い多層ストッパ１０であっても、ゲー
トキャップ隅のＳｉＮ層５のエッチング深さを従来同様
に維持することができる。
【００３６】次に、図３（ｄ）に示すように、RIE 法に
より、コンタクトホール領域の底の多層ストッパ１０の
ＳｉＮ層１０ａ及びアモルファスシリコン層１０ｂが夫
々同じ速度でエッチングされる。このとき、ゲート電極
隅のＳｉＮ層５が１００ｎｍエッチングされ、５０ｎｍ
厚のＳｉＮ層５が残る。
より、コンタクトホール領域の底の多層ストッパ１０の
ＳｉＮ層１０ａ及びアモルファスシリコン層１０ｂが夫
々同じ速度でエッチングされる。このとき、ゲート電極
隅のＳｉＮ層５が１００ｎｍエッチングされ、５０ｎｍ
厚のＳｉＮ層５が残る。
【００３７】以下、露出されたゲート酸化膜２及びレジ
スト層９が除去される。また、アニールにより、導電体
のアモルファスシリコン層が酸化され、絶縁体にされ
る。続いて、図１に示したように、露出されたシリコン
基板１の表面に接するようにドレイン（又はソース）電
極としての配線層１１が形成され、DRAMに適用可能なMO
S トランジスタが完成する。このMOS トランジスタは、
図４又は図５に示すように、DRAMの種類に応じて適宜、
用いられる。
スト層９が除去される。また、アニールにより、導電体
のアモルファスシリコン層が酸化され、絶縁体にされ
る。続いて、図１に示したように、露出されたシリコン
基板１の表面に接するようにドレイン（又はソース）電
極としての配線層１１が形成され、DRAMに適用可能なMO
S トランジスタが完成する。このMOS トランジスタは、
図４又は図５に示すように、DRAMの種類に応じて適宜、
用いられる。
【００３８】なお、図４はスタック型のDRAMに組み合わ
せた場合の断面構成の模式図であり、基板１表面のｎ型
拡散層６ａ、配線接続層１２及びキャパシタ１３を介し
て上方のプレート電極１４に接続されたMOS トランジス
タを示している。同様に、図５は基板プレート型トレン
チに組み合わせた場合の断面構成の模式図であり、基板
１表面のｎ型拡散層６ａを介してトレンチ１５内部の埋
込電極１６及びトレンチ側壁のキャパシタ１７を介して
ｎ型ウェル層（プレート電極）１８に接続されたMOS ト
ランジスタを示している。
せた場合の断面構成の模式図であり、基板１表面のｎ型
拡散層６ａ、配線接続層１２及びキャパシタ１３を介し
て上方のプレート電極１４に接続されたMOS トランジス
タを示している。同様に、図５は基板プレート型トレン
チに組み合わせた場合の断面構成の模式図であり、基板
１表面のｎ型拡散層６ａを介してトレンチ１５内部の埋
込電極１６及びトレンチ側壁のキャパシタ１７を介して
ｎ型ウェル層（プレート電極）１８に接続されたMOS ト
ランジスタを示している。
【００３９】上述したように本実施形態によれば、層間
絶縁層としてのＳｉＯ2 層８のエッチングの際に、Ｓ
ｉＯ2 層８のエッチングレートよりも遅いエッチング
レートをもつアモルファスシリコン層１０ｂを露出でき
るので、ゲートスタックを薄く形成でき、アスペクト比
を低減させることができる。
絶縁層としてのＳｉＯ2 層８のエッチングの際に、Ｓ
ｉＯ2 層８のエッチングレートよりも遅いエッチング
レートをもつアモルファスシリコン層１０ｂを露出でき
るので、ゲートスタックを薄く形成でき、アスペクト比
を低減させることができる。
【００４０】例えば、ゲートスタックが従来と比べて１
０ｎｍ薄くなっており、側壁が断面両側で夫々１０ｎｍ
ずつ薄くなっている。ここでゲート電極の間隔が２００
ｎｍであるとすると、本実施形態のアスペクト比は、ゲ
ートスタック高さ／コンタクトホール内径＝３４５／１
４０≒２．４６である。これは、従来のアスペクト比＝
３５５／１２０≒２．９６に比べ、大幅に低減されてい
る。なお、以下の各実施形態でも同様にアスペクト比の
低減の度合いを見積り可能である。また、このようなア
スペクト比の低減に伴い、高集積化を図ることができ
る。 （第２の実施形態）図６は本発明の第２の実施形態に係
る半導体装置の構成の一部を示す断面図である。この半
導体装置は、図１３（ｂ）に示す従来構成とは異なり、
図６に示すように、１６０ｎｍ厚のＳｉＮ層５に代え
て、ＷＳｉ層４上に、５０ｎｍ厚のＳｉＮ層２１、５０
ｎｍ厚の酸化膜２２及び１０ｎｍ厚のＳｉＮ層２３の３
層からなる１１０ｎｍ厚の多層ゲートキャップ２０が形
成されている。この多層ゲートキャップ２０は、従来の
ゲートキャップ（ＳｉＮ層５）よりも、５０ｎｍも薄い
厚さとなっている。
０ｎｍ薄くなっており、側壁が断面両側で夫々１０ｎｍ
ずつ薄くなっている。ここでゲート電極の間隔が２００
ｎｍであるとすると、本実施形態のアスペクト比は、ゲ
ートスタック高さ／コンタクトホール内径＝３４５／１
４０≒２．４６である。これは、従来のアスペクト比＝
３５５／１２０≒２．９６に比べ、大幅に低減されてい
る。なお、以下の各実施形態でも同様にアスペクト比の
低減の度合いを見積り可能である。また、このようなア
スペクト比の低減に伴い、高集積化を図ることができ
る。 （第２の実施形態）図６は本発明の第２の実施形態に係
る半導体装置の構成の一部を示す断面図である。この半
導体装置は、図１３（ｂ）に示す従来構成とは異なり、
図６に示すように、１６０ｎｍ厚のＳｉＮ層５に代え
て、ＷＳｉ層４上に、５０ｎｍ厚のＳｉＮ層２１、５０
ｎｍ厚の酸化膜２２及び１０ｎｍ厚のＳｉＮ層２３の３
層からなる１１０ｎｍ厚の多層ゲートキャップ２０が形
成されている。この多層ゲートキャップ２０は、従来の
ゲートキャップ（ＳｉＮ層５）よりも、５０ｎｍも薄い
厚さとなっている。
【００４１】また、ゲート電極間のシリコン基板１表面
には、ドレイン（又はソース）拡散層６が形成されてい
る。また、配線層１１がドレイン拡散層６上にコンタク
トして形成されている。
には、ドレイン（又はソース）拡散層６が形成されてい
る。また、配線層１１がドレイン拡散層６上にコンタク
トして形成されている。
【００４２】ここで、多層ゲートキャップ２０は、互い
に異なる絶縁材料の積層構造を有し、内部の絶縁材料
（ＳｉＯ2 ）が、前述した（２）式に示すように、窒
化物のエッチング中に窒化物よりも遅いエッチングレー
トを有している。
に異なる絶縁材料の積層構造を有し、内部の絶縁材料
（ＳｉＯ2 ）が、前述した（２）式に示すように、窒
化物のエッチング中に窒化物よりも遅いエッチングレー
トを有している。
【００４３】次に、以上のような半導体装置の製造方法
について図７及び図８を用いて説明する。図７（ａ）に
示すように、シリコン基板１表面のゲート酸化膜２上
に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、５０ｎｍ厚のＳ
ｉＮ層２１、５０ｎｍ厚の酸化膜２２及び１０ｎｍ厚の
ＳｉＮ層２３が形成される。
について図７及び図８を用いて説明する。図７（ａ）に
示すように、シリコン基板１表面のゲート酸化膜２上
に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、５０ｎｍ厚のＳ
ｉＮ層２１、５０ｎｍ厚の酸化膜２２及び１０ｎｍ厚の
ＳｉＮ層２３が形成される。
【００４４】以下、前述同様に、図７（ｂ）に示すよう
に、例えばリソグラフィ法とRIE 法により、ＳｉＮ層２
３〜poly−Ｓｉ層３の一部がゲート酸化膜２を露出させ
るまで選択的にエッチングされ、ゲート電極が形成され
る。さらに、図示しない後酸化膜がＷＳｉ層４及びpoly
−Ｓｉ層３の側面に形成される。その後、イオン注入法
により、基板１表面にドレイン（又はソース）拡散層６
が形成される。
に、例えばリソグラフィ法とRIE 法により、ＳｉＮ層２
３〜poly−Ｓｉ層３の一部がゲート酸化膜２を露出させ
るまで選択的にエッチングされ、ゲート電極が形成され
る。さらに、図示しない後酸化膜がＷＳｉ層４及びpoly
−Ｓｉ層３の側面に形成される。その後、イオン注入法
により、基板１表面にドレイン（又はソース）拡散層６
が形成される。
【００４５】また、図８（ａ）に示すように、CVD 法に
より、４０ｎｍ厚のＳｉＮ層７がＳｉＮ層２３上と、ｐ
ｏｌｙ−Ｓｉ層３からＷＳｉ層４、ＳｉＮ層２１並びに
酸化膜２２を介するＳｉＮ層２３までの側壁上と、ゲー
ト酸化膜２上とに堆積される。また、図８（ｂ）及び図
８（ｃ）に示すように、ＳｉＮ層７上に、ＳｉＯ2層８
及びレジスト層９が順次形成される。
より、４０ｎｍ厚のＳｉＮ層７がＳｉＮ層２３上と、ｐ
ｏｌｙ−Ｓｉ層３からＷＳｉ層４、ＳｉＮ層２１並びに
酸化膜２２を介するＳｉＮ層２３までの側壁上と、ゲー
ト酸化膜２上とに堆積される。また、図８（ｂ）及び図
８（ｃ）に示すように、ＳｉＮ層７上に、ＳｉＯ2層８
及びレジスト層９が順次形成される。
【００４６】続いて、図８（ｄ）に示すように、RIE 法
により、レジスト層９間に露出していたＳｉＯ2 層８
がエッチングされる。このとき、ゲート電極隅のＳｉＮ
層７がエッチングされ、その下のＳｉＮ層２３も１０ｎ
ｍ程度エッチングされる。
により、レジスト層９間に露出していたＳｉＯ2 層８
がエッチングされる。このとき、ゲート電極隅のＳｉＮ
層７がエッチングされ、その下のＳｉＮ層２３も１０ｎ
ｍ程度エッチングされる。
【００４７】次に、図８（ｅ）に示すように、RIE 法に
より、コンタクトホール領域の底の多層ストッパのＳｉ
Ｎ層７がエッチングされる。このＳｉＮ層７のエッチン
グ中、窒化物よりも２倍遅いエッチングレートをもつ酸
化膜２２がゲート隅で露出される。このため、ゲートキ
ャップの総厚を従来に比べ５０ｎｍも薄くすることがで
きる。また、このＳｉＮ層７のエッチング中、ゲート電
極隅の酸化膜２２が５０ｎｍ程度エッチングされ、５０
ｎｍ厚のＳｉＮ層２１が残る。
より、コンタクトホール領域の底の多層ストッパのＳｉ
Ｎ層７がエッチングされる。このＳｉＮ層７のエッチン
グ中、窒化物よりも２倍遅いエッチングレートをもつ酸
化膜２２がゲート隅で露出される。このため、ゲートキ
ャップの総厚を従来に比べ５０ｎｍも薄くすることがで
きる。また、このＳｉＮ層７のエッチング中、ゲート電
極隅の酸化膜２２が５０ｎｍ程度エッチングされ、５０
ｎｍ厚のＳｉＮ層２１が残る。
【００４８】以下、露出されたゲート酸化膜２及びレジ
スト層９が除去される。続いて、露出されたシリコン基
板１の表面に接するようにドレイン（又はソース）電極
が形成され、図６に示したように、DRAMに適用可能なMO
S トランジスタが完成する。このMOS トランジスタは、
前述同様に図４又は図５に示すように、DRAMの種類に応
じて適宜、用いられる。
スト層９が除去される。続いて、露出されたシリコン基
板１の表面に接するようにドレイン（又はソース）電極
が形成され、図６に示したように、DRAMに適用可能なMO
S トランジスタが完成する。このMOS トランジスタは、
前述同様に図４又は図５に示すように、DRAMの種類に応
じて適宜、用いられる。
【００４９】上述したように本実施形態によれば、ゲー
トキャップ層が多層構造の場合、コンタクトホール底部
のＳｉＮ層７のエッチングの際には、ＳｉＮ層７のエッ
チングレートよりも遅いエッチングレートをもつ酸化膜
２２を多層ゲートキャップ２０から露出できるので、ゲ
ートスタックを薄く形成できる。よって、アスペクト比
を低減させることができ、高集積化を図ることができ
る。 （第３の実施形態）図９は本発明の第３の実施形態に係
る半導体装置の一部の構成を示す断面図である。この半
導体装置は、第１及び第２の実施形態の組合せであり、
図９に示すように、 ＷＳｉ層４上に、５０ｎｍ厚のＳ
ｉＮ層２１及びその上層の５０ｎｍ厚の酸化膜２２から
なる１００ｎｍ厚の多層ゲートキャップ２０ａが形成さ
れている。この多層ゲートキャップ２０ａは、従来のゲ
ートキャップ（ＳｉＮ層５）よりも６０ｎｍも薄い厚さ
となっており、第２の実施形態のゲートキャップ２０よ
りも１０ｎｍ薄い厚さとなっている。
トキャップ層が多層構造の場合、コンタクトホール底部
のＳｉＮ層７のエッチングの際には、ＳｉＮ層７のエッ
チングレートよりも遅いエッチングレートをもつ酸化膜
２２を多層ゲートキャップ２０から露出できるので、ゲ
ートスタックを薄く形成できる。よって、アスペクト比
を低減させることができ、高集積化を図ることができ
る。 （第３の実施形態）図９は本発明の第３の実施形態に係
る半導体装置の一部の構成を示す断面図である。この半
導体装置は、第１及び第２の実施形態の組合せであり、
図９に示すように、 ＷＳｉ層４上に、５０ｎｍ厚のＳ
ｉＮ層２１及びその上層の５０ｎｍ厚の酸化膜２２から
なる１００ｎｍ厚の多層ゲートキャップ２０ａが形成さ
れている。この多層ゲートキャップ２０ａは、従来のゲ
ートキャップ（ＳｉＮ層５）よりも６０ｎｍも薄い厚さ
となっており、第２の実施形態のゲートキャップ２０よ
りも１０ｎｍ薄い厚さとなっている。
【００５０】多層ゲートキャップ２０ａの酸化膜２２上
に、１０ｎｍ厚のＳｉＮ層１０ａ及びその上層の２０ｎ
ｍ厚のアモルファスシリコン層１０ｂからなる多層スト
ッパ１０が形成されている。多層ストッパ１０のアモル
ファスシリコン層１０ｂ上に、ＳｉＯ2 層８が形成さ
れている。多層ストッパ１０は、ｐｏｌｙ−Ｓｉ層３、
ＷＳｉ層４及びＳｉＮ層２１の側壁にも形成されてい
る。
に、１０ｎｍ厚のＳｉＮ層１０ａ及びその上層の２０ｎ
ｍ厚のアモルファスシリコン層１０ｂからなる多層スト
ッパ１０が形成されている。多層ストッパ１０のアモル
ファスシリコン層１０ｂ上に、ＳｉＯ2 層８が形成さ
れている。多層ストッパ１０は、ｐｏｌｙ−Ｓｉ層３、
ＷＳｉ層４及びＳｉＮ層２１の側壁にも形成されてい
る。
【００５１】ここで、多層ゲートキャップ２０ａは、酸
化物２２のエッチング中に遅いエッチングレートをもつ
アモルファスシリコン層１０ｂの直下に位置するため、
第２の実施形態とは異なり、最上層の１０ｎｍ厚のＳｉ
Ｎ層２３が省略されている。
化物２２のエッチング中に遅いエッチングレートをもつ
アモルファスシリコン層１０ｂの直下に位置するため、
第２の実施形態とは異なり、最上層の１０ｎｍ厚のＳｉ
Ｎ層２３が省略されている。
【００５２】次に、以上のような半導体装置の製造方法
について図１０及び図１１を用いて説明する。図１０
（ａ）に示すように、シリコン基板１表面のゲート酸化
膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、５０ｎｍ
厚のＳｉＮ層２１及び５０ｎｍ厚の酸化膜２２が形成さ
れる。
について図１０及び図１１を用いて説明する。図１０
（ａ）に示すように、シリコン基板１表面のゲート酸化
膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、５０ｎｍ
厚のＳｉＮ層２１及び５０ｎｍ厚の酸化膜２２が形成さ
れる。
【００５３】また、図１０（ｂ）に示すように、例えば
リソグラフィ法とRIE 法により、酸化膜２２〜poly−Ｓ
ｉ層３の一部がゲート酸化膜を露出させるまで選択的に
エッチングされ、ゲート電極が形成される。さらに、図
示しない後酸化膜がＷＳｉ層４及びpoly−Ｓｉ層３の側
面に形成される。その後、イオン注入法により、基板１
表面にドレイン（又はソース）拡散層６が形成される。
リソグラフィ法とRIE 法により、酸化膜２２〜poly−Ｓ
ｉ層３の一部がゲート酸化膜を露出させるまで選択的に
エッチングされ、ゲート電極が形成される。さらに、図
示しない後酸化膜がＷＳｉ層４及びpoly−Ｓｉ層３の側
面に形成される。その後、イオン注入法により、基板１
表面にドレイン（又はソース）拡散層６が形成される。
【００５４】また、図１１（ａ）に示すように、２０ｎ
ｍ厚のアモルファスシリコン層１０ｂ及び１０ｎｍ厚の
ＳｉＮ層１０ａからなる多層ストッパ１０が酸化膜２２
及びゲート酸化膜２上に堆積される。
ｍ厚のアモルファスシリコン層１０ｂ及び１０ｎｍ厚の
ＳｉＮ層１０ａからなる多層ストッパ１０が酸化膜２２
及びゲート酸化膜２上に堆積される。
【００５５】以下、前述同様に、図１１（ｂ）及び図１
１（ｃ）に示すように、多層ストッパ１０上に、ＳｉＯ
2 層８及びレジスト層９が順次形成される。続いて、
図１１（ｄ）に示すように、RIE 法により、レジスト層
９間に露出していたＳｉＯ2 層８がエッチングされ
る。このとき、ゲート電極隅のアモルファスシリコン層
１０ｂがエッチングされ、その下のＳｉＮ層１０ａもエ
ッチングされ、さらに下の酸化膜２２が５ｎｍ程度エッ
チングされる。
１（ｃ）に示すように、多層ストッパ１０上に、ＳｉＯ
2 層８及びレジスト層９が順次形成される。続いて、
図１１（ｄ）に示すように、RIE 法により、レジスト層
９間に露出していたＳｉＯ2 層８がエッチングされ
る。このとき、ゲート電極隅のアモルファスシリコン層
１０ｂがエッチングされ、その下のＳｉＮ層１０ａもエ
ッチングされ、さらに下の酸化膜２２が５ｎｍ程度エッ
チングされる。
【００５６】次に、図１１（ｅ）に示すように、RIE 法
により、コンタクトホール領域の底の多層ストッパ１０
のＳｉＮ層１０ａがエッチングされる。このＳｉＮ層１
０ａのエッチング中、窒化物よりも２倍遅いエッチング
レートをもつ酸化膜２２がゲート隅で露出される。この
ため、ゲートキャップの総厚を従来に比べ６０ｎｍも薄
くすることができる。また、このＳｉＮ層１０ａのエッ
チング中、ゲート電極隅の酸化膜２２が５０ｎｍ程度エ
ッチングされ、５０ｎｍ厚のＳｉＮ層２１が残る。
により、コンタクトホール領域の底の多層ストッパ１０
のＳｉＮ層１０ａがエッチングされる。このＳｉＮ層１
０ａのエッチング中、窒化物よりも２倍遅いエッチング
レートをもつ酸化膜２２がゲート隅で露出される。この
ため、ゲートキャップの総厚を従来に比べ６０ｎｍも薄
くすることができる。また、このＳｉＮ層１０ａのエッ
チング中、ゲート電極隅の酸化膜２２が５０ｎｍ程度エ
ッチングされ、５０ｎｍ厚のＳｉＮ層２１が残る。
【００５７】以下、露出されたゲート酸化膜２及びレジ
スト層９が除去される。また、アニールにより、導電体
のアモルファスシリコン層１０ｂが酸化され、絶縁体に
される。
スト層９が除去される。また、アニールにより、導電体
のアモルファスシリコン層１０ｂが酸化され、絶縁体に
される。
【００５８】続いて、露出されたシリコン基板１の表面
に接するようにドレイン（又はソース）電極が形成さ
れ、図９に示したように、DRAMに適用可能なMOS トラン
ジスタが完成する。このMOS トランジスタは、前述同様
に図４又は図５に示すように、DRAMの種類に応じて適
宜、用いられる。
に接するようにドレイン（又はソース）電極が形成さ
れ、図９に示したように、DRAMに適用可能なMOS トラン
ジスタが完成する。このMOS トランジスタは、前述同様
に図４又は図５に示すように、DRAMの種類に応じて適
宜、用いられる。
【００５９】上述したように本実施形態によれば、第１
及び第２の実施形態の構成を夫々有するので、第１及び
第２の実施形態の効果を夫々得ることができる。すなわ
ち、より一層、ゲートスタックを薄く形成できる。ま
た、アスペクト比の一層の低減に伴い、より高集積化を
図ることができる。なお、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
及び第２の実施形態の構成を夫々有するので、第１及び
第２の実施形態の効果を夫々得ることができる。すなわ
ち、より一層、ゲートスタックを薄く形成できる。ま
た、アスペクト比の一層の低減に伴い、より高集積化を
図ることができる。なお、本発明はその要旨を逸脱しな
い範囲で種々変形して実施できる。
【００６０】
【発明の効果】以上説明したように本発明によれば、エ
ッチング時の選択性を向上でき、多層構造間のアスペク
ト比を低減でき、もって、高集積化を図り得る半導体装
置及びその製造方法を提供できる。
ッチング時の選択性を向上でき、多層構造間のアスペク
ト比を低減でき、もって、高集積化を図り得る半導体装
置及びその製造方法を提供できる。
【図１】本発明の第１の実施形態に係る半導体装置の構
成の一部を示す断面図
成の一部を示す断面図
【図２】同実施形態における半導体装置の製造工程図
【図３】同実施形態における半導体装置の製造工程図
【図４】同実施形態のMOS トランジスタをDRAMに組み合
わせた場合の断面構成を示す模式図
わせた場合の断面構成を示す模式図
【図５】同実施形態のMOS トランジスタをDRAMに組み合
わせた場合の断面構成を示す模式図
わせた場合の断面構成を示す模式図
【図６】本発明の第２の実施形態に係る半導体装置の構
成の一部を示す断面図
成の一部を示す断面図
【図７】同実施形態における半導体装置の製造工程図
【図８】同実施形態における半導体装置の製造工程図
【図９】本発明の第３の実施形態に係る半導体装置の構
成の一部を示す断面図
成の一部を示す断面図
【図１０】同実施形態における半導体装置の製造工程図
【図１１】同実施形態における半導体装置の製造工程図
【図１２】従来のＳＡＣを用いたＤＲＡＭの製造工程図
【図１３】従来のＳＡＣを用いたＤＲＡＭの製造工程図
１…シリコン基板 ２…ゲート酸化膜 ３…ｐｏｌｙ−Ｓｉ層 ４…ＷＳｉ層 ５，１０ａ，２１，２３…ＳｉＮ層 ６…ドレイン拡散層 ６ａ…ｎ型拡散層 ８…ＳｉＯ2 層 ９…レジスト層 １０…多層ストッパ １０ｂ…アモルファスシリコン層 １１…配線層 １２…配線接続層 １３，１７…キャパシタ １４…プレート電極 １５…トレンチ １６…埋込電極 １８…ｎ型ウェル層 ２０，２０ａ…多層ゲートキャップ ２２…酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大岩 徳久 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 ジェフリー・ピー・ガンビーニ アメリカ合衆国、 コネチカット州 06755−1305、 ゲイローズビル、 ウエ バタック・ロード 12 (72)発明者 奥村 勝弥 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 塩澤 順一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (6)
- 【請求項１】 基板と、 前記基板上に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極上に形成されたゲートキャップ層と、 前記ゲートキャップ層上及び前記ゲート電極の側壁に形
成され、複数の膜からなる保護絶縁膜と、 前記ゲート電極下に形成されるチャネル形成領域に接し
て前記基板の表面に形成された拡散層とを備えたことを
特徴とする半導体装置。 - 【請求項２】 基板と、 前記基板上に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極上に形成され、複数の絶縁層からなるゲ
ートキャップ層と、 前記ゲートキャップ層上及び前記ゲート電極の側壁に形
成された保護絶縁膜と、 前記ゲート電極下に形成されるチャネル形成領域に接し
て前記基板の表面に形成された拡散層とを備えたことを
特徴とする半導体装置。 - 【請求項３】 基板と、 前記基板上に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極上に形成され、複数の層からなるゲート
キャップ層と、 前記ゲートキャップ層上及び前記ゲート電極の側壁に形
成され、複数の膜からなる保護絶縁膜と、 前記ゲート電極下に形成されるチャネル形成領域に接し
て前記基板の表面に形成された拡散層とを備えたことを
特徴とする半導体装置。 - 【請求項４】 基板上に形成されたゲート絶縁膜上にゲ
ート電極を形成する工程と、 前記ゲート電極上にゲートキャップ層を形成する工程
と、 前記ゲートキャップ層をマスクにして前記基板の表面に
拡散層を形成する工程と、 前記ゲートキャップ層及び前記ゲート電極を覆うよう
に、複数の膜からなる保護絶縁膜を前記基板上に形成す
る工程と、 前記保護絶縁膜上に層間絶縁層を形成する工程と、 前記層間絶縁層及び前記保護絶縁膜をエッチングして前
記ゲート電極に自己整合的に開口部を形成して、この開
口部底部の前記基板の表面を露出する工程と、 前記露出された前記基板の表面に接続された配線層を形
成する工程とを含んでいることを特徴とする半導体装置
の製造方法。 - 【請求項５】 基板上に形成されたゲート絶縁膜上にゲ
ート電極を形成する工程と、 前記ゲート電極上に、複数の層からなるゲートキャップ
層を形成する工程と、 前記ゲートキャップ層をマスクにして前記基板の表面に
拡散層を形成する工程と、 前記ゲートキャップ層及び前記ゲート電極を覆うように
保護絶縁膜を前記基板上に形成する工程と、 前記保護絶縁膜上に層間絶縁層を形成する工程と、 前記層間絶縁層及び前記保護絶縁膜をエッチングして前
記ゲート電極に自己整合的に開口部を形成して、この開
口部底部の前記基板の表面を露出する工程と、 前記露出された前記基板の表面に接続された配線層を形
成する工程とを含んでいることを特徴とする半導体装置
の製造方法。 - 【請求項６】 基板上に形成されたゲート絶縁膜上にゲ
ート電極を形成する工程と、 前記ゲート電極上に、複数の層からなるゲートキャップ
層を形成する工程と、 前記ゲートキャップ層をマスクにして前記基板の表面に
拡散層を形成する工程と、 前記ゲートキャップ層及び前記ゲート電極を覆うよう
に、複数の膜からなる保護絶縁膜を前記基板上に形成す
る工程と、 前記保護絶縁膜上に層間絶縁層を形成する工程と、 前記層間絶縁層及び前記保護絶縁膜をエッチングして前
記ゲート電極に自己整合的に開口部を形成して、この開
口部底部の前記基板の表面を露出する工程と、 前記露出された前記基板の表面に接続された配線層を形
成する工程とを含んでいることを特徴とする半導体装置
の製造方法。
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