JPH09283725A - キャパシタがないｄｒａｍおよびその製造方法 - Google Patents
キャパシタがないｄｒａｍおよびその製造方法Info
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- JPH09283725A JPH09283725A JP9014836A JP1483697A JPH09283725A JP H09283725 A JPH09283725 A JP H09283725A JP 9014836 A JP9014836 A JP 9014836A JP 1483697 A JP1483697 A JP 1483697A JP H09283725 A JPH09283725 A JP H09283725A
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Abstract
(57)【要約】
【課題】 素子の集積度および信頼性を向上させるに適
したキャパシタがないＤＲＡＭおよびその製造方法を提
供する。 【解決手段】 ゲート電極に印加される信号のレベルに
よって、ビット線に連結されたソース電極を通じてデー
タを入力する第１トランジスタと、その第１トランジス
タに入力されるデータに該当する電荷を格納し、そのレ
ベルによって基準電圧をビット線から出力する第２トラ
ンジスタとで単位セルを構成させる。
したキャパシタがないＤＲＡＭおよびその製造方法を提
供する。 【解決手段】 ゲート電極に印加される信号のレベルに
よって、ビット線に連結されたソース電極を通じてデー
タを入力する第１トランジスタと、その第１トランジス
タに入力されるデータに該当する電荷を格納し、そのレ
ベルによって基準電圧をビット線から出力する第２トラ
ンジスタとで単位セルを構成させる。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ素子に関す
るもので、特にキャパシタを有せず、トランジスタだけ
でセルを構成して、素子の集積度および信頼性を向上さ
せたキャパシタがないＤＲＡＭおよびその製造方法に関
する。
るもので、特にキャパシタを有せず、トランジスタだけ
でセルを構成して、素子の集積度および信頼性を向上さ
せたキャパシタがないＤＲＡＭおよびその製造方法に関
する。
【０００２】
【従来の技術】ＤＲＡＭは通常、１つのトランジスタと
１つのキャパシタとでセルを構成する単純な構造なの
で、大容量化と低コスト化に優れるという長所を持って
いる。従って、コンピューターを始め、各種電子製品に
幅広く使用されており、その応用範囲も拡大しつつあ
る。現在ＤＲＡＭ市場の牽引役割を果たしているコンピ
ューターの処理速度の増大および大容量化によって、Ｄ
ＲＡＭの高集積化が要求されている。しかし、現在ＤＲ
ＡＭの生産技術に一般的に適用されている紫外線を利用
した、光リソグラフィ技術等の工程技術の限界のため、
１トランジスタ／１キャパシタ構造を有するＤＲＡＭセ
ルの高集積化は、これ以上の進展は期待しにくい。
１つのキャパシタとでセルを構成する単純な構造なの
で、大容量化と低コスト化に優れるという長所を持って
いる。従って、コンピューターを始め、各種電子製品に
幅広く使用されており、その応用範囲も拡大しつつあ
る。現在ＤＲＡＭ市場の牽引役割を果たしているコンピ
ューターの処理速度の増大および大容量化によって、Ｄ
ＲＡＭの高集積化が要求されている。しかし、現在ＤＲ
ＡＭの生産技術に一般的に適用されている紫外線を利用
した、光リソグラフィ技術等の工程技術の限界のため、
１トランジスタ／１キャパシタ構造を有するＤＲＡＭセ
ルの高集積化は、これ以上の進展は期待しにくい。
【０００３】以下、添付図面を参考にして、従来の一般
的なＤＲＡＭセルを説明する。図１は、一般的なＤＲＡ
Ｍセルの回路構成図である。従来の１トランジスタ／１
キャパシタから構成されたＤＲＡＭメモリセルは、ビッ
ト線と、ワード線、アクセス・トランジスタ、格納キャ
パシタとセンシング・アンプ（図面に表示されていな
い）を備えている。アクセス・トランジスタのゲート
は、ワード線に連結され、ソースとドレイン電極は、そ
れぞれ格納キャパシタとビット線に連結される。キャパ
シタのプレート電極は、基準電圧に連結されており、ビ
ット線は、センシング・アンプの入力端の一端子に連結
されており、また他の端子は、基準電圧に連結される。
電荷情報は、アクセス・トランジスタが動作状態になる
と、ビット線からソースとドレイン電極を通じて格納キ
ャパシタに格納される。一方、格納された電荷情報は、
アクセス・トランジスタが動作状態になると、キャパシ
タからソースとドレインの通路を通じてビット線に伝送
され、この信号電圧とビット線の基準電圧を比較するこ
とによって、キャパシタに格納された電荷情報のロジッ
ク状態を把握することになる。
的なＤＲＡＭセルを説明する。図１は、一般的なＤＲＡ
Ｍセルの回路構成図である。従来の１トランジスタ／１
キャパシタから構成されたＤＲＡＭメモリセルは、ビッ
ト線と、ワード線、アクセス・トランジスタ、格納キャ
パシタとセンシング・アンプ（図面に表示されていな
い）を備えている。アクセス・トランジスタのゲート
は、ワード線に連結され、ソースとドレイン電極は、そ
れぞれ格納キャパシタとビット線に連結される。キャパ
シタのプレート電極は、基準電圧に連結されており、ビ
ット線は、センシング・アンプの入力端の一端子に連結
されており、また他の端子は、基準電圧に連結される。
電荷情報は、アクセス・トランジスタが動作状態になる
と、ビット線からソースとドレイン電極を通じて格納キ
ャパシタに格納される。一方、格納された電荷情報は、
アクセス・トランジスタが動作状態になると、キャパシ
タからソースとドレインの通路を通じてビット線に伝送
され、この信号電圧とビット線の基準電圧を比較するこ
とによって、キャパシタに格納された電荷情報のロジッ
ク状態を把握することになる。
【０００４】ＤＲＡＭセルのキャパシタは、通常ｎ＋ポ
リシリコンからなる格納電極とプレート電極、そしてそ
の間の誘電体膜から構成される。上記のようなキャパシ
タを有するＤＲＡＭセルの電荷情報の読み、書き込み動
作を以下に詳細に説明する（プレート電極には、（１／
２）Ｖｃｃが印加される）。格納電極に情報がない状態
においては、プレート電極に印加された電圧によって、
誘電体膜下の格納電極層表面には、電子が再分布されて
界面には、電子の空乏層が形成される。情報‘１’を書
き込む場合、Ｖｃｃ電圧がビット線とワード線に印加さ
れる。これによって、アクセス・トランジスタのゲート
電極電圧とソース電極電圧が、Ｖｃｃ電圧レベルになる
ので、アクセス・トランジスタが動作状態になる。そし
て、格納電極層には、プレート電極電圧の（１／２）Ｖ
ｃｃから誘電体膜による電圧降下分（△）を引いた（１
／２）Ｖｃｃ−△の電圧が印加された状態になるので、
電子ポテンシャルが高い格納電極層から、電子ポテンシ
ャルが低いソース電極側に電子が流れ、格納電極層には
電子の空乏層が拡大される。このとき、ワード線電圧が
基底電圧に下がると、空乏層が格納電極層内に残留する
ことになる。この状態がバイナリコードの‘１’を示
す。
リシリコンからなる格納電極とプレート電極、そしてそ
の間の誘電体膜から構成される。上記のようなキャパシ
タを有するＤＲＡＭセルの電荷情報の読み、書き込み動
作を以下に詳細に説明する（プレート電極には、（１／
２）Ｖｃｃが印加される）。格納電極に情報がない状態
においては、プレート電極に印加された電圧によって、
誘電体膜下の格納電極層表面には、電子が再分布されて
界面には、電子の空乏層が形成される。情報‘１’を書
き込む場合、Ｖｃｃ電圧がビット線とワード線に印加さ
れる。これによって、アクセス・トランジスタのゲート
電極電圧とソース電極電圧が、Ｖｃｃ電圧レベルになる
ので、アクセス・トランジスタが動作状態になる。そし
て、格納電極層には、プレート電極電圧の（１／２）Ｖ
ｃｃから誘電体膜による電圧降下分（△）を引いた（１
／２）Ｖｃｃ−△の電圧が印加された状態になるので、
電子ポテンシャルが高い格納電極層から、電子ポテンシ
ャルが低いソース電極側に電子が流れ、格納電極層には
電子の空乏層が拡大される。このとき、ワード線電圧が
基底電圧に下がると、空乏層が格納電極層内に残留する
ことになる。この状態がバイナリコードの‘１’を示
す。
【０００５】そして情報‘０’をメモリセルに書き込む
場合は、ビット線電圧を基底電圧（ｇｒｏｕｎｄ）に
し、アクセス・トランジスタのゲートにＶｃｃを印加す
る。従って、格納電極層の電圧、（１／２）Ｖｃｃ−△
がソース電極電圧の０より高くなるので、電子ポテンシ
ャルが高いソース電極から、電子ポテンシャルが低い格
納電極に電子が流れ込むようになる。従って、格納電極
層に電子が集まることになって、空乏層が蓄積層に戻
る。ワード線の電圧が基底電圧に下がると、電子が格納
電極内に残留することになり、この状態がバイナリコー
ドの‘０’を示す。
場合は、ビット線電圧を基底電圧（ｇｒｏｕｎｄ）に
し、アクセス・トランジスタのゲートにＶｃｃを印加す
る。従って、格納電極層の電圧、（１／２）Ｖｃｃ−△
がソース電極電圧の０より高くなるので、電子ポテンシ
ャルが高いソース電極から、電子ポテンシャルが低い格
納電極に電子が流れ込むようになる。従って、格納電極
層に電子が集まることになって、空乏層が蓄積層に戻
る。ワード線の電圧が基底電圧に下がると、電子が格納
電極内に残留することになり、この状態がバイナリコー
ドの‘０’を示す。
【０００６】ＤＲＡＭセルに格納された情報の読み取り
動作は、下記のとおりである。まず、ビット線を（１／
２）Ｖｃｃ にプリチャージした状態において、ワード
線にＶｃｃ電圧を印加する。アクセス・トランジスタが
動作状態になって、キャパシタの格納電極層に格納され
た情報がビット線に現れ、その格納された電荷量によっ
てビット線の電圧が変動する。この変動した電圧が比較
回路のセンシング・アンプを通じてダミーセルのビット
セル線に現れる基準電圧と比較され、その差が増幅され
て、ビット線の電圧が基準電圧より高い場合はロジック
状態が‘１’になり、それより電圧が低い場合は、ロジ
ック状態が‘０’に決定される。
動作は、下記のとおりである。まず、ビット線を（１／
２）Ｖｃｃ にプリチャージした状態において、ワード
線にＶｃｃ電圧を印加する。アクセス・トランジスタが
動作状態になって、キャパシタの格納電極層に格納され
た情報がビット線に現れ、その格納された電荷量によっ
てビット線の電圧が変動する。この変動した電圧が比較
回路のセンシング・アンプを通じてダミーセルのビット
セル線に現れる基準電圧と比較され、その差が増幅され
て、ビット線の電圧が基準電圧より高い場合はロジック
状態が‘１’になり、それより電圧が低い場合は、ロジ
ック状態が‘０’に決定される。
【０００７】このときのビット間の電圧の差異は、 △Ｖ＝（１／２）Ｖｃｃ・Ｃｓ／（Ｃｓ ＋ Ｃｂ） 程度になる。（Ｃｓ：格納キャパシタンス、Ｃｂ：ビッ
ト線キャパシタンス） 従って、Ｃｓ／Ｃｂの比率が大きい程、△Ｖが大きくな
るので、ロジック状態の識別誤差が減少することにな
る。
ト線キャパシタンス） 従って、Ｃｓ／Ｃｂの比率が大きい程、△Ｖが大きくな
るので、ロジック状態の識別誤差が減少することにな
る。
【０００８】しかし、上記のような従来のＤＲＡＭセル
においては、下記のような問題点があった。まず、セン
シング・アンプが識別可能なビット線電圧と基準電圧と
の差（△）は、約１００〜２００ｍＶ以上であるので、
ビット線キャパシタンスに対する格納キャパシタンスの
比率γ（γ＝Ｃｓ／Ｃｂ）が大きければ大きい程よい。
しかし、ＤＲＡＭの密度が増加すると、それによってセ
ルの面積は大きく減少するが、ビット線容量や、センシ
ング・アンプの感度は改善されないので、信号対雑音比
が減少しやすく、誤動作の可能性が高まる。また、α粒
子によるソフトエラーが、ＤＲＡＭの信頼性を低下させ
ることもある。これはα粒子が基板に衝突すると、イオ
ン化衝撃によって、電子−正孔対が発生し、これらの
中、小数キャリアが格納電極内に捕獲されることによっ
て、格納電極内に格納された電荷状態を変化させるため
発生する。
においては、下記のような問題点があった。まず、セン
シング・アンプが識別可能なビット線電圧と基準電圧と
の差（△）は、約１００〜２００ｍＶ以上であるので、
ビット線キャパシタンスに対する格納キャパシタンスの
比率γ（γ＝Ｃｓ／Ｃｂ）が大きければ大きい程よい。
しかし、ＤＲＡＭの密度が増加すると、それによってセ
ルの面積は大きく減少するが、ビット線容量や、センシ
ング・アンプの感度は改善されないので、信号対雑音比
が減少しやすく、誤動作の可能性が高まる。また、α粒
子によるソフトエラーが、ＤＲＡＭの信頼性を低下させ
ることもある。これはα粒子が基板に衝突すると、イオ
ン化衝撃によって、電子−正孔対が発生し、これらの
中、小数キャリアが格納電極内に捕獲されることによっ
て、格納電極内に格納された電荷状態を変化させるため
発生する。
【０００９】もちろん、α粒子によるソフトエラーを防
ぐために、格納電極の領域を３次元にして増加させる
か、高誘電率を有する誘電体膜を形成しなければならな
い。しかし、前者においては高い段差が生じ、フォトリ
ソグラフィが困難になり、後工程での露光およびエッチ
ング工程の加工性が劣ることになる。後者は、誘電体膜
の薄膜加工技術が確立されていないので、誘電体膜の漏
洩電流、破壊電圧等の特性がよくない。したがって、Ｄ
ＲＡＭセルの高集積化には適用し難しい。
ぐために、格納電極の領域を３次元にして増加させる
か、高誘電率を有する誘電体膜を形成しなければならな
い。しかし、前者においては高い段差が生じ、フォトリ
ソグラフィが困難になり、後工程での露光およびエッチ
ング工程の加工性が劣ることになる。後者は、誘電体膜
の薄膜加工技術が確立されていないので、誘電体膜の漏
洩電流、破壊電圧等の特性がよくない。したがって、Ｄ
ＲＡＭセルの高集積化には適用し難しい。
【００１０】
【発明が解決しようとする課題】本発明は、上記のよう
な１トランジスタ／キャパシタ構造を有する、従来のＤ
ＲＡＭセルの問題点を解決するために案出したものであ
って、キャパシタを有せず、トランジスタだけでセルを
構成して、素子の集積度および信頼性を向上させるに適
した、キャパシタがないＤＲＡＭおよびその製造方法を
提供することを目的とする。
な１トランジスタ／キャパシタ構造を有する、従来のＤ
ＲＡＭセルの問題点を解決するために案出したものであ
って、キャパシタを有せず、トランジスタだけでセルを
構成して、素子の集積度および信頼性を向上させるに適
した、キャパシタがないＤＲＡＭおよびその製造方法を
提供することを目的とする。
【００１１】
【課題を解決するための手段】本発のキャパシタがない
ＤＲＡＭは、ゲート電極に印加される信号のレベルによ
って、ビット線に連結されたソース電極を通じて、デー
タを入力する第１トランジスタと、第１トランジスタに
入力されるデータに該当する電荷を格納し、そのレベル
によって基準電圧をビット線に出力する第２トランジス
タとで単位セルが構成されている。
ＤＲＡＭは、ゲート電極に印加される信号のレベルによ
って、ビット線に連結されたソース電極を通じて、デー
タを入力する第１トランジスタと、第１トランジスタに
入力されるデータに該当する電荷を格納し、そのレベル
によって基準電圧をビット線に出力する第２トランジス
タとで単位セルが構成されている。
【００１２】
【発明の実施の形態】以下、添付図面を参考にして、本
発明実施形態のキャパシタのないＤＲＡＭおよびその製
造方法に関して詳細に説明する。図２は、本発明の第１
実施形態に従うＤＲＡＭセルの回路構成図であり、図３
の（ａ）は、本発明の第１実施形態に従うＤＲＡＭセル
のレイアウト図であり、図３の（ｂ）は、図３の（ａ）
のＡ−Ａ’線に沿ったＤＲＡＭセルの構造断面図であ
る。
発明実施形態のキャパシタのないＤＲＡＭおよびその製
造方法に関して詳細に説明する。図２は、本発明の第１
実施形態に従うＤＲＡＭセルの回路構成図であり、図３
の（ａ）は、本発明の第１実施形態に従うＤＲＡＭセル
のレイアウト図であり、図３の（ｂ）は、図３の（ａ）
のＡ−Ａ’線に沿ったＤＲＡＭセルの構造断面図であ
る。
【００１３】２つのトランジスタで１つのセルを構成す
る（キャパシタがない）本発明の第１実施形態のＤＲＡ
Ｍセルは、ゲート電極がワード線（１２）に連結され、
ソース電極がビット線（１１）に連結される第１トラン
ジスタ（１４）と、ゲート電極とドレイン電極とに
‘１’と‘０’のロジックに該当される電荷情報を格納
し、基準電圧供給線（１３）に連結される第２トランジ
スタ（１５）とで１つのセルが構成される。ビット線
（１１）は、センシング・アンプ（図面に表示されてい
ない）の入力端の一端子に連結されており、またセンシ
ング・アンプの他の入力端子は、基準電圧または、ダミ
ーセルのビット線（１１）に連結される。そして、第１
トランジスタ（１４）のドレイン電極は、第２トランジ
スタ（１５）のゲート電極に連結される。
る（キャパシタがない）本発明の第１実施形態のＤＲＡ
Ｍセルは、ゲート電極がワード線（１２）に連結され、
ソース電極がビット線（１１）に連結される第１トラン
ジスタ（１４）と、ゲート電極とドレイン電極とに
‘１’と‘０’のロジックに該当される電荷情報を格納
し、基準電圧供給線（１３）に連結される第２トランジ
スタ（１５）とで１つのセルが構成される。ビット線
（１１）は、センシング・アンプ（図面に表示されてい
ない）の入力端の一端子に連結されており、またセンシ
ング・アンプの他の入力端子は、基準電圧または、ダミ
ーセルのビット線（１１）に連結される。そして、第１
トランジスタ（１４）のドレイン電極は、第２トランジ
スタ（１５）のゲート電極に連結される。
【００１４】上記のような回路構成を有する本発明の第
１実施形態に従うＤＲＡＭセルは、図３の（ａ）、
（ｂ）のように、半導体基板（１６）の素子隔離領域に
形成されるフィールド酸化膜（１７）によって決められ
た活性領域の所定部分にゲート酸化膜（１９）とゲート
電極（２０）とが形成される。ゲート電極（２０）の両
側には第１不純物拡散領域（１８）が形成される。一つ
の不純物領域（１８）とその両側に設けられたゲート電
極（２０）の上にそれらと絶縁されてポリシリコン層
（２１）が形成される。図示のように、二つのゲート電
極とその間の不純物領域をつなぐようにポリシリコン層
が形成されている。このポリシリコン層のゲート電極
（２０）の上側の部分に第２不純物拡散領域（２１ａ）
を形成する。ポリシリコン層（２１）が乗せられている
二つのゲートの一方のゲート側のポリシリコン層の第２
不純物拡散領域（２１ａ）に第１メタルライン（２２）
が配置され、ポリシリコン層（２１）の他方の側の第２
不純物拡散領域（２１ａ）とポロシリコン層を形成させ
ていない第１不純物拡散領域（１８）とに接触するよう
に第２メタルライン（２３）が配置されている。
１実施形態に従うＤＲＡＭセルは、図３の（ａ）、
（ｂ）のように、半導体基板（１６）の素子隔離領域に
形成されるフィールド酸化膜（１７）によって決められ
た活性領域の所定部分にゲート酸化膜（１９）とゲート
電極（２０）とが形成される。ゲート電極（２０）の両
側には第１不純物拡散領域（１８）が形成される。一つ
の不純物領域（１８）とその両側に設けられたゲート電
極（２０）の上にそれらと絶縁されてポリシリコン層
（２１）が形成される。図示のように、二つのゲート電
極とその間の不純物領域をつなぐようにポリシリコン層
が形成されている。このポリシリコン層のゲート電極
（２０）の上側の部分に第２不純物拡散領域（２１ａ）
を形成する。ポリシリコン層（２１）が乗せられている
二つのゲートの一方のゲート側のポリシリコン層の第２
不純物拡散領域（２１ａ）に第１メタルライン（２２）
が配置され、ポリシリコン層（２１）の他方の側の第２
不純物拡散領域（２１ａ）とポロシリコン層を形成させ
ていない第１不純物拡散領域（１８）とに接触するよう
に第２メタルライン（２３）が配置されている。
【００１５】上記第１不純物拡散領域（１８）は、第１
トランジスタ（１４）のソース／ドレイン領域である。
また、第１不純物領域（１８）からその両側のゲート電
極にかけて形成させたポリシリコンは第２トランジスタ
（ＴＦＴ）（１５）を構成するもので、第１トランジス
タ（１４）のドレイン領域がそのゲート電極として作用
する。そして上記のポリシリコン層（２１）に形成され
た第２不純物拡散領域（２１ａ）は、第２トランジスタ
（１５）のソース／ドレイン領域である。また、第１メ
タルライン（２２）は、ＤＲＡＭセルに格納された情報
を読み出すために利用される図２の回路構成図における
基準電圧供給線（１３）であり、第２メタルライン（２
３）はビット線（１１）である。
トランジスタ（１４）のソース／ドレイン領域である。
また、第１不純物領域（１８）からその両側のゲート電
極にかけて形成させたポリシリコンは第２トランジスタ
（ＴＦＴ）（１５）を構成するもので、第１トランジス
タ（１４）のドレイン領域がそのゲート電極として作用
する。そして上記のポリシリコン層（２１）に形成され
た第２不純物拡散領域（２１ａ）は、第２トランジスタ
（１５）のソース／ドレイン領域である。また、第１メ
タルライン（２２）は、ＤＲＡＭセルに格納された情報
を読み出すために利用される図２の回路構成図における
基準電圧供給線（１３）であり、第２メタルライン（２
３）はビット線（１１）である。
【００１６】上記のような構造を有する、本発明の第１
実施形態に従うＤＲＡＭセルの製造工程を、添付図面を
参考にして説明する。図４−図８は本発明の第１実施形
態に従うＤＲＡＭセルの工程断面図である。まず、図４
のように、半導体基板（１６）上に、選択的にパッド酸
化膜と窒化膜から構成された酸化防止マスク層（図面に
図示されていない）を形成し、８００℃〜１１００℃の
温度において、熱酸化工程を実施して、フィールド酸化
膜（１７）を形成して活性領域を決める。
実施形態に従うＤＲＡＭセルの製造工程を、添付図面を
参考にして説明する。図４−図８は本発明の第１実施形
態に従うＤＲＡＭセルの工程断面図である。まず、図４
のように、半導体基板（１６）上に、選択的にパッド酸
化膜と窒化膜から構成された酸化防止マスク層（図面に
図示されていない）を形成し、８００℃〜１１００℃の
温度において、熱酸化工程を実施して、フィールド酸化
膜（１７）を形成して活性領域を決める。
【００１７】そしてゲート酸化膜（１９）が形成された
半導体基板（１６）の全面に、減圧ＣＶＤで多結晶シリ
コン層を形成し、その多結晶シリコン層上に５００〜２
０００Åの厚さにキャップ酸化膜を形成する。次いで、
感光膜を堆積しパターニングして、これをマスクとして
上記のキャップ酸化膜および多結晶シリコン層を選択的
にエッチングして、キャップ酸化膜を有するゲート電極
（２０）を形成する。さらに、ゲート電極（２０）をマ
スクとして、不純物イオンを注入し、第１トランジスタ
（１４）のソース／ドレイン領域となる第１不純物拡散
領域（１８）を形成する。
半導体基板（１６）の全面に、減圧ＣＶＤで多結晶シリ
コン層を形成し、その多結晶シリコン層上に５００〜２
０００Åの厚さにキャップ酸化膜を形成する。次いで、
感光膜を堆積しパターニングして、これをマスクとして
上記のキャップ酸化膜および多結晶シリコン層を選択的
にエッチングして、キャップ酸化膜を有するゲート電極
（２０）を形成する。さらに、ゲート電極（２０）をマ
スクとして、不純物イオンを注入し、第１トランジスタ
（１４）のソース／ドレイン領域となる第１不純物拡散
領域（１８）を形成する。
【００１８】次に、図５のように、全面に側壁形成用の
酸化膜を形成し、乾式エッチングでエッチバックして、
上記のゲート電極（２０）の側面にゲート側壁を形成す
る。その後、図６のように、後工程で形成される第２ト
ランジスタ（１５）の隔離のため、８００℃〜１１００
℃の温度で熱酸化工程を実施して、露出された半導体基
板（１６）に５０Å〜２００Åの厚さで第１層間絶縁膜
（２４）を形成する。そして、全面にＬＰＣＶＤまたは
プラズマＣＶＤ工程で、ポリシリコンを堆積し、所定領
域にだけ残るようにパターニングして、ポリシリコン層
（２１）を形成する。次いで、上記のパターニングされ
たポリシリコン層（２１）を含む全面に、感光膜を塗布
しパターニングして、ゲート電極（２０）の上側のポリ
シリコン層（２１）にイオン注入工程を実施して、第２
トランジスタ（１５）のソース／ドレイン領域に使用さ
れる第２不純物拡散領域（２１ａ）を形成する。
酸化膜を形成し、乾式エッチングでエッチバックして、
上記のゲート電極（２０）の側面にゲート側壁を形成す
る。その後、図６のように、後工程で形成される第２ト
ランジスタ（１５）の隔離のため、８００℃〜１１００
℃の温度で熱酸化工程を実施して、露出された半導体基
板（１６）に５０Å〜２００Åの厚さで第１層間絶縁膜
（２４）を形成する。そして、全面にＬＰＣＶＤまたは
プラズマＣＶＤ工程で、ポリシリコンを堆積し、所定領
域にだけ残るようにパターニングして、ポリシリコン層
（２１）を形成する。次いで、上記のパターニングされ
たポリシリコン層（２１）を含む全面に、感光膜を塗布
しパターニングして、ゲート電極（２０）の上側のポリ
シリコン層（２１）にイオン注入工程を実施して、第２
トランジスタ（１５）のソース／ドレイン領域に使用さ
れる第２不純物拡散領域（２１ａ）を形成する。
【００１９】さらに、図７のように、全面に第２層間絶
縁膜（２５）を形成し、選択的にエッチングして、上記
のポリシリコン層（２１）に形成された第２不純物拡散
領域（２１ａ）の一方を、後工程で形成されるメタルラ
イン（基準電圧供給線）に接続させるための接続ホール
を形成する。次いで、上記の接続ホールを含む全面に、
導電性物質を堆積しパターニングして、第１メタルライ
ン（２２）を形成し、その全面に第３層間絶縁膜（２
６）を形成する。
縁膜（２５）を形成し、選択的にエッチングして、上記
のポリシリコン層（２１）に形成された第２不純物拡散
領域（２１ａ）の一方を、後工程で形成されるメタルラ
イン（基準電圧供給線）に接続させるための接続ホール
を形成する。次いで、上記の接続ホールを含む全面に、
導電性物質を堆積しパターニングして、第１メタルライ
ン（２２）を形成し、その全面に第３層間絶縁膜（２
６）を形成する。
【００２０】図８のように、上記の第２層間絶縁膜（２
５）および第３層間絶縁膜（２６）を選択的にエッチン
グして、ポリシリコン層を形成させなかった第１不純物
拡散領域（１８）と、第２不純物拡散領域（２１ａ）の
他方とへの、後工程で形成されるメタルラインと接続さ
せるための接続ホールを形成する。次いで、上記の接続
ホールを含む全面に、導電性物質を堆積しパターニング
して、第２メタルライン（２３）を形成する。
５）および第３層間絶縁膜（２６）を選択的にエッチン
グして、ポリシリコン層を形成させなかった第１不純物
拡散領域（１８）と、第２不純物拡散領域（２１ａ）の
他方とへの、後工程で形成されるメタルラインと接続さ
せるための接続ホールを形成する。次いで、上記の接続
ホールを含む全面に、導電性物質を堆積しパターニング
して、第２メタルライン（２３）を形成する。
【００２１】上記本発明の第１実施形態による、ＤＲＡ
Ｍセルの動作を添付の図面を参考にして詳細に説明す
る。図９は、プログラミングに従うロジック状態図であ
る。最初に、ＤＲＡＭセルにバイナリコート化された情
報を書き込む過程を説明する。基本的に、スタンバイ状
態では、半導体基板（１６）を基底電圧とし、全てのワ
ード線（１２）は、基底電圧や低い電圧を印加した状態
として、第１トランジスタ（１４）と第２トランジスタ
（１５）をオフ状態にしておく。従って、第１トランジ
スタ（１４）のドレイン電極は、ビット線（１１）と電
気的に断絶された状態になっている。
Ｍセルの動作を添付の図面を参考にして詳細に説明す
る。図９は、プログラミングに従うロジック状態図であ
る。最初に、ＤＲＡＭセルにバイナリコート化された情
報を書き込む過程を説明する。基本的に、スタンバイ状
態では、半導体基板（１６）を基底電圧とし、全てのワ
ード線（１２）は、基底電圧や低い電圧を印加した状態
として、第１トランジスタ（１４）と第２トランジスタ
（１５）をオフ状態にしておく。従って、第１トランジ
スタ（１４）のドレイン電極は、ビット線（１１）と電
気的に断絶された状態になっている。
【００２２】書き込み動作のために、ワード線（１２）
を選択し、高い電圧（ＶH ）を第１トランジスタ（１
４）のゲート電極（２０）に印加すると（ここにおい
て、ＶHは第１トランジスタ（１４）を動作させるに必
要なしきい値電圧以上の電圧である）、半導体基板（１
６）においては、ゲート酸化膜（１９）による電圧降下
値（ＶTH）を引いた電圧（ＶH −ＶTH）が誘起されて、
半導体基板（１６）の表面付近に電子が再分布される。
すなわち、ゲート酸化膜（１９）との界面付近には、電
子が集まって、負（−）の電荷からなる領域を形成する
ことになり、その他の部分には、相対的に同じレベル
の、正（＋）の電荷からなる領域が形成されて、ゲート
酸化膜（１９）の下側に反転層が生じる。
を選択し、高い電圧（ＶH ）を第１トランジスタ（１
４）のゲート電極（２０）に印加すると（ここにおい
て、ＶHは第１トランジスタ（１４）を動作させるに必
要なしきい値電圧以上の電圧である）、半導体基板（１
６）においては、ゲート酸化膜（１９）による電圧降下
値（ＶTH）を引いた電圧（ＶH −ＶTH）が誘起されて、
半導体基板（１６）の表面付近に電子が再分布される。
すなわち、ゲート酸化膜（１９）との界面付近には、電
子が集まって、負（−）の電荷からなる領域を形成する
ことになり、その他の部分には、相対的に同じレベル
の、正（＋）の電荷からなる領域が形成されて、ゲート
酸化膜（１９）の下側に反転層が生じる。
【００２３】したがって、第１トランジスタ（１４）が
オンとなって、第１トランジスタ（１４）のソース領域
とドレイン領域間には、電気的通路が開設される。この
とき、ビット線（１１）にロジック値‘１’を記入する
ための高電圧（ＶTH’）が印加された場合は、ドレイン
電極の電子ポテンシャルが、ビット線（１１）の電子ポ
テンシャルより高くなるので、電子がドレイン電極から
ビット線（１１）側へ流れ込むようになり、電荷が抜け
出してドレイン電極の電子ポテンシャルが下降する。こ
のように電荷が再分布されながら、ビット線（１１）と
ドレイン電極の電子ポテンシャルが平行状態になって、
これ以上の電荷の移動が発生しないようになると、ＤＲ
ＡＭセルの書き込み動作が完了する。
オンとなって、第１トランジスタ（１４）のソース領域
とドレイン領域間には、電気的通路が開設される。この
とき、ビット線（１１）にロジック値‘１’を記入する
ための高電圧（ＶTH’）が印加された場合は、ドレイン
電極の電子ポテンシャルが、ビット線（１１）の電子ポ
テンシャルより高くなるので、電子がドレイン電極から
ビット線（１１）側へ流れ込むようになり、電荷が抜け
出してドレイン電極の電子ポテンシャルが下降する。こ
のように電荷が再分布されながら、ビット線（１１）と
ドレイン電極の電子ポテンシャルが平行状態になって、
これ以上の電荷の移動が発生しないようになると、ＤＲ
ＡＭセルの書き込み動作が完了する。
【００２４】このとき、上記の第１トランジスタ（１
４）のドレイン電極が、第２トランジスタ（１５）のゲ
ート電極に結合されているので、第２トランジスタ（１
５）は、第１トランジスタ（１４）のドレイン電極と同
一のポテンシャル状態を維持することになる。この後、
第１トランジスタ（１４）がオフ状態に維持されるよう
に、ワード線（１２）を通じて基底電圧または電圧（Ｖ
L ）を第１トランジスタ（１４）のゲート電極（２０）
に印加すると、半導体基板（１６）には、０またはゲー
ト酸化膜（１９）による電圧降下値（ＶTH）を引いた電
圧（ＶL −ＶTH）が誘起され電子が再分布される。すな
わち、半導体基板（１６）の界面付近には、電子が空乏
化されて、正（＋）の電荷からなる領域を形成し、その
以外の半導体基板（１６）には、相対的に同じレベルの
負（−）の電荷からなる領域が形成される。
４）のドレイン電極が、第２トランジスタ（１５）のゲ
ート電極に結合されているので、第２トランジスタ（１
５）は、第１トランジスタ（１４）のドレイン電極と同
一のポテンシャル状態を維持することになる。この後、
第１トランジスタ（１４）がオフ状態に維持されるよう
に、ワード線（１２）を通じて基底電圧または電圧（Ｖ
L ）を第１トランジスタ（１４）のゲート電極（２０）
に印加すると、半導体基板（１６）には、０またはゲー
ト酸化膜（１９）による電圧降下値（ＶTH）を引いた電
圧（ＶL −ＶTH）が誘起され電子が再分布される。すな
わち、半導体基板（１６）の界面付近には、電子が空乏
化されて、正（＋）の電荷からなる領域を形成し、その
以外の半導体基板（１６）には、相対的に同じレベルの
負（−）の電荷からなる領域が形成される。
【００２５】従って、ゲート酸化膜（１９）の下側の、
半導体基板（１６）の表面に現れた反転層が空乏層に戻
り、第１トランジスタ（１４）をオフ状態に維持させ
て、第１トランジスタ（１４）のソース／ドレイン電極
間の電気的な通路が閉鎖される。結局、第２トランジス
タ（１５）のゲート電極には、ＶH'に相当するロジック
値‘１’の電荷情報が格納され、次の読み取り動作が遂
行されるまでその状態を維持することになる。
半導体基板（１６）の表面に現れた反転層が空乏層に戻
り、第１トランジスタ（１４）をオフ状態に維持させ
て、第１トランジスタ（１４）のソース／ドレイン電極
間の電気的な通路が閉鎖される。結局、第２トランジス
タ（１５）のゲート電極には、ＶH'に相当するロジック
値‘１’の電荷情報が格納され、次の読み取り動作が遂
行されるまでその状態を維持することになる。
【００２６】次に、ロジック値‘０’を記憶させるため
の書き込み動作は下記のとおりである。半導体基板（１
６）を基底電圧状態に置いて、すべてのワード線（１
２）には、基底電圧や低い電圧が印加された状態とす
る。そこに、ワード線（１２）を選択して、選択された
第１トランジスタ（１４）のゲート電極（２０）に高い
電圧（ＶH ）を印加すると、第１トランジスタ（１４）
のソース領域とドレイン領域間の電気的な通路が開設さ
れる。このとき、第２トランジスタ（１５）のゲート電
極に結合されている第１トランジスタ（１４）のドレイ
ン電極の電子ポテンシャルが、ビット線（１１）の電子
ポテンシャルと同一であるかそれより低くなるので、電
子がビット線（１１）から第１トランジスタ（１４）の
ドレイン電極すなわち、第２トランジスタ（１５）のゲ
ート電極へ流れ、電荷が集まることになる。
の書き込み動作は下記のとおりである。半導体基板（１
６）を基底電圧状態に置いて、すべてのワード線（１
２）には、基底電圧や低い電圧が印加された状態とす
る。そこに、ワード線（１２）を選択して、選択された
第１トランジスタ（１４）のゲート電極（２０）に高い
電圧（ＶH ）を印加すると、第１トランジスタ（１４）
のソース領域とドレイン領域間の電気的な通路が開設さ
れる。このとき、第２トランジスタ（１５）のゲート電
極に結合されている第１トランジスタ（１４）のドレイ
ン電極の電子ポテンシャルが、ビット線（１１）の電子
ポテンシャルと同一であるかそれより低くなるので、電
子がビット線（１１）から第１トランジスタ（１４）の
ドレイン電極すなわち、第２トランジスタ（１５）のゲ
ート電極へ流れ、電荷が集まることになる。
【００２７】このように電荷が集まると、第１トランジ
スタ（１４）のドレイン電極すなわち、第２トランジス
タ（１５）のゲート電極の電子ポテンシャルが上昇す
る。この電荷の移動で、ビット線（１１）と第１トラン
ジスタ（１４）のドレイン電極の電子ポテンシャルが平
行状態になると、それ以上の電荷の移動が発生しないよ
うになって、書き込み動作を終える。
スタ（１４）のドレイン電極すなわち、第２トランジス
タ（１５）のゲート電極の電子ポテンシャルが上昇す
る。この電荷の移動で、ビット線（１１）と第１トラン
ジスタ（１４）のドレイン電極の電子ポテンシャルが平
行状態になると、それ以上の電荷の移動が発生しないよ
うになって、書き込み動作を終える。
【００２８】そして、第１トランジスタ（１４）がオフ
状態となるように、ワード線（１２）を通じて、第１ト
ランジスタ（１４）のゲート電極（２０）に基底電圧又
は、低電圧（ＶL ）を印加する（ＶLはトランジスタを
オフさせるに必要な電圧）。このようにして、第１トラ
ンジスタ（１４）がオフされて、ソース領域とドレイン
領域間の電気的な通路が閉鎖されると、ビット線（１
１）の電子ポテンシャルに相当するロジック値‘０’の
電荷情報が、第２トランジスタ（１５）のゲート電極に
格納されて、次の読み取り動作が遂行されるまで残留す
ることになる。
状態となるように、ワード線（１２）を通じて、第１ト
ランジスタ（１４）のゲート電極（２０）に基底電圧又
は、低電圧（ＶL ）を印加する（ＶLはトランジスタを
オフさせるに必要な電圧）。このようにして、第１トラ
ンジスタ（１４）がオフされて、ソース領域とドレイン
領域間の電気的な通路が閉鎖されると、ビット線（１
１）の電子ポテンシャルに相当するロジック値‘０’の
電荷情報が、第２トランジスタ（１５）のゲート電極に
格納されて、次の読み取り動作が遂行されるまで残留す
ることになる。
【００２９】そして、本発明の第１実施形態に従うＤＲ
ＡＭセルの読み取り動作は下記のとおりである。通常、
半導体基板（１６）を基底電圧状態にし、第１トランジ
スタ（１４）をオフとして、第１トランジスタ（１４）
のドレイン電極とビット線（１１）が電気的に断絶され
た状態にある。読み取り動作のために、基準電圧供給線
（１３）（図３の（ｂ）における第２メタルライン（２
３））を選択して、読み電圧、すなわち、基準電圧（Ｖ
M ）を第２トランジスタ（１５）のドレイン電極に印加
する（ＶM は、トランジスタを動作させるに必要なしき
い値電圧以上の電圧）。
ＡＭセルの読み取り動作は下記のとおりである。通常、
半導体基板（１６）を基底電圧状態にし、第１トランジ
スタ（１４）をオフとして、第１トランジスタ（１４）
のドレイン電極とビット線（１１）が電気的に断絶され
た状態にある。読み取り動作のために、基準電圧供給線
（１３）（図３の（ｂ）における第２メタルライン（２
３））を選択して、読み電圧、すなわち、基準電圧（Ｖ
M ）を第２トランジスタ（１５）のドレイン電極に印加
する（ＶM は、トランジスタを動作させるに必要なしき
い値電圧以上の電圧）。
【００３０】このとき、第２トランジスタ（１５）のゲ
ート電極にロジック値‘１’に相当する電荷情報が格納
されている場合は、それ自体が有する高電圧（ＶH'）に
相当する電荷によって、第２トランジスタ（１５）がオ
ン状態であるので、ビット線（１１）にはＶM に相当す
る電荷情報が伝達される。第２トランジスタ（１５）の
ゲート電極に、ロジック値‘０’に相当する電荷情報が
格納されている場合は、それ自体が有する低電圧（０ま
たはＶL ）に相当する電荷によって、第２トランジスタ
（１５）がオフ状態であるので、ビット線（１１）に
は、ロジック値‘０’に相当する情報が伝達される。
ート電極にロジック値‘１’に相当する電荷情報が格納
されている場合は、それ自体が有する高電圧（ＶH'）に
相当する電荷によって、第２トランジスタ（１５）がオ
ン状態であるので、ビット線（１１）にはＶM に相当す
る電荷情報が伝達される。第２トランジスタ（１５）の
ゲート電極に、ロジック値‘０’に相当する電荷情報が
格納されている場合は、それ自体が有する低電圧（０ま
たはＶL ）に相当する電荷によって、第２トランジスタ
（１５）がオフ状態であるので、ビット線（１１）に
は、ロジック値‘０’に相当する情報が伝達される。
【００３１】すなわち、上記のような本発明の第１実施
形態によるＤＲＡＭセルの書き込みおよび読み取り動作
は、第２トランジスタ（１５）のゲート電極にロジック
値‘１’と‘０’に相当する情報を格納し、読み取り動
作においては、第２トランジスタ（１５）のゲート電極
に格納された電荷情報が、ロジック値‘１’に相当する
場合のみ、ビット線（１１）に基準電圧が現れるように
なる。
形態によるＤＲＡＭセルの書き込みおよび読み取り動作
は、第２トランジスタ（１５）のゲート電極にロジック
値‘１’と‘０’に相当する情報を格納し、読み取り動
作においては、第２トランジスタ（１５）のゲート電極
に格納された電荷情報が、ロジック値‘１’に相当する
場合のみ、ビット線（１１）に基準電圧が現れるように
なる。
【００３２】次に、本発明の第２実施形態によるキャパ
シタがないＤＲＡＭセルの構造および製造方法に関して
詳細に説明する。図１０は、本発明の第２実施形態に従
うＤＲＡＭセルの回路構成図であり、図１１は、本発明
の第２実施形態に従うＤＲＡＭセルのレイアウト図と、
そのＢ−Ｂ’線に沿ったＤＲＡＭセルの構造断面図であ
る。図において先の実施形態と同じ動作をするものは同
一の番号で示している。第１、２トランジスタ（１４、
１５）で１つのセルを構成し（キャパシタがない）、先
の例と異なり第２トランジスタのドレイン電極がワード
線と結合されている。すなわち、この第２実施形態ＤＲ
ＡＭセルは、ゲート電極がワード線（１２）に連結さ
れ、ソース電極がビット線（１１）に連結される第１ト
ランジスタ（１４）と、ゲート電極に‘１’と‘０’の
ロジックに該当する電荷情報を格納し、ドレイン電極は
ワード線（１２）に連結される第２トランジスタ（１
５）とで１つのセルが構成される。
シタがないＤＲＡＭセルの構造および製造方法に関して
詳細に説明する。図１０は、本発明の第２実施形態に従
うＤＲＡＭセルの回路構成図であり、図１１は、本発明
の第２実施形態に従うＤＲＡＭセルのレイアウト図と、
そのＢ−Ｂ’線に沿ったＤＲＡＭセルの構造断面図であ
る。図において先の実施形態と同じ動作をするものは同
一の番号で示している。第１、２トランジスタ（１４、
１５）で１つのセルを構成し（キャパシタがない）、先
の例と異なり第２トランジスタのドレイン電極がワード
線と結合されている。すなわち、この第２実施形態ＤＲ
ＡＭセルは、ゲート電極がワード線（１２）に連結さ
れ、ソース電極がビット線（１１）に連結される第１ト
ランジスタ（１４）と、ゲート電極に‘１’と‘０’の
ロジックに該当する電荷情報を格納し、ドレイン電極は
ワード線（１２）に連結される第２トランジスタ（１
５）とで１つのセルが構成される。
【００３３】ビット線（１１）は、センシング・アンプ
（図面に図示されていない）の入力端の１つ端子に連結
されており、また他の端子は基準電圧またはダミーセル
のビット線（１１）に連結される。そして、第１トラン
ジスタ（１４）のドレイン電極が第２トランジスタ（１
５）のゲート電極に連結される。
（図面に図示されていない）の入力端の１つ端子に連結
されており、また他の端子は基準電圧またはダミーセル
のビット線（１１）に連結される。そして、第１トラン
ジスタ（１４）のドレイン電極が第２トランジスタ（１
５）のゲート電極に連結される。
【００３４】上記のような回路構成を有する本発明の第
２実施形態に従うＤＲＡＭセルは、図１１のように、半
導体基板（１６）の素子隔離領域にフィールド酸化膜
（１７）を形成させて活性領域を決め、その所定部分に
ゲート酸化膜（１９）とゲート電極（２０）とを形成さ
せる。ゲート電極（２０）の両側には第１不純物拡散領
域（１８）が形成される。一つの第１不純物拡散領域
（１８）とその両側のゲート電極（２０）とにまたがる
ように、しかもそれらから絶縁されてポリシリコン層
（２１）が形成されている。このポリシリコン層（２
１）によって対とされたゲート電極と他のポリシリコン
層によって対とされたゲート電極との間の第１不純物領
域（１８）にはポリシリコン層は形成させず、メタルラ
イン（２３）と直接接触させる。上記ポリシリコン層
（２１）の対とされた双方のゲート電極（２０）の上側
部分に第２不純物拡散領域（２１ａ）を形成させる。そ
の一方の第２不純物拡散領域（２１ａ）にメタルライン
（２３）を接触させる。
２実施形態に従うＤＲＡＭセルは、図１１のように、半
導体基板（１６）の素子隔離領域にフィールド酸化膜
（１７）を形成させて活性領域を決め、その所定部分に
ゲート酸化膜（１９）とゲート電極（２０）とを形成さ
せる。ゲート電極（２０）の両側には第１不純物拡散領
域（１８）が形成される。一つの第１不純物拡散領域
（１８）とその両側のゲート電極（２０）とにまたがる
ように、しかもそれらから絶縁されてポリシリコン層
（２１）が形成されている。このポリシリコン層（２
１）によって対とされたゲート電極と他のポリシリコン
層によって対とされたゲート電極との間の第１不純物領
域（１８）にはポリシリコン層は形成させず、メタルラ
イン（２３）と直接接触させる。上記ポリシリコン層
（２１）の対とされた双方のゲート電極（２０）の上側
部分に第２不純物拡散領域（２１ａ）を形成させる。そ
の一方の第２不純物拡散領域（２１ａ）にメタルライン
（２３）を接触させる。
【００３５】このとき、メタルラインに接続されない他
方の第２不純物拡散領域（２１ａ）はゲート電極（２
０）に接続されている。そして、第１不純物拡散領域
（１８）は、第１トランジスタ（１４）のソース／ドレ
イン領域であり、第１トランジスタ（１４）のドレイン
領域は、上側のポリシリコン層（２１）に形成された第
２トランジスタ（ＴＦＴ）（１５）のゲート電極として
作用する。また、上記のポリシリコン層（２１）に形成
された第２不純物拡散領域（２１ａ）は、第２トランジ
スタ（１５）のソース／ドレイン領域になる。そして、
メタルライン（２３）はビット線（１１）である。
方の第２不純物拡散領域（２１ａ）はゲート電極（２
０）に接続されている。そして、第１不純物拡散領域
（１８）は、第１トランジスタ（１４）のソース／ドレ
イン領域であり、第１トランジスタ（１４）のドレイン
領域は、上側のポリシリコン層（２１）に形成された第
２トランジスタ（ＴＦＴ）（１５）のゲート電極として
作用する。また、上記のポリシリコン層（２１）に形成
された第２不純物拡散領域（２１ａ）は、第２トランジ
スタ（１５）のソース／ドレイン領域になる。そして、
メタルライン（２３）はビット線（１１）である。
【００３６】上記構造を有する本発明の第２実施形態に
従うＤＲＡＭセルの製造工程を、添付図面を参考にして
説明すると。図１２−図１６は、本発明の第２実施形態
に従うＤＲＡＭセルの工程断面図である。まず、図１２
のように、半導体基板（１６）上に、選択的にパッド酸
化膜と窒化膜から構成された酸化防止マスク層（図面に
図示されていない）を形成し、８００℃〜１１００℃の
温度で熱酸化工程を実施して、フィールド酸化膜（１
７）を形成して活性領域を定める。そしてゲート酸化膜
（１９）が形成された半導体基板（１６）の全面に、減
圧ＣＶＤで、多結晶シリコン層を形成し、その多結晶シ
リコン層上に５００〜２０００Åの厚さでキャップ酸化
膜を形成する。次いで、感光膜を堆積しパターニングし
て、これをマスクにして、上記のキャップ酸化膜および
多結晶シリコン層を選択的にエッチングして、ゲート電
極（２０）を形成する。そしてそのゲート電極（２０）
をマスクにして、不純物イオン注入工程を実施して、第
１トランジスタ（１４）のソース／ドレイン領域に使用
される第１不純物拡散領域（１８）を形成する。
従うＤＲＡＭセルの製造工程を、添付図面を参考にして
説明すると。図１２−図１６は、本発明の第２実施形態
に従うＤＲＡＭセルの工程断面図である。まず、図１２
のように、半導体基板（１６）上に、選択的にパッド酸
化膜と窒化膜から構成された酸化防止マスク層（図面に
図示されていない）を形成し、８００℃〜１１００℃の
温度で熱酸化工程を実施して、フィールド酸化膜（１
７）を形成して活性領域を定める。そしてゲート酸化膜
（１９）が形成された半導体基板（１６）の全面に、減
圧ＣＶＤで、多結晶シリコン層を形成し、その多結晶シ
リコン層上に５００〜２０００Åの厚さでキャップ酸化
膜を形成する。次いで、感光膜を堆積しパターニングし
て、これをマスクにして、上記のキャップ酸化膜および
多結晶シリコン層を選択的にエッチングして、ゲート電
極（２０）を形成する。そしてそのゲート電極（２０）
をマスクにして、不純物イオン注入工程を実施して、第
１トランジスタ（１４）のソース／ドレイン領域に使用
される第１不純物拡散領域（１８）を形成する。
【００３７】次に、全面に側壁形成用の酸化膜を形成
し、乾式エッチングでエッチバックして、図１３のよう
にゲート電極（２０）の側面にゲート側壁を形成する。
図１４のように、後工程で形成される第２トランジスタ
（１５）の隔離のため、８００℃〜１１００℃の温度
で、熱酸化工程を実施して、露出された半導体基板（１
６）に５０Å〜２００Åの厚さで第１層間絶縁膜（２
４）を形成する。次いで、上記ゲート電極（２０）の第
１層間絶縁膜（２４）の一部をエッチングして、接続ホ
ールを形成した後、全面にＬＰＣＶＤまたはプラズマＣ
ＶＤ工程でポリシリコンを堆積し、所定領域にだけ残る
ようにパターニングして、ポリシリコン層（２１）を形
成する（図１５）。
し、乾式エッチングでエッチバックして、図１３のよう
にゲート電極（２０）の側面にゲート側壁を形成する。
図１４のように、後工程で形成される第２トランジスタ
（１５）の隔離のため、８００℃〜１１００℃の温度
で、熱酸化工程を実施して、露出された半導体基板（１
６）に５０Å〜２００Åの厚さで第１層間絶縁膜（２
４）を形成する。次いで、上記ゲート電極（２０）の第
１層間絶縁膜（２４）の一部をエッチングして、接続ホ
ールを形成した後、全面にＬＰＣＶＤまたはプラズマＣ
ＶＤ工程でポリシリコンを堆積し、所定領域にだけ残る
ようにパターニングして、ポリシリコン層（２１）を形
成する（図１５）。
【００３８】次いで、上記のパターニングされたポリシ
リコン層（２１）を含む全面に感光膜を塗布しパターニ
ングして、ゲート電極（２０）の上側の部分のポリシリ
コン層（２１）にイオン注入工程を実施して、第２トラ
ンジスタ（１５）のソース／ドレイン領域に使用される
第２不純物拡散領域（２１ａ）を形成する。さらに、図
１６のように、全面に第２層間絶縁膜（２５）を形成
し、選択的にエッチングして、前記対とされたゲート電
極の間の第１不純物領域（１８）の部分と、ポリシリコ
ン層（２１）の一方の第２不純物拡散領域（２１ａ）と
に後工程で形成されるメタルラインに接続させるための
接続ホールを形成する。最後にメタルライン（２３）を
形成させて図１１の形状の第２実施形態を得る。
リコン層（２１）を含む全面に感光膜を塗布しパターニ
ングして、ゲート電極（２０）の上側の部分のポリシリ
コン層（２１）にイオン注入工程を実施して、第２トラ
ンジスタ（１５）のソース／ドレイン領域に使用される
第２不純物拡散領域（２１ａ）を形成する。さらに、図
１６のように、全面に第２層間絶縁膜（２５）を形成
し、選択的にエッチングして、前記対とされたゲート電
極の間の第１不純物領域（１８）の部分と、ポリシリコ
ン層（２１）の一方の第２不純物拡散領域（２１ａ）と
に後工程で形成されるメタルラインに接続させるための
接続ホールを形成する。最後にメタルライン（２３）を
形成させて図１１の形状の第２実施形態を得る。
【００３９】上記のような本発明の第２実施形態による
ＤＲＡＭセルは、第２トランジスタ（１５）のドレイン
電極がワード線（１２）に結合されている。したがっ
て、書き込み動作と読み取り動作を、ワード線（１２）
を利用して行う。すなわち、本発明の第１実施形態と同
様に書き込み動作をし、ワード線（１２）を通じて読み
込み電圧（基準電圧）を第２トランジスタ（１５）のド
レイン電極に印加して、読み取り動作を行う。
ＤＲＡＭセルは、第２トランジスタ（１５）のドレイン
電極がワード線（１２）に結合されている。したがっ
て、書き込み動作と読み取り動作を、ワード線（１２）
を利用して行う。すなわち、本発明の第１実施形態と同
様に書き込み動作をし、ワード線（１２）を通じて読み
込み電圧（基準電圧）を第２トランジスタ（１５）のド
レイン電極に印加して、読み取り動作を行う。
【００４０】上記のような本発明の第１、２実施形態に
従うＤＲＡＭセルにおいては、第１トランジスタのゲー
ト電極にしきい値電圧以上の電圧を印加し、ビット線に
基底電圧を印加して、論理値‘０’を記入する動作で、
第２トランジスタのゲート電極に格納された電荷情報を
基底電圧にリセットさせることになる。
従うＤＲＡＭセルにおいては、第１トランジスタのゲー
ト電極にしきい値電圧以上の電圧を印加し、ビット線に
基底電圧を印加して、論理値‘０’を記入する動作で、
第２トランジスタのゲート電極に格納された電荷情報を
基底電圧にリセットさせることになる。
【００４１】上記のように本発明によれば、キャパシタ
がなくても、ＤＲＡＭセルの単位メモリセルに記入した
電荷情報のロジック値に応じて、ビット線に基準電圧が
伝送されるか、伝送されないようにすることができ、反
復して読み込みおよび書き込み動作ができる。従って、
第２トランジスタのゲート電極に格納された電荷情報が
しきい値電圧値以下にリークしない限りメモリ素子とし
て正常に動作する。同様の構成は、ＤＲＡＭ以外にも多
様なメモリ素子（非輝発性のメモリ素子等の）に適用す
ることができる。
がなくても、ＤＲＡＭセルの単位メモリセルに記入した
電荷情報のロジック値に応じて、ビット線に基準電圧が
伝送されるか、伝送されないようにすることができ、反
復して読み込みおよび書き込み動作ができる。従って、
第２トランジスタのゲート電極に格納された電荷情報が
しきい値電圧値以下にリークしない限りメモリ素子とし
て正常に動作する。同様の構成は、ＤＲＡＭ以外にも多
様なメモリ素子（非輝発性のメモリ素子等の）に適用す
ることができる。
【００４２】
【発明の効果】上記のような本発明のキャパシタがない
ＤＲＡＭセルは基準電圧を利用して、格納されたロジッ
ク値を読み出すので、センシング・アンプにおけるロジ
ック状態の識別力が改善され、素子の信頼性を向上させ
ることができる。そして、本発明は、キャパシタを有し
ていないので、キャパシタンスを増加させるための３次
元的な構造を採択しなくてもよく、素子の集積度を向上
させることができる。
ＤＲＡＭセルは基準電圧を利用して、格納されたロジッ
ク値を読み出すので、センシング・アンプにおけるロジ
ック状態の識別力が改善され、素子の信頼性を向上させ
ることができる。そして、本発明は、キャパシタを有し
ていないので、キャパシタンスを増加させるための３次
元的な構造を採択しなくてもよく、素子の集積度を向上
させることができる。
【図１】 一般的なＤＲＡＭセルの回路構成図
【図２】 本発明の第１実施形態に従うＤＲＡＭセルの
回路構成図
回路構成図
【図３】 本発明の第１実施形態に従うＤＲＡＭセルの
レイアウト図とそのＡ−Ａ’線に沿ったＤＲＡＭセルの
構造断面図
レイアウト図とそのＡ−Ａ’線に沿ったＤＲＡＭセルの
構造断面図
【図４】 本発明の第１実施形態に従うＤＲＡＭセルの
工程断面図
工程断面図
【図５】 本発明の第１実施形態に従うＤＲＡＭセルの
工程断面図
工程断面図
【図６】 本発明の第１実施形態に従うＤＲＡＭセルの
工程断面図
工程断面図
【図７】 本発明の第１実施形態に従うＤＲＡＭセルの
工程断面図
工程断面図
【図８】 本発明の第１実施形態に従うＤＲＡＭセルの
工程断面図
工程断面図
【図９】 プログラミングに従うロジック状態を表す表
図
図
【図１０】 本発明の第２実施形態に従うＤＲＡＭセル
の回路構成図
の回路構成図
【図１１】 本発明の第２実施形態に従うＤＲＡＭセル
のレイアウト図とそのＢ−Ｂ’線に沿ったＤＲＡＭセル
の構造断面図
のレイアウト図とそのＢ−Ｂ’線に沿ったＤＲＡＭセル
の構造断面図
【図１２】 本発明の第２実施形態に従うＤＲＡＭセル
の工程断面図
の工程断面図
【図１３】 本発明の第２実施形態に従うＤＲＡＭセル
の工程断面図
の工程断面図
【図１４】 本発明の第２実施形態に従うＤＲＡＭセル
の工程断面図
の工程断面図
【図１５】 本発明の第２実施形態に従うＤＲＡＭセル
の工程断面図
の工程断面図
【図１６】 本発明の第２実施形態に従うＤＲＡＭセル
の工程断面図
の工程断面図
１１ ： ビット線 １２ ： ワード線 １３ ： 基準電圧供給線 １４ ： 第１トランジスタ １５ ： 第２トランジスタ １６ ： 半導体基板 １７ ： フィールド酸化膜 １８ ： 第１不純物拡散領域 １９ ： ゲート酸化膜 ２０ ： ゲート電極 ２１ ： ポリシリコン層 ２１ａ ： 第２不純物拡散領域 ２２ ： 第１メタルライン ２３ ： 第２メタルライン ２４ ： 第１層間絶縁膜 ２５ ： 第２層間絶縁膜 ２６ ： 第３層間絶縁膜
Claims (10)
- 【請求項１】 ソース、ドレイン電極およびゲート電極
を有する第１トランジスタと、上記第１トランジスタの
ドレイン電極をゲート電極として使用し、ソースおよび
ドレイン電極を有する第２トランジスタとで単位セルを
構成させたことを特徴とするＤＲＡＭ。 - 【請求項２】 第１トランジスタのゲート電極は、ビッ
ト線に連結されたことを特徴とする請求項１記載のＤＲ
ＡＭ。 - 【請求項３】 第１トランジスタのソース電極は、ワー
ド線に連結されたことを特徴とする請求項１記載のＤＲ
ＡＭ。 - 【請求項４】 第２トランジスタのドレイン電極は、読
み取り動作時に高電圧を印加する基準電圧供給線に連結
されたことを特徴とする請求項１記載のＤＲＡＭ。 - 【請求項５】 ゲート、ソース電極およびドレイン電極
を有する第１トランジスタと、 上記第１トランジスタのドレイン電極をゲート電極に使
用し、ソースとドレイン電極を有する第２トランジスタ
と、 上記第１トランジスタのゲート電極に連結されるワード
ラインと、第１、２トランジスタのソース電極に共通に
連結されるビットラインと、 上記第２トランジスタのドレイン電極に連結される基準
電圧供給線とを有することを特徴とするＤＲＡＭ。 - 【請求項６】 半導体基板上に形成されるゲート電極
と、 半導体基板の上記ゲート電極の両側に形成される第１不
純物拡散領域と、 上記ゲート電極の二つとその間の第１不純物拡散領域の
上側にかけて形成される半導体層と、 上記半導体層のゲート電極の上側部分に形成される第２
不純物拡散領域と、 上記半導体層の一方の第２不純物拡散領域に接触される
第１メタルラインと、 上記半導体層を形成させなかった上記第１不純物拡散領
域と半導体層の他方の側の第２不純物領域に接触される
第２メタルラインとを有することを特徴とするＤＲＡ
Ｍ。 - 【請求項７】 半導体基板上にゲート電極を形成する工
程と、 上記ゲート電極の両側の活性領域に、第１不純物拡散領
域を形成する工程と、 上記ゲート電極の二つとその間の第１不純物拡散領域上
に、これらと絶縁されるように半導体層を形成する工程
と、 上記半導体層のゲート電極の上側の部分に第２不純物拡
散領域を形成する工程と、 上記半導体層の一方の第２不純物拡散領域に接続される
ように第１メタルラインを形成する工程と、 上記半導体層を形成させなかった第１不純物拡散領域
と、半導体層の他方の第２不純物拡散領域に接続される
ように第２メタルラインを形成する工程とを有すること
を特徴とするＤＲＡＭの製造方法。 - 【請求項８】 ゲート、ソース電極およびドレイン電極
を有する第１トランジスタと、 上記第１トランジスタのドレイン電極をゲート電極に使
用し、ソースとドレイン電極を有する第２トランジスタ
と、 第１トランジスタのゲート電極および第２トランジスタ
のドレイン電極に連結されるワードラインと、 第１、２トランジスタのソース電極に共通に連結される
ビットラインとを有することを特徴とするＤＲＡＭ。 - 【請求項９】 半導体基板上に形成されるゲート電極
と、 上記半導体基板のゲート電極の両側に形成される第１不
純物拡散領域と、 上記のゲート電極の二つとその間の第１不純物拡散領域
の上側にかけて一方のゲート電極に接続されて形成され
る半導体層と、 上記半導体層のゲート電極の上側の部分に形成される第
２不純物拡散領域と、 上記の半導体層を形成させなかった第１不純物拡散領域
と半導体層のゲート電極に接続されなかった第２不純物
拡散領域とにコンタクトされるメタルラインとを有する
ことを特徴とするＤＲＡＭ。 - 【請求項１０】 半導体基板上にゲート電極を形成する
工程と、 上記ゲート電極の両側の活性領域に、第１不純物拡散領
域を形成する工程と、 上記ゲート電極の二つとその間の第１不純物拡散領域上
に一方のゲート電極と一部分が接続されるように半導体
層を形成する工程と、 上記半導体層のゲート電極の上側の部分に第２不純物拡
散領域を形成する工程と、 上記半導体層を形成させなかった第１不純物拡散領域
と、上記半導体層のゲート電極に接続されていない他方
の第２不純物拡散領域とに接続されるように、メタルラ
インを形成する工程とを有することを特徴とするＤＲＡ
Ｍの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960011065A KR100215866B1 (ko) | 1996-04-12 | 1996-04-12 | 커패시터가 없는 디램 및 그의 제조방법 |
| KR11065/1996 | 1996-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283725A true JPH09283725A (ja) | 1997-10-31 |
| JP2929430B2 JP2929430B2 (ja) | 1999-08-03 |
Family
ID=19455621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014836A Expired - Fee Related JP2929430B2 (ja) | 1996-04-12 | 1997-01-13 | キャパシタがないｄｒａｍおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5798965A (ja) |
| JP (1) | JP2929430B2 (ja) |
| KR (1) | KR100215866B1 (ja) |
| DE (1) | DE19705001C2 (ja) |
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| JP2021040147A (ja) * | 2010-02-05 | 2021-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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1996
- 1996-04-12 KR KR1019960011065A patent/KR100215866B1/ko not_active Expired - Fee Related
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-
1997
- 1997-01-13 JP JP9014836A patent/JP2929430B2/ja not_active Expired - Fee Related
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| DE19705001C2 (de) | 2002-06-13 |
| JP2929430B2 (ja) | 1999-08-03 |
| KR970072409A (ko) | 1997-11-07 |
| KR100215866B1 (ko) | 1999-08-16 |
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