JPH0982914A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0982914A JPH0982914A JP7238034A JP23803495A JPH0982914A JP H0982914 A JPH0982914 A JP H0982914A JP 7238034 A JP7238034 A JP 7238034A JP 23803495 A JP23803495 A JP 23803495A JP H0982914 A JPH0982914 A JP H0982914A
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Abstract
(57)【要約】
【課題】 半導体装置およびその製造方法に関し、バリ
ア層に接している誘電体層の膜質が劣化したり、バリア
層を通して下部のプラグ部分が酸化されて高抵抗化する
ことを防ぐ手段を提供する。 【解決手段】 シリコン基板２１の上のＬＯＣＯＳ酸化
膜２２で画定された素子形成領域にソース領域２３とド
レイン領域２４を形成し、ソース領域２３とドレイン領
域２４の間にゲート絶縁膜２５を形成し、その上にワー
ド線２６，２７を形成し、その上に保護膜２８を形成
し、ソース領域２３の上の保護膜２８を除去してバリア
層２９を形成し、ドレイン領域２４の上に保護膜２８を
除去してビット線３０を形成し、その上に第１の層間絶
縁膜３１を形成し、バリア層２９の上の第１の層間絶縁
膜３１にコンタクトホール３２を形成し、コンタクトホ
ール３２の中にプラグ３３と下部電極３４を形成し、下
部電極３４の上に強誘電体層３５を形成し、その上にド
ライブ線３６を形成する。
ア層に接している誘電体層の膜質が劣化したり、バリア
層を通して下部のプラグ部分が酸化されて高抵抗化する
ことを防ぐ手段を提供する。 【解決手段】 シリコン基板２１の上のＬＯＣＯＳ酸化
膜２２で画定された素子形成領域にソース領域２３とド
レイン領域２４を形成し、ソース領域２３とドレイン領
域２４の間にゲート絶縁膜２５を形成し、その上にワー
ド線２６，２７を形成し、その上に保護膜２８を形成
し、ソース領域２３の上の保護膜２８を除去してバリア
層２９を形成し、ドレイン領域２４の上に保護膜２８を
除去してビット線３０を形成し、その上に第１の層間絶
縁膜３１を形成し、バリア層２９の上の第１の層間絶縁
膜３１にコンタクトホール３２を形成し、コンタクトホ
ール３２の中にプラグ３３と下部電極３４を形成し、下
部電極３４の上に強誘電体層３５を形成し、その上にド
ライブ線３６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、高誘電体または強
誘電体を用いたキャパシタを具える半導体装置およびそ
の製造方法に関するものである。近年、ＤＲＡＭ等半導
体メモリの高集積化がますます進み、半導体メモリ中に
用いられるキャパシタの面積にも限界が迫っている。
誘電体を用いたキャパシタを具える半導体装置およびそ
の製造方法に関するものである。近年、ＤＲＡＭ等半導
体メモリの高集積化がますます進み、半導体メモリ中に
用いられるキャパシタの面積にも限界が迫っている。
【０００２】
【従来の技術】キャパシタの誘電体としてシリコンの酸
化膜や窒化膜を用いた従来の半導体装置においては、そ
の静電容量を大きくするために、シリコンの酸化膜や窒
化膜の膜厚を薄くすることが考えられるが、シリコンの
酸化膜や窒化膜を良好な膜質を維持したままでほぼ極限
まで薄くしても、ＤＲＡＭ等の半導体メモリに必要な静
電容量を確保することが困難になってきている。
化膜や窒化膜を用いた従来の半導体装置においては、そ
の静電容量を大きくするために、シリコンの酸化膜や窒
化膜の膜厚を薄くすることが考えられるが、シリコンの
酸化膜や窒化膜を良好な膜質を維持したままでほぼ極限
まで薄くしても、ＤＲＡＭ等の半導体メモリに必要な静
電容量を確保することが困難になってきている。
【０００３】したがって、これを打開するために、キャ
パシタの誘電体として高い誘電率をもつ物質を導入する
ことが必要になる。この要求に応える材料として、チタ
ン酸ストロンチウム（ＳｒＴｉＯ3 、ＳＴＯ）、チタン
酸ストロンチウムバリウム（（Ｂａ，Ｓｒ）ＴｉＯ3 、
ＢＳＴ）のような誘電率が大きな高誘電体あるいは強誘
電体が期待されており、これらの材料を半導体装置に応
用することを目的とした研究が活発に進められている。
パシタの誘電体として高い誘電率をもつ物質を導入する
ことが必要になる。この要求に応える材料として、チタ
ン酸ストロンチウム（ＳｒＴｉＯ3 、ＳＴＯ）、チタン
酸ストロンチウムバリウム（（Ｂａ，Ｓｒ）ＴｉＯ3 、
ＢＳＴ）のような誘電率が大きな高誘電体あるいは強誘
電体が期待されており、これらの材料を半導体装置に応
用することを目的とした研究が活発に進められている。
【０００４】図４は、従来の高誘電体を用いたＤＲＡＭ
の構成説明図である。この図において、４１はシリコン
基板、４２はＬＯＣＯＳ酸化膜、４３はソース領域、４
４はドレイン領域、４５はゲート絶縁膜、４６，４７は
ワード線、４８，５０は保護膜、４９はビット線、５１
は第１の層間絶縁膜、５２はコンタクトホール、５３は
プラグ、５４はバリア層、５５は下部電極、５６は誘電
体層、５７は上部電極、５８は第２の層間絶縁膜、５９
は上部配線である。
の構成説明図である。この図において、４１はシリコン
基板、４２はＬＯＣＯＳ酸化膜、４３はソース領域、４
４はドレイン領域、４５はゲート絶縁膜、４６，４７は
ワード線、４８，５０は保護膜、４９はビット線、５１
は第１の層間絶縁膜、５２はコンタクトホール、５３は
プラグ、５４はバリア層、５５は下部電極、５６は誘電
体層、５７は上部電極、５８は第２の層間絶縁膜、５９
は上部配線である。
【０００５】この図によって、従来の高誘電体を用いた
ＤＲＡＭの製造工程を説明する。 第１工程 シリコン基板４１の上面にＬＯＣＯＳ酸化膜４２を形成
して素子形成領域を画定し、素子形成領域にｎ型不純物
を注入してソース領域４３とドレイン領域４４を形成
し、その上にゲート絶縁膜４５を形成し、その上にゲー
ト電極でもあるワード線４６，４７を形成し、その上に
保護膜４８を形成してスイッチングトランジスタを構成
し、ドレイン領域４４の上にビット線４９を形成し、そ
の上に保護膜５０を形成する。
ＤＲＡＭの製造工程を説明する。 第１工程 シリコン基板４１の上面にＬＯＣＯＳ酸化膜４２を形成
して素子形成領域を画定し、素子形成領域にｎ型不純物
を注入してソース領域４３とドレイン領域４４を形成
し、その上にゲート絶縁膜４５を形成し、その上にゲー
ト電極でもあるワード線４６，４７を形成し、その上に
保護膜４８を形成してスイッチングトランジスタを構成
し、ドレイン領域４４の上にビット線４９を形成し、そ
の上に保護膜５０を形成する。
【０００６】第２工程 その上に、第１の層間絶縁膜５１を形成し、リフローま
たは化学機械研磨（ＣＭＰ）等の手法によって表面を平
坦化し、この第１の層間絶縁膜５１にソース領域４３に
達するコンタクトホール５２を形成する。このコンタク
トホール５２を、ポリシリコン、タングステン等のプラ
グ材料で埋め込んでプラグ５３を形成し、その後、エッ
チバックＣＭＰ等により表面を平坦化する。
たは化学機械研磨（ＣＭＰ）等の手法によって表面を平
坦化し、この第１の層間絶縁膜５１にソース領域４３に
達するコンタクトホール５２を形成する。このコンタク
トホール５２を、ポリシリコン、タングステン等のプラ
グ材料で埋め込んでプラグ５３を形成し、その後、エッ
チバックＣＭＰ等により表面を平坦化する。
【０００７】第３工程 その上にバリア層５４を形成し、その上に導電体層を形
成してパターニングすることによって下部電極５５を形
成する。
成してパターニングすることによって下部電極５５を形
成する。
【０００８】第４工程 その上に誘電体層５６を形成し目的の形状にパターニン
グする。この誘電体層５６は、高誘電体である場合も強
誘電体である場合もある。その上に導電体層を形成し、
目的の形状と大きさにパターニングして上部電極５７を
形成する。
グする。この誘電体層５６は、高誘電体である場合も強
誘電体である場合もある。その上に導電体層を形成し、
目的の形状と大きさにパターニングして上部電極５７を
形成する。
【０００９】第５工程 その上に第２の層間絶縁膜５８を形成し、その上に導電
体層を形成してパターニングすることによって上部配線
５９を形成する。
体層を形成してパターニングすることによって上部配線
５９を形成する。
【００１０】
【発明が解決しようとする課題】図４によって説明した
構造の従来の半導体装置においては、バリア層５４の端
が誘電体層５６を形成する工程で酸化され易く、絶縁性
の酸化膜に変換されたり、バリア層５４に接している誘
電体層５６の膜質が劣化する等の問題がある。さらに、
バリア層５４を通して、下部のプラグ部分も酸化され易
く、プラグが高抵抗になったり、最悪の状態では絶縁物
になってしまう。本発明は、バリア層に接している誘電
体層の膜質が劣化したり、バリア層を通して下部のプラ
グ部分が酸化されて高抵抗化するのを防ぐ手段を提供す
ることを目的とする。
構造の従来の半導体装置においては、バリア層５４の端
が誘電体層５６を形成する工程で酸化され易く、絶縁性
の酸化膜に変換されたり、バリア層５４に接している誘
電体層５６の膜質が劣化する等の問題がある。さらに、
バリア層５４を通して、下部のプラグ部分も酸化され易
く、プラグが高抵抗になったり、最悪の状態では絶縁物
になってしまう。本発明は、バリア層に接している誘電
体層の膜質が劣化したり、バリア層を通して下部のプラ
グ部分が酸化されて高抵抗化するのを防ぐ手段を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】ＤＲＡＭの集積度が高く
なると、下部電極の平面の投影面積が小さくなるため
に、誘電体層を形成する工程で、バッファ層が酸化性雰
囲気により酸化され高抵抗あるいは絶縁性の層になって
しまう恐れがあった。本発明の半導体装置および半導体
装置の製造方法のように、請求項に記載した構成または
工程を採用することによって、バリア層が誘電体層の形
成工程で酸化性雰囲気に直接触れないため、バリア層が
酸化されにくくなり、低抵抗のプラグを形成することが
できる。
なると、下部電極の平面の投影面積が小さくなるため
に、誘電体層を形成する工程で、バッファ層が酸化性雰
囲気により酸化され高抵抗あるいは絶縁性の層になって
しまう恐れがあった。本発明の半導体装置および半導体
装置の製造方法のように、請求項に記載した構成または
工程を採用することによって、バリア層が誘電体層の形
成工程で酸化性雰囲気に直接触れないため、バリア層が
酸化されにくくなり、低抵抗のプラグを形成することが
できる。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置と半導
体装置の製造方法の実施の形態を図面を用いて説明す
る。
体装置の製造方法の実施の形態を図面を用いて説明す
る。
【００１３】（第１の実施の形態）図１、図２は、第１
の実施の形態の半導体装置の製造工程説明図であり、
（Ａ）〜（Ｇ）は各工程を示している。この図におい
て、１はシリコン基板、２はＬＯＣＯＳ酸化膜、３はソ
ース領域、４はドレイン領域、５はゲート絶縁膜、６，
７はワード線、８は保護膜、９はバリア層、１０はビッ
ト線、１１は第１の層間絶縁膜、１２はコンタクトホー
ル、１３は導電材料、１４はプラグ、１５は下部電極、
１６は誘電体層、１７は上部電極、１８は第２の層間絶
縁膜、１９は上部配線である。
の実施の形態の半導体装置の製造工程説明図であり、
（Ａ）〜（Ｇ）は各工程を示している。この図におい
て、１はシリコン基板、２はＬＯＣＯＳ酸化膜、３はソ
ース領域、４はドレイン領域、５はゲート絶縁膜、６，
７はワード線、８は保護膜、９はバリア層、１０はビッ
ト線、１１は第１の層間絶縁膜、１２はコンタクトホー
ル、１３は導電材料、１４はプラグ、１５は下部電極、
１６は誘電体層、１７は上部電極、１８は第２の層間絶
縁膜、１９は上部配線である。
【００１４】第１工程（図１（Ａ）参照） シリコン基板１の上面にＬＯＣＯＳ酸化膜２を形成して
素子形成領域を画定し、この素子形成領域にｎ型不純物
を選択的に注入してソース領域３とドレイン領域４を形
成し、その上に熱酸化によってゲート絶縁膜５を形成
し、その上にゲート電極でもあるワード線６，７を形成
し、その上にＳｉＯ2 からなる保護膜８を形成してスイ
ッチングトランジスタを構成する。
素子形成領域を画定し、この素子形成領域にｎ型不純物
を選択的に注入してソース領域３とドレイン領域４を形
成し、その上に熱酸化によってゲート絶縁膜５を形成
し、その上にゲート電極でもあるワード線６，７を形成
し、その上にＳｉＯ2 からなる保護膜８を形成してスイ
ッチングトランジスタを構成する。
【００１５】スイッチングトランジスタのソース領域３
の上の保護膜８を除去した後、シリコン基板１と後に形
成する下部電極１５が相互に拡散、反応するのを防ぐた
めのＴｉからなるバリア層９を形成し、ドレイン領域４
の上の保護膜８を除去した後、ビット線１０を形成す
る。
の上の保護膜８を除去した後、シリコン基板１と後に形
成する下部電極１５が相互に拡散、反応するのを防ぐた
めのＴｉからなるバリア層９を形成し、ドレイン領域４
の上の保護膜８を除去した後、ビット線１０を形成す
る。
【００１６】バリア層９として、前記のＴｉの他、Ｔｉ
Ｎや、Ｐｔ，Ｒｕ，Ｉｒおよびこれらを含む合金、Ｒ
ｕ，Ｉｒの導電性酸化物等を用いることができる。そし
て、その上に、目的とする第１の層間絶縁膜の厚さとキ
ャパシタの下部電極１５の高さをプラスした厚さ以上の
厚さのＳｉＯ2 からなる第１の層間絶縁膜１１をＣＶＤ
等によって形成する。
Ｎや、Ｐｔ，Ｒｕ，Ｉｒおよびこれらを含む合金、Ｒ
ｕ，Ｉｒの導電性酸化物等を用いることができる。そし
て、その上に、目的とする第１の層間絶縁膜の厚さとキ
ャパシタの下部電極１５の高さをプラスした厚さ以上の
厚さのＳｉＯ2 からなる第１の層間絶縁膜１１をＣＶＤ
等によって形成する。
【００１７】第２工程（図１（Ｂ）参照） 第１の層間絶縁膜１１を選択的に除去して、バリア層９
に達するコンタクトホール１２を形成する。
に達するコンタクトホール１２を形成する。
【００１８】第３工程（図１（Ｃ）参照） コンタクトホール１２を含む上面にＰｔ等の導電材料１
３をＣＶＤ等の成膜法によって形成し、コンタクトホー
ル１２を導電材料１３によって埋め込む。この導電材料
１３として、Ｐｔの他、Ｒｕ，Ｉｒおよびこれらの金属
を含む合金、Ｒｕ，Ｉｒの導電性酸化膜等を用いること
ができる。
３をＣＶＤ等の成膜法によって形成し、コンタクトホー
ル１２を導電材料１３によって埋め込む。この導電材料
１３として、Ｐｔの他、Ｒｕ，Ｉｒおよびこれらの金属
を含む合金、Ｒｕ，Ｉｒの導電性酸化膜等を用いること
ができる。
【００１９】第４工程（図１（Ｄ）参照） 導電材料１３と第１の層間絶縁膜１１を化学機械研磨等
によって研磨することによってプラグ１４と下部電極１
５を形成すると共に、第１の層間絶縁膜１１の表面を平
坦化する。したがって、残される第１の層間絶縁膜１１
の膜厚はプラグ１４の深さと下部電極１５の高さをプラ
スしたものである。
によって研磨することによってプラグ１４と下部電極１
５を形成すると共に、第１の層間絶縁膜１１の表面を平
坦化する。したがって、残される第１の層間絶縁膜１１
の膜厚はプラグ１４の深さと下部電極１５の高さをプラ
スしたものである。
【００２０】第５工程（図２（Ｅ）参照） 第１の層間絶縁膜１１をプラグ１４の深さまでエッチン
グする。この時点でプラグ１４と下部電極１５が一体の
形で形成される。
グする。この時点でプラグ１４と下部電極１５が一体の
形で形成される。
【００２１】第６工程（図２（Ｆ）参照） その上に、従来から知られている成膜方法によってチタ
ン酸ストロンチウム（ＳｒＴｉＯ3 、ＳＴＯ）等の誘電
率が大きい誘電体層１６を形成し、その上に導電材料を
形成し、パターニングして上部電極１７を形成する。
ン酸ストロンチウム（ＳｒＴｉＯ3 、ＳＴＯ）等の誘電
率が大きい誘電体層１６を形成し、その上に導電材料を
形成し、パターニングして上部電極１７を形成する。
【００２２】第７工程（図２（Ｇ）参照） その上にＳｉＯ2 からなる第２の層間絶縁膜１８を形成
し、その上にアルミニウム合金等からなる導電体層を形
成し、これをパターニングして上部配線１９を形成す
る。
し、その上にアルミニウム合金等からなる導電体層を形
成し、これをパターニングして上部配線１９を形成す
る。
【００２３】以上の工程により製造したＤＲＡＭは以下
に述べるような効果を有することがわかった。 従来の構造では、下部電極形状が（断面×高さ）＝
（０．３μｍ×０．３μｍ）×０．４μｍのとき、バリ
ア層が誘電体成膜中に酸化性雰囲気に曝されるために酸
化されて、高抵抗ないし絶縁物になり、さらに、ポリシ
リコンあるいはタングステンのプラグ部分も酸化され
て、プラグの抵抗が数十ｋΩ〜絶縁物というような高抵
抗を示していたが、本発明の構造、製造方法では、誘電
体膜成膜時にバリア層が酸化性の雰囲気に曝されないこ
と、さらに、プラグが下部電極と一体であることによ
り、数十Ω程度に低減することができるようになった。
に述べるような効果を有することがわかった。 従来の構造では、下部電極形状が（断面×高さ）＝
（０．３μｍ×０．３μｍ）×０．４μｍのとき、バリ
ア層が誘電体成膜中に酸化性雰囲気に曝されるために酸
化されて、高抵抗ないし絶縁物になり、さらに、ポリシ
リコンあるいはタングステンのプラグ部分も酸化され
て、プラグの抵抗が数十ｋΩ〜絶縁物というような高抵
抗を示していたが、本発明の構造、製造方法では、誘電
体膜成膜時にバリア層が酸化性の雰囲気に曝されないこ
と、さらに、プラグが下部電極と一体であることによ
り、数十Ω程度に低減することができるようになった。
【００２４】 また、高誘電体層がＳＴＯ膜で膜厚が
７５ｎｍ、上部電極がＴｉＮあるいはＰｔのとき、従来
の構造ではバリア層部分に高誘電体層がかかるため、キ
ャパシタのリーク電流＞１×１０6 ／Ａｃｍ2 ）の原因
になっていたが、本発明の構造によりリーク電流が１×
１０7 ／Ａｃｍ2 に軽減することができる。
７５ｎｍ、上部電極がＴｉＮあるいはＰｔのとき、従来
の構造ではバリア層部分に高誘電体層がかかるため、キ
ャパシタのリーク電流＞１×１０6 ／Ａｃｍ2 ）の原因
になっていたが、本発明の構造によりリーク電流が１×
１０7 ／Ａｃｍ2 に軽減することができる。
【００２５】（第２の実施の形態）図３は、第２の実施
の形態の半導体装置の構成説明図である。この図におい
て、２１はシリコン基板、２２はＬＯＣＯＳ酸化膜、２
３はソース領域、２４はドレイン領域、２５はゲート絶
縁膜、２６，２７はワード線、２８は保護膜、２９はバ
リア層、３０はビット線、３１は第１の層間絶縁膜、３
２はコンタクトホール、３３はプラグ、３４は下部電
極、３５は強誘電体層、３６はドライブ線、３７は第２
の層間絶縁膜、３８は上部配線である。
の形態の半導体装置の構成説明図である。この図におい
て、２１はシリコン基板、２２はＬＯＣＯＳ酸化膜、２
３はソース領域、２４はドレイン領域、２５はゲート絶
縁膜、２６，２７はワード線、２８は保護膜、２９はバ
リア層、３０はビット線、３１は第１の層間絶縁膜、３
２はコンタクトホール、３３はプラグ、３４は下部電
極、３５は強誘電体層、３６はドライブ線、３７は第２
の層間絶縁膜、３８は上部配線である。
【００２６】この実施の形態は、誘電体として強誘電体
を用いた不揮発性ＲＡＭに関するものである。この実施
の形態の半導体装置の構成をその製造方法とともに説明
する。
を用いた不揮発性ＲＡＭに関するものである。この実施
の形態の半導体装置の構成をその製造方法とともに説明
する。
【００２７】第１工程 シリコン基板２１の上面にＬＯＣＯＳ酸化膜２２を形成
して素子形成領域を画定し、この素子形成領域にｎ型不
純物を選択的に注入してソース領域２３とドレイン領域
２４を形成し、その上にゲート絶縁膜２５を形成し、そ
の上にゲート電極でもあるワード線２６，２７を形成
し、その上にＳｉＯ2 からなる保護膜２８を形成してス
イッチングトランジスタを構成する。
して素子形成領域を画定し、この素子形成領域にｎ型不
純物を選択的に注入してソース領域２３とドレイン領域
２４を形成し、その上にゲート絶縁膜２５を形成し、そ
の上にゲート電極でもあるワード線２６，２７を形成
し、その上にＳｉＯ2 からなる保護膜２８を形成してス
イッチングトランジスタを構成する。
【００２８】第２工程 ソース領域２３の上の保護膜２８を部分的に除去した
後、シリコン基板２１と後に形成する下部電極３４が相
互に拡散、反応するのを防ぐためのＴｉからなるバリア
層２９を形成し、ドレイン領域２４の上の保護膜２８を
部分的に除去した後、ビット線３０を形成する。そし
て、その上に、目的とする第１の層間絶縁膜の厚さとキ
ャパシタの下部電極３４の高さをプラスした厚さ以上の
厚さのＳｉＯ2 からなる第１の層間絶縁膜３１を形成す
る。
後、シリコン基板２１と後に形成する下部電極３４が相
互に拡散、反応するのを防ぐためのＴｉからなるバリア
層２９を形成し、ドレイン領域２４の上の保護膜２８を
部分的に除去した後、ビット線３０を形成する。そし
て、その上に、目的とする第１の層間絶縁膜の厚さとキ
ャパシタの下部電極３４の高さをプラスした厚さ以上の
厚さのＳｉＯ2 からなる第１の層間絶縁膜３１を形成す
る。
【００２９】第３工程 第１の層間絶縁膜３１を選択的に除去して、バリア層２
９に達するコンタクトホール３２を形成し、このコンタ
クトホール３２を含む上面にＰｔ等の導電材料を形成
し、コンタクトホール３２を導電材料によって埋め込
む。
９に達するコンタクトホール３２を形成し、このコンタ
クトホール３２を含む上面にＰｔ等の導電材料を形成
し、コンタクトホール３２を導電材料によって埋め込
む。
【００３０】第４工程 導電材料と第１の層間絶縁膜３１を化学機械研磨等によ
って平坦に研磨してプラグ３３と下部電極３４を形成
し、第１の層間絶縁膜３１をプラグ３３の深さまでエッ
チングする。
って平坦に研磨してプラグ３３と下部電極３４を形成
し、第１の層間絶縁膜３１をプラグ３３の深さまでエッ
チングする。
【００３１】第５工程 その上に、チタン酸ストロンチウム（ＳｒＴｉＯ3 、Ｓ
ＴＯ）等の強誘電体層３５を形成し、その上にドライブ
線３６を形成する。そして、その上にＳｉ2 Ｏ 3 からな
る第２の層間絶縁膜３７を形成し、その上に上部配線３
８を形成して不揮発性ＲＡＭを完成する。
ＴＯ）等の強誘電体層３５を形成し、その上にドライブ
線３６を形成する。そして、その上にＳｉ2 Ｏ 3 からな
る第２の層間絶縁膜３７を形成し、その上に上部配線３
８を形成して不揮発性ＲＡＭを完成する。
【００３２】この実施の形態の不揮発性ＲＡＭにおいて
も、第１の実施の形態のＤＲＡＭと同様に、製造工程に
おいて、下部電極につながるプラグの酸化を防ぐことが
でき、その抵抗値を数十Ω程度に低減することができ、
キャパシタのリーク電流を軽減することができた。
も、第１の実施の形態のＤＲＡＭと同様に、製造工程に
おいて、下部電極につながるプラグの酸化を防ぐことが
でき、その抵抗値を数十Ω程度に低減することができ、
キャパシタのリーク電流を軽減することができた。
【００３３】前記の本発明の実施の形態においては、Ｄ
ＲＡＭおよび不揮発性ＲＡＭの構成およびその製造方法
を説明したが、本発明はＤＲＡＭや不揮発性ＲＡＭに限
られることなく、一般に、酸化性雰囲気によって酸化さ
れやすい高誘電体層、強誘電体層等の被膜を用いる半導
体装置に適用できることはいうまでもない。
ＲＡＭおよび不揮発性ＲＡＭの構成およびその製造方法
を説明したが、本発明はＤＲＡＭや不揮発性ＲＡＭに限
られることなく、一般に、酸化性雰囲気によって酸化さ
れやすい高誘電体層、強誘電体層等の被膜を用いる半導
体装置に適用できることはいうまでもない。
【００３４】
【発明の効果】以上説明したように、本発明によると、
バリア層をプラグの下部に位置に形成することにより、
バリア層、プラグの酸化による高抵抗化、絶縁物化を防
止することができ、また、バリア層に誘電体層が接しな
くなくなるため、誘電体層強誘電体層の厚質が低下する
のを防止することができる。
バリア層をプラグの下部に位置に形成することにより、
バリア層、プラグの酸化による高抵抗化、絶縁物化を防
止することができ、また、バリア層に誘電体層が接しな
くなくなるため、誘電体層強誘電体層の厚質が低下する
のを防止することができる。
【図１】第１の実施の形態の半導体装置の製造工程説明
図（１）であり、（Ａ）〜（Ｄ）は各工程を示してい
る。
図（１）であり、（Ａ）〜（Ｄ）は各工程を示してい
る。
【図２】第１の実施の形態の半導体装置の製造工程説明
図（２）であり、（Ｅ）〜（Ｇ）は各工程を示してい
る。
図（２）であり、（Ｅ）〜（Ｇ）は各工程を示してい
る。
【図３】第２の実施の形態の半導体装置の構成説明図で
ある。
ある。
【図４】従来の高誘電体を用いたＤＲＡＭの構成説明図
である。
である。
１ シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ ソース領域 ４ ドレイン領域 ５ ゲート絶縁膜 ６，７ ワード線 ８ 保護膜 ９ バリア層 １０ ビット線 １１ 第１の層間絶縁膜 １２ コンタクトホール １３ 導電材料 １４ プラグ １５ 下部電極 １６ 誘電体層 １７ 上部電極 １８ 第２の層間絶縁膜 １９ 上部配線 ２１ シリコン基板 ２２ ＬＯＣＯＳ酸化膜 ２３ ソース領域 ２４ ドレイン領域 ２５ ゲート絶縁膜 ２６，２７ ワード線 ２８ 保護膜 ２９ バリア層 ３０ ビット線 ３１ 第１の層間絶縁膜 ３２ コンタクトホール ３３ プラグ ３４ 下部電極 ３５ 強誘電体層 ３６ ドライブ線 ３７ 第２の層間絶縁膜 ３８ 上部配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 誘電体層の下に下部電極とバリア層を有
し、該バリア層が、該下部電極に接続される層間絶縁膜
の下層のプラグの下に形成されていることを特徴とする
半導体装置。 - 【請求項２】 誘電体層が高誘電体層であり、該高誘電
体層と該高誘電体層を挟持する電極からなるキャパシタ
を蓄積容量とするＤＲＡＭを有することを特徴とする請
求項１に記載された半導体装置。 - 【請求項３】 誘電体層が強誘電体層であり、該強誘電
体層と該強誘電体を挟持する電極からなるキャパシタを
蓄積容量とする不揮発性ＲＡＭを有することを特徴とす
る請求項１に記載された半導体装置。 - 【請求項４】 半導体基板上にスイッチングトランジス
タを形成し、該スイッチングトランジスタの上のプラグ
を形成する予定の領域にバリア層を形成し、その上にキ
ャパシタの下部電極の高さ以上に層間絶縁膜を形成し、
該層間絶縁膜に該キャパシタの下部電極およびプラグを
形成するための該バリア層に達するコンタクトホールを
形成し、該コンタクトホールを含む上面にプラグ形成用
導電体層を形成し、該層間絶縁膜とプラグ形成用導電体
層を該下部電極の高さまで除去して平坦化し、該層間絶
縁膜をエッチングして該キャパシタの下部電極を露出さ
せ、該下部電極の上に高誘電体層を形成し、該高誘電体
層の上に上部電極を形成してＤＲＡＭを構成する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上にスイッチングトランジス
タを形成し、該スイッチングトランジスタの上のプラグ
を形成する予定の領域にバリア層を形成し、その上にキ
ャパシタの下部電極の高さ以上に層間絶縁膜を形成し、
該層間絶縁膜に該キャパシタの下部電極およびプラグを
形成するための該バリア層に達するコンタクトホールを
形成し、該コンタクトホールを含む上面にプラグ形成用
導電体層を形成し、該層間絶縁膜とプラグ形成用導電体
層を該下部電極の高さまで除去して平坦化し、該層間絶
縁膜をエッチングして該キャパシタの下部電極を露出さ
せ、該下部電極の上に強誘電体層を形成し、該強誘電体
層の上に上部電極を形成して不揮発性ＲＡＭを構成する
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238034A JPH0982914A (ja) | 1995-09-18 | 1995-09-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238034A JPH0982914A (ja) | 1995-09-18 | 1995-09-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982914A true JPH0982914A (ja) | 1997-03-28 |
Family
ID=17024195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238034A Withdrawn JPH0982914A (ja) | 1995-09-18 | 1995-09-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982914A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281536B1 (en) | 1998-04-08 | 2001-08-28 | Nec Corporation | Ferroelectric memory device with improved ferroelectric capacity characteristic |
| US6292352B1 (en) | 1999-06-07 | 2001-09-18 | Nec Corporation | Thin film capacitor |
| US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
| US7995373B2 (en) | 2008-08-29 | 2011-08-09 | Elpida Memory, Inc. | Semiconductor memory device and information processing system |
-
1995
- 1995-09-18 JP JP7238034A patent/JPH0982914A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281536B1 (en) | 1998-04-08 | 2001-08-28 | Nec Corporation | Ferroelectric memory device with improved ferroelectric capacity characteristic |
| US6292352B1 (en) | 1999-06-07 | 2001-09-18 | Nec Corporation | Thin film capacitor |
| US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
| US7995373B2 (en) | 2008-08-29 | 2011-08-09 | Elpida Memory, Inc. | Semiconductor memory device and information processing system |
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|---|---|---|---|
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