JPH10209394A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH10209394A JPH10209394A JP9010029A JP1002997A JPH10209394A JP H10209394 A JPH10209394 A JP H10209394A JP 9010029 A JP9010029 A JP 9010029A JP 1002997 A JP1002997 A JP 1002997A JP H10209394 A JPH10209394 A JP H10209394A
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Abstract
(57)【要約】
【課題】 キャパシタ誘電体膜に金属酸化膜からなる高
誘電体薄膜を用いた半導体記憶装置において、キャパシ
タ特性の劣化を防止した半導体記憶装置を提供する。 【解決手段】 層間絶縁膜上に形成された遮断膜のスト
レージ電極形成箇所のみを除去してストレージ電極を形
成し、ストレージ電極上に形成されるキャパシタ誘電体
膜とストレージコンタクトプラグとの間に遮断膜を設け
る。
誘電体薄膜を用いた半導体記憶装置において、キャパシ
タ特性の劣化を防止した半導体記憶装置を提供する。 【解決手段】 層間絶縁膜上に形成された遮断膜のスト
レージ電極形成箇所のみを除去してストレージ電極を形
成し、ストレージ電極上に形成されるキャパシタ誘電体
膜とストレージコンタクトプラグとの間に遮断膜を設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にＤＲＡＭの構造およびその製造方法に関する。
特にＤＲＡＭの構造およびその製造方法に関する。
【０００２】
【従来の技術】図７は従来の半導体記憶装置（ＤＲＡ
Ｍ）の断面図であり、図中、１はワード線、２はサイド
ウォール、３はビット線、４はビット線コンタクト部、
５は層間絶縁酸化膜、６はシリコン基板、７はストレー
ジコンタクトプラグ、１１はストレージ電極（キャパシ
タ下部電極）、１２はキャパシタ誘電体膜、１３はキャ
パシタ上部電極を示す。一般に、ストレージコンタクト
プラグ７、ストレージ電極１１、キャパシタ上部電極１
３には多結晶シリコンが用いられ、キャパシタ誘電体膜
１２にはＳｉＮ、ＳｉＯＮ等が用いられてきたが、近
年、キャパシタの大容量化を図るために、キャパシタ誘
電体膜に比誘電率の高いチタン酸ストロンチウム（ＳＴ
Ｏ）、五酸化二タンタル（Ｔａ2Ｏ5）、チタン酸化スト
ロンチウムバリウム（ＢＳＴ）が用いられ、これに伴っ
て、ストレージ電極１１’には酸化されにくい白金、ル
テニウム、酸化ルテニウム、イリジウム等の材料が用い
られるようになってきた。
Ｍ）の断面図であり、図中、１はワード線、２はサイド
ウォール、３はビット線、４はビット線コンタクト部、
５は層間絶縁酸化膜、６はシリコン基板、７はストレー
ジコンタクトプラグ、１１はストレージ電極（キャパシ
タ下部電極）、１２はキャパシタ誘電体膜、１３はキャ
パシタ上部電極を示す。一般に、ストレージコンタクト
プラグ７、ストレージ電極１１、キャパシタ上部電極１
３には多結晶シリコンが用いられ、キャパシタ誘電体膜
１２にはＳｉＮ、ＳｉＯＮ等が用いられてきたが、近
年、キャパシタの大容量化を図るために、キャパシタ誘
電体膜に比誘電率の高いチタン酸ストロンチウム（ＳＴ
Ｏ）、五酸化二タンタル（Ｔａ2Ｏ5）、チタン酸化スト
ロンチウムバリウム（ＢＳＴ）が用いられ、これに伴っ
て、ストレージ電極１１’には酸化されにくい白金、ル
テニウム、酸化ルテニウム、イリジウム等の材料が用い
られるようになってきた。
【０００３】
【発明が解決しようとする課題】６４メガビットＤＲＡ
Ｍ等のように半導体記憶装置が高集積化され、パターン
が微細化されるに伴い、上記ストレージコンタクトプラ
グ７上部を完全に覆うようにストレージ電極１１の位置
を合わせて形成することが困難となり、ストレージコン
タクトプラグ７上部がストレージ電極からはみ出す場合
も生じる。特に、半導体記憶装置の微細化に伴い、ビッ
ト線４やワード線１の上部を層間絶縁膜であるＳｉＯ2
とのエッチング選択性の高いＳｉＮ膜等の絶縁膜で覆
い、ストレージコンタクトプラグ７を埋め込むための開
口部がビット線４等の上部にかかるように形成されて
も、上記ＳｉＮ膜がエッチングされないため、ストレー
ジコンタクトプラグ７とビット線４等の短絡が起こらな
い構造をとることにより、ストレージコンタクトプラグ
７を逆に太くし、これによってストレージコンタクトプ
ラグ７下部とシリコン基板６との接続を確実にする構造
が用いられる場合がある（図５、６）。かかる構造で
は、ストレージコンタクトプラグ７上部の幅がストレー
ジ電極１１の短辺より大きくなるため、ストレージコン
タクトプラグ７上部はストレージ電極から必然的にはみ
出し、キャパシタ誘電体膜１２に接することとなる。こ
のため、キャパシタ誘電体膜１２にチタン酸ストロンチ
ウム（ＳＴＯ）等を用いた上記構造では、キャパシタ誘
電体膜１２中の酸素が多結晶シリコンのストレージコン
タクトプラグ７中に拡散することによりストレージコン
タクトプラグ７上部との界面にＳｉＯ2膜が形成され接
触抵抗が増大するとともにキャパシタ誘電体膜１２中の
酸素が減少することによりキャパシタ誘電体膜１２のリ
ーク電流が増加しキャパシタ特性が劣化し、またストレ
ージ電極１１には酸化されにくい白金等が用いられるた
め、かかるストレージ電極１１の加工時にエッチング液
あるいはエッチングガス等によりストレージコンタクト
プラグ７上部が腐食されるという問題が発生した。
Ｍ等のように半導体記憶装置が高集積化され、パターン
が微細化されるに伴い、上記ストレージコンタクトプラ
グ７上部を完全に覆うようにストレージ電極１１の位置
を合わせて形成することが困難となり、ストレージコン
タクトプラグ７上部がストレージ電極からはみ出す場合
も生じる。特に、半導体記憶装置の微細化に伴い、ビッ
ト線４やワード線１の上部を層間絶縁膜であるＳｉＯ2
とのエッチング選択性の高いＳｉＮ膜等の絶縁膜で覆
い、ストレージコンタクトプラグ７を埋め込むための開
口部がビット線４等の上部にかかるように形成されて
も、上記ＳｉＮ膜がエッチングされないため、ストレー
ジコンタクトプラグ７とビット線４等の短絡が起こらな
い構造をとることにより、ストレージコンタクトプラグ
７を逆に太くし、これによってストレージコンタクトプ
ラグ７下部とシリコン基板６との接続を確実にする構造
が用いられる場合がある（図５、６）。かかる構造で
は、ストレージコンタクトプラグ７上部の幅がストレー
ジ電極１１の短辺より大きくなるため、ストレージコン
タクトプラグ７上部はストレージ電極から必然的にはみ
出し、キャパシタ誘電体膜１２に接することとなる。こ
のため、キャパシタ誘電体膜１２にチタン酸ストロンチ
ウム（ＳＴＯ）等を用いた上記構造では、キャパシタ誘
電体膜１２中の酸素が多結晶シリコンのストレージコン
タクトプラグ７中に拡散することによりストレージコン
タクトプラグ７上部との界面にＳｉＯ2膜が形成され接
触抵抗が増大するとともにキャパシタ誘電体膜１２中の
酸素が減少することによりキャパシタ誘電体膜１２のリ
ーク電流が増加しキャパシタ特性が劣化し、またストレ
ージ電極１１には酸化されにくい白金等が用いられるた
め、かかるストレージ電極１１の加工時にエッチング液
あるいはエッチングガス等によりストレージコンタクト
プラグ７上部が腐食されるという問題が発生した。
【０００４】そこで、本発明は、キャパシタ誘電体膜に
金属酸化膜からなる高誘電体薄膜を用いた半導体記憶装
置においてキャパシタ特性の劣化を防止した半導体記憶
装置を提供することを目的とする。
金属酸化膜からなる高誘電体薄膜を用いた半導体記憶装
置においてキャパシタ特性の劣化を防止した半導体記憶
装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、層間絶縁膜上に形成された遮断膜のストレ
ージ電極形成箇所のみを除去してストレージ電極を形成
し、ストレージ電極上に形成されるキャパシタ誘電体膜
とストレージコンタクトプラグとの間に遮断膜を設ける
ことにより、キャパシタ誘電体膜とストレージコンタク
トプラグとの接触を防止し、キャパシタ特性の劣化を防
止した半導体記憶装置構造が得られることを見出し本発
明を完成した。
研究の結果、層間絶縁膜上に形成された遮断膜のストレ
ージ電極形成箇所のみを除去してストレージ電極を形成
し、ストレージ電極上に形成されるキャパシタ誘電体膜
とストレージコンタクトプラグとの間に遮断膜を設ける
ことにより、キャパシタ誘電体膜とストレージコンタク
トプラグとの接触を防止し、キャパシタ特性の劣化を防
止した半導体記憶装置構造が得られることを見出し本発
明を完成した。
【０００６】即ち、本発明は、複数のワード線およびビ
ット線を設けた半導体基板と、上記半導体基板上に設け
られた層間絶縁膜と、上記層間絶縁膜上に分離して設け
られたストレージ電極と、上記層間絶縁膜および上記ス
トレージ電極上の全面に順次積層して形成されたキャパ
シタ誘電体膜およびキャパシタ上部電極とを有するキャ
パシタと、上記層間絶縁膜中に設けられ、上記半導体基
板と上記ストレージ電極を電気的に接続するストレージ
コンタクトプラグとを少なくとも含む半導体記憶装置に
おいて、上記キャパシタ誘電体膜が、高誘電率の金属酸
化物材料から形成され、上記ストレージ電極の下部領域
から上記ストレージコンタクトプラグの上部領域がはみ
出した場合に、上記キャパシタ誘電体膜が上記ストレー
ジコンタクトプラグの上部領域と接触しないように、上
記キャパシタ誘電体膜の下部領域に遮断膜を設けること
を特徴とする半導体記憶装置である。半導体記憶装置の
高密度化に伴い、ストレージコンタクトプラグ上部に正
確な位置合わせによりストレージ電極を形成することが
困難となり、金属酸化物材料からなるキャパシタ誘電体
膜とストレージコンタクトプラグが接触する場合が発生
し、キャパシタ特性の劣化を招いていたが、本発明の構
造を用いることにより、遮断膜によりキャパシタ誘電体
膜とストレージコンタクトプラグとの接触が防止でき、
キャパシタ特性の劣化を防止することが可能となる。
ット線を設けた半導体基板と、上記半導体基板上に設け
られた層間絶縁膜と、上記層間絶縁膜上に分離して設け
られたストレージ電極と、上記層間絶縁膜および上記ス
トレージ電極上の全面に順次積層して形成されたキャパ
シタ誘電体膜およびキャパシタ上部電極とを有するキャ
パシタと、上記層間絶縁膜中に設けられ、上記半導体基
板と上記ストレージ電極を電気的に接続するストレージ
コンタクトプラグとを少なくとも含む半導体記憶装置に
おいて、上記キャパシタ誘電体膜が、高誘電率の金属酸
化物材料から形成され、上記ストレージ電極の下部領域
から上記ストレージコンタクトプラグの上部領域がはみ
出した場合に、上記キャパシタ誘電体膜が上記ストレー
ジコンタクトプラグの上部領域と接触しないように、上
記キャパシタ誘電体膜の下部領域に遮断膜を設けること
を特徴とする半導体記憶装置である。半導体記憶装置の
高密度化に伴い、ストレージコンタクトプラグ上部に正
確な位置合わせによりストレージ電極を形成することが
困難となり、金属酸化物材料からなるキャパシタ誘電体
膜とストレージコンタクトプラグが接触する場合が発生
し、キャパシタ特性の劣化を招いていたが、本発明の構
造を用いることにより、遮断膜によりキャパシタ誘電体
膜とストレージコンタクトプラグとの接触が防止でき、
キャパシタ特性の劣化を防止することが可能となる。
【０００７】上記半導体基板は、上記ストレージコンタ
クトプラグおよび上記ビット線に夫々接続されたソース
領域およびドレイン領域と、上記ソース領域および上記
ドレイン領域に挟まれ、ゲート電極として働く上記ビッ
ト線の下部のチャネル領域からなる電界効果トランジス
タを有することにより、一般的なＤＲＡＭが構成され
る。
クトプラグおよび上記ビット線に夫々接続されたソース
領域およびドレイン領域と、上記ソース領域および上記
ドレイン領域に挟まれ、ゲート電極として働く上記ビッ
ト線の下部のチャネル領域からなる電界効果トランジス
タを有することにより、一般的なＤＲＡＭが構成され
る。
【０００８】また、本発明は、上記ストレージコンタク
トプラグの上部領域の幅が上記ストレージ電極の下部領
域の短辺の長さより大きく、上記ストレージコンタクト
プラグの上部領域が上記ストレージ電極の下部領域から
はみ出していることを特徴とする半導体記憶装置であっ
てもよい。かかる構造の半導体記憶装置では、必然的に
ストレージコンタクトプラグ上部領域が上記ストレージ
電極下部領域からはみ出した構造となるため、ストレー
ジ電極形成領域以外の領域に遮断膜を形成することによ
り、キャパシタ誘電体膜とストレージコンタクトプラグ
との接触を防止し、キャパシタ特性の劣化を防止するこ
とが可能となる。
トプラグの上部領域の幅が上記ストレージ電極の下部領
域の短辺の長さより大きく、上記ストレージコンタクト
プラグの上部領域が上記ストレージ電極の下部領域から
はみ出していることを特徴とする半導体記憶装置であっ
てもよい。かかる構造の半導体記憶装置では、必然的に
ストレージコンタクトプラグ上部領域が上記ストレージ
電極下部領域からはみ出した構造となるため、ストレー
ジ電極形成領域以外の領域に遮断膜を形成することによ
り、キャパシタ誘電体膜とストレージコンタクトプラグ
との接触を防止し、キャパシタ特性の劣化を防止するこ
とが可能となる。
【０００９】上記金属酸化物材料が、チタン酸ストロン
チウム（ＳＴＯ）、五酸化二タンタル（Ｔａ2Ｏ5）、チ
タン酸ストロンチウムバリウム（ＢＳＴ）のいずれかか
らなることが好ましい。かかる高誘電率の誘電体材料を
キャパシタ誘電体膜に用いることにより、小型化された
キャパシタにおいても容量を大きくすることが可能とな
るからである。
チウム（ＳＴＯ）、五酸化二タンタル（Ｔａ2Ｏ5）、チ
タン酸ストロンチウムバリウム（ＢＳＴ）のいずれかか
らなることが好ましい。かかる高誘電率の誘電体材料を
キャパシタ誘電体膜に用いることにより、小型化された
キャパシタにおいても容量を大きくすることが可能とな
るからである。
【００１０】上記ストレージ電極は、シリコン、タング
ステン、窒化チタン、白金、ルテニウム、酸化ルテニウ
ム、イリジウムから選択される１または２以上の材料か
ら形成されることが好ましい。上記キャパシタ誘電体材
料に応じて適宜上記ストレージ電極材料を選択すること
により、上記キャパシタ誘電体膜からストレージ電極へ
の酸素の拡散が防止でき、キャパシタ特性の劣化を防止
することが可能となるからである。
ステン、窒化チタン、白金、ルテニウム、酸化ルテニウ
ム、イリジウムから選択される１または２以上の材料か
ら形成されることが好ましい。上記キャパシタ誘電体材
料に応じて適宜上記ストレージ電極材料を選択すること
により、上記キャパシタ誘電体膜からストレージ電極へ
の酸素の拡散が防止でき、キャパシタ特性の劣化を防止
することが可能となるからである。
【００１１】上記ストレージコンタクトプラグは、スト
レージ電極の材料に応じて、シリコン、タングステン、
窒化チタン、アルミニウム、コバルトシリサイド、チタ
ンシリサイド、タングステンシリサイドから選択される
１または２以上の材料から形成されることが好ましい。
レージ電極の材料に応じて、シリコン、タングステン、
窒化チタン、アルミニウム、コバルトシリサイド、チタ
ンシリサイド、タングステンシリサイドから選択される
１または２以上の材料から形成されることが好ましい。
【００１２】上記ストレージ電極と上記ストレージコン
タクトプラグは、異なる材料から形成されるものであっ
ても良い。
タクトプラグは、異なる材料から形成されるものであっ
ても良い。
【００１３】上記遮断膜は、ＳｉＮ膜であることが、遮
断膜の緻密性、取り扱い易さ等の点で好ましい。
断膜の緻密性、取り扱い易さ等の点で好ましい。
【００１４】また、本発明は、半導体基板上に複数のワ
ード線およびビット線を形成する工程と、上記半導体基
板、上記ワード線およびビット線上に層間絶縁膜を形成
する工程と、上記層間絶縁膜に開口部を設けて該開口部
を導電性材料で埋め込むことにより上記半導体基板と電
気的に接続されたストレージコンタクトプラグを形成す
る工程と、上記ストレージコンタクトプラグと夫々電気
的に接続された複数のストレージ電極を形成した後、上
記層間絶縁膜および上記ストレージ電極上の全面に高誘
電率の金属酸化物材料からなるキャパシタ誘電体膜およ
びキャパシタ上部電極を順次積層してキャパシタを形成
する工程とを含む半導体記憶装置の製造方法において、
更に、上記ストレージコンタクトプラグを形成した後
に、上記層間絶縁膜および上記ストレージコンタクトプ
ラグ上に、上記ストレージコンタクトプラグが上記キャ
パシタ誘電体膜と接触しないようにするための遮断膜を
形成する工程と、上記ストレージ電極を形成するため
に、上記ストレージ電極形成領域の上記遮断膜を除去す
る工程とを含むことを特徴とする半導体記憶装置の製造
方法でもある。
ード線およびビット線を形成する工程と、上記半導体基
板、上記ワード線およびビット線上に層間絶縁膜を形成
する工程と、上記層間絶縁膜に開口部を設けて該開口部
を導電性材料で埋め込むことにより上記半導体基板と電
気的に接続されたストレージコンタクトプラグを形成す
る工程と、上記ストレージコンタクトプラグと夫々電気
的に接続された複数のストレージ電極を形成した後、上
記層間絶縁膜および上記ストレージ電極上の全面に高誘
電率の金属酸化物材料からなるキャパシタ誘電体膜およ
びキャパシタ上部電極を順次積層してキャパシタを形成
する工程とを含む半導体記憶装置の製造方法において、
更に、上記ストレージコンタクトプラグを形成した後
に、上記層間絶縁膜および上記ストレージコンタクトプ
ラグ上に、上記ストレージコンタクトプラグが上記キャ
パシタ誘電体膜と接触しないようにするための遮断膜を
形成する工程と、上記ストレージ電極を形成するため
に、上記ストレージ電極形成領域の上記遮断膜を除去す
る工程とを含むことを特徴とする半導体記憶装置の製造
方法でもある。
【００１５】上記半導体記憶装置の製造方法は、上記ワ
ード線および／または上記ビット線の上面および／また
は側面にＳｉＮ膜を形成する工程を含むものであっても
良い。上記ワード線および／または上記ビット線の上面
および／または側面にＳｉＮ膜を形成することにより、
層間絶縁膜に開口部を形成してストレージコンタクトプ
ラグを埋め込み形成する場合に、上記ＳｉＮ膜がストレ
ージコンタクトプラグ埋め込み用開口部形成時にワード
線等の保護膜として働き、結果としてワード線等の上部
に上記開口部の一部が形成される場合であっても、ワー
ド線等とストレージコンタクトプラグとの短絡を防止す
ることができる。従って、従来より直径の大きなストレ
ージコンタクトプラグの形成が可能となり、半導体基板
とストレージコンタクトプラグ、ストレージコンタクト
プラグとストレージ電極の接続を確実に行うことが可能
となる。
ード線および／または上記ビット線の上面および／また
は側面にＳｉＮ膜を形成する工程を含むものであっても
良い。上記ワード線および／または上記ビット線の上面
および／または側面にＳｉＮ膜を形成することにより、
層間絶縁膜に開口部を形成してストレージコンタクトプ
ラグを埋め込み形成する場合に、上記ＳｉＮ膜がストレ
ージコンタクトプラグ埋め込み用開口部形成時にワード
線等の保護膜として働き、結果としてワード線等の上部
に上記開口部の一部が形成される場合であっても、ワー
ド線等とストレージコンタクトプラグとの短絡を防止す
ることができる。従って、従来より直径の大きなストレ
ージコンタクトプラグの形成が可能となり、半導体基板
とストレージコンタクトプラグ、ストレージコンタクト
プラグとストレージ電極の接続を確実に行うことが可能
となる。
【００１６】
実施の形態１．図１、２、３に、本発明の実施の形態１
にかかる半導体記憶装置の断面図、上面図および製造工
程図を示す。図中、図７と同一符号は同一または相当部
分を示し、また１５は第１アルミ電極を示す。まず、図
２（ａ）の工程では、ｐ型シリコン半導体基板６上にゲ
ート酸化膜を形成した後、多結晶シリコンを全面に成膜
し、レジストを用いてパターニングすることによりワー
ド線１を形成した後、ワード線１の周囲にＳｉＯ2から
なるサイドウォール２を形成する。続いて、イオン注入
技術等を用いて上記ワード線に挟まれた領域の所定の箇
所にソース／ドレイン領域となるｎ型領域６’を形成す
る。更に、全面にＳｉＯ2からなる第１層目の層間絶縁
膜５を形成した後、かかる層間絶縁膜５の一部を開口す
ることにより、ｎ型領域６’と接続された多結晶シリコ
ンのビット線３を形成し、その後、全面に第２層目の層
間絶縁膜５を形成する。
にかかる半導体記憶装置の断面図、上面図および製造工
程図を示す。図中、図７と同一符号は同一または相当部
分を示し、また１５は第１アルミ電極を示す。まず、図
２（ａ）の工程では、ｐ型シリコン半導体基板６上にゲ
ート酸化膜を形成した後、多結晶シリコンを全面に成膜
し、レジストを用いてパターニングすることによりワー
ド線１を形成した後、ワード線１の周囲にＳｉＯ2から
なるサイドウォール２を形成する。続いて、イオン注入
技術等を用いて上記ワード線に挟まれた領域の所定の箇
所にソース／ドレイン領域となるｎ型領域６’を形成す
る。更に、全面にＳｉＯ2からなる第１層目の層間絶縁
膜５を形成した後、かかる層間絶縁膜５の一部を開口す
ることにより、ｎ型領域６’と接続された多結晶シリコ
ンのビット線３を形成し、その後、全面に第２層目の層
間絶縁膜５を形成する。
【００１７】次に、図２（ｂ）に示すように、上記層間
絶縁膜５上に形成したレジストパターンにより、層間絶
縁膜５をシリコン半導体基板６のｎ型領域６’に達する
まで開口した後、ＣＶＤ法を用いて多結晶シリコンを開
口部内および層間絶縁膜５上に形成し、エッチバックあ
るいはＣＭＰ（化学的機械研磨法）を用いて開口部内に
のみ多結晶シリコンを残してストレージコンタクトプラ
グ７を形成する。かかるストレージコンタクトプラグ材
料としては、一般には多結晶シリコンが用いられるが、
窒化チタンやタングステン等の金属を用いることも可能
である。
絶縁膜５上に形成したレジストパターンにより、層間絶
縁膜５をシリコン半導体基板６のｎ型領域６’に達する
まで開口した後、ＣＶＤ法を用いて多結晶シリコンを開
口部内および層間絶縁膜５上に形成し、エッチバックあ
るいはＣＭＰ（化学的機械研磨法）を用いて開口部内に
のみ多結晶シリコンを残してストレージコンタクトプラ
グ７を形成する。かかるストレージコンタクトプラグ材
料としては、一般には多結晶シリコンが用いられるが、
窒化チタンやタングステン等の金属を用いることも可能
である。
【００１８】次に、図２（ｃ）に示すように、ＣＶＤ法
あるいはＬＰ−ＣＶＤ法を用いて３０〜５０ｎｍ厚のＳ
ｉＮ膜８を全面に形成した後、更に、図２（ｄ）に示す
ようにＣＶＤ法を用いて２００〜４００ｎｍ厚のＳｉＯ
2膜９を積層形成する。続いて、ストレージコンタクト
プラグ７上にストレージ電極を形成するために、ＳｉＯ
2膜９上にレジストパターン１０を形成する。
あるいはＬＰ−ＣＶＤ法を用いて３０〜５０ｎｍ厚のＳ
ｉＮ膜８を全面に形成した後、更に、図２（ｄ）に示す
ようにＣＶＤ法を用いて２００〜４００ｎｍ厚のＳｉＯ
2膜９を積層形成する。続いて、ストレージコンタクト
プラグ７上にストレージ電極を形成するために、ＳｉＯ
2膜９上にレジストパターン１０を形成する。
【００１９】次に、図３（ｅ）に示すように、レジスト
パターン１１をマスクに用いてＲＩＥ等を用いてストレ
ージコンタクトプラグ７上のＳｉＯ2膜１０およびＳｉ
Ｎ膜９を除去した後、レジストパターン１１も除去す
る。かかる工程では、上記レジストパターン１１形成時
にストレージコンタクトプラグ７上にレジストパターン
開口部が形成されるようにマスクの位置を合わせること
が必要となるが、半導体記憶装置の高密度化、微細化に
伴いストレージコンタクトプラグ７（上部の直径は０．
１μｍ程度）やストレージ電極１１のサイズも小さくな
るため、正確なマスク合わせは困難となり、上記レジス
トパターン開口部からストレージコンタクトプラグ７上
部がはみ出す場合が発生する。
パターン１１をマスクに用いてＲＩＥ等を用いてストレ
ージコンタクトプラグ７上のＳｉＯ2膜１０およびＳｉ
Ｎ膜９を除去した後、レジストパターン１１も除去す
る。かかる工程では、上記レジストパターン１１形成時
にストレージコンタクトプラグ７上にレジストパターン
開口部が形成されるようにマスクの位置を合わせること
が必要となるが、半導体記憶装置の高密度化、微細化に
伴いストレージコンタクトプラグ７（上部の直径は０．
１μｍ程度）やストレージ電極１１のサイズも小さくな
るため、正確なマスク合わせは困難となり、上記レジス
トパターン開口部からストレージコンタクトプラグ７上
部がはみ出す場合が発生する。
【００２０】次に、図３（ｆ）に示すように、全面に白
金等を蒸着した後、エッチバック法またはＣＭＰ法を用
いてＳｉＯ2９上の白金を除去した後、図３（ｇ）に示
すように、ＳｉＯ2膜９をエッチングにより除去して夫
々分離された複数のストレージ電極１１を形成する。
金等を蒸着した後、エッチバック法またはＣＭＰ法を用
いてＳｉＯ2９上の白金を除去した後、図３（ｇ）に示
すように、ＳｉＯ2膜９をエッチングにより除去して夫
々分離された複数のストレージ電極１１を形成する。
【００２１】最後に、図３（ｈ）に示すように、ＣＶＤ
法等によりチタン酸ストロンチウム膜、白金を順次堆積
し、キャパシタ誘電体膜１２およびキャパシタ上部電極
１３を形成した後、従来と同様の方法で第１アルミ配線
１５等を形成することにより、図１に示す半導体記憶装
置が完成する。図１（ａ）は、かかる半導体記憶装置の
断面図である、図１（ｂ）は上面図である。
法等によりチタン酸ストロンチウム膜、白金を順次堆積
し、キャパシタ誘電体膜１２およびキャパシタ上部電極
１３を形成した後、従来と同様の方法で第１アルミ配線
１５等を形成することにより、図１に示す半導体記憶装
置が完成する。図１（ａ）は、かかる半導体記憶装置の
断面図である、図１（ｂ）は上面図である。
【００２２】上記説明から明らかなように、本実施の形
態にかかる半導体記憶装置では、図３（ｅ）〜（ｇ）に
示すようにストレージ電極１１形成部分以外の基板表面
（層間絶縁膜５上面）はＳｉＮ膜８により覆われている
ため、ストレージ電極１１形成部分からストレージコン
タクトプラグ７表面がはみ出して形成された場合であっ
ても、かかるストレージコンタクトプラグ７上にはＳｉ
Ｎ膜８が形成されているため、図４（ａ）（ｂ）のキャ
パシタ部分の上面図および断面図に示すようにストレー
ジ電極１１上に形成されるキャパシタ誘電体膜１２は直
接ストレージコンタクトプラグ７とは接触しない構造と
なる（図２（ａ））。このため、キャパシタ誘電体膜１
１材料であるチタン酸ストロンチウムからストレージコ
ンタクトプラグ７への酸素の拡散が防止でき、ストレー
ジコンタクトプラグ７表面にＳｉＯ2膜が形成されて接
触抵抗が増大したり、キャパシタ誘電体膜１１中の酸素
量の低下によるキャパシタリーク電流の増加といったキ
ャパシタ特性の劣化を防止することが可能となる。
態にかかる半導体記憶装置では、図３（ｅ）〜（ｇ）に
示すようにストレージ電極１１形成部分以外の基板表面
（層間絶縁膜５上面）はＳｉＮ膜８により覆われている
ため、ストレージ電極１１形成部分からストレージコン
タクトプラグ７表面がはみ出して形成された場合であっ
ても、かかるストレージコンタクトプラグ７上にはＳｉ
Ｎ膜８が形成されているため、図４（ａ）（ｂ）のキャ
パシタ部分の上面図および断面図に示すようにストレー
ジ電極１１上に形成されるキャパシタ誘電体膜１２は直
接ストレージコンタクトプラグ７とは接触しない構造と
なる（図２（ａ））。このため、キャパシタ誘電体膜１
１材料であるチタン酸ストロンチウムからストレージコ
ンタクトプラグ７への酸素の拡散が防止でき、ストレー
ジコンタクトプラグ７表面にＳｉＯ2膜が形成されて接
触抵抗が増大したり、キャパシタ誘電体膜１１中の酸素
量の低下によるキャパシタリーク電流の増加といったキ
ャパシタ特性の劣化を防止することが可能となる。
【００２３】更には、ストレージ電極材料である白金の
エッチング工程においてもストレージコンタクトプラグ
表面がＳｉＮ膜により覆われているため、かかるエッチ
ング液によるストレージコンタクトプラグ７表面の腐食
（図８（ｂ））を防止でき、半導体記憶装置の信頼性向
上を図ることが可能となる。
エッチング工程においてもストレージコンタクトプラグ
表面がＳｉＮ膜により覆われているため、かかるエッチ
ング液によるストレージコンタクトプラグ７表面の腐食
（図８（ｂ））を防止でき、半導体記憶装置の信頼性向
上を図ることが可能となる。
【００２４】上記ストレージ電極材料、キャパシタ上部
電極材料には、白金のほかにルテニウム、酸化ルテニウ
ム、イリジウム等を用いることも可能であり、またキャ
パシタ誘電体膜材料にはチタン酸ストロンチウム（ＳＴ
Ｏ）のほかに五酸化二タンタル（Ｔａ2Ｏ5）、チタン酸
ストロンチウムバリウム（ＢＳＴ）等の金属酸化物、Ｐ
ＺＴ等の強誘電体材料を用いることも可能である。ま
た、電極材料に多結晶シリコン、キャパシタ誘電体膜材
料にＳｉＮ等を用いる従来の構造に本発明を適用するこ
とも可能である。
電極材料には、白金のほかにルテニウム、酸化ルテニウ
ム、イリジウム等を用いることも可能であり、またキャ
パシタ誘電体膜材料にはチタン酸ストロンチウム（ＳＴ
Ｏ）のほかに五酸化二タンタル（Ｔａ2Ｏ5）、チタン酸
ストロンチウムバリウム（ＢＳＴ）等の金属酸化物、Ｐ
ＺＴ等の強誘電体材料を用いることも可能である。ま
た、電極材料に多結晶シリコン、キャパシタ誘電体膜材
料にＳｉＮ等を用いる従来の構造に本発明を適用するこ
とも可能である。
【００２５】尚、本実施の形態では、半導体記憶装置と
してＤＲＡＭを例に述べたが、強誘電体ＲＡＭ（ＦＲＡ
Ｍ：Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ＲＡＭ）への適用
も可能である。
してＤＲＡＭを例に述べたが、強誘電体ＲＡＭ（ＦＲＡ
Ｍ：Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ＲＡＭ）への適用
も可能である。
【００２６】実施の形態２．本発明の他の実施の形態に
かかる半導体記憶装置の断面図を図５、６に示す。図
中、図１と同一符号は、同一または相当箇所を示し、更
に１６はＳｉＮ膜を示す。半導体記憶装置では、ストレ
ージコンタクトプラグ７を形成する工程（図２（ｂ））
において、ストレージコンタクトプラグ７が、ワード線
１の間のｎ型領域６’上に形成されるように層間絶縁膜
５に開口部を形成することが必要であり、かかる開口部
がずれてワード線１にかさなった場合は、ストレージコ
ンタクトプラグ７とワード線１が短絡し、半導体記憶装
置の故障原因となる。しかし、半導体記憶装置の微細化
に伴い、上記開口部形成時の位置合わせが困難となって
きたため、ワード線１のサイドウォール２をＳｉＯ2か
らなる層間絶縁膜５とのエッチング選択性の高いＳｉＮ
膜１６で形成し、上記開口部形成時に開口部がワード線
１上に重なった場合であっても、層間絶縁膜５のエッチ
ング液により上記ＳｉＮ膜はエッチングされず、ＳｉＮ
膜１６がワード線１の保護膜として働き、ストレージコ
ンタクトプラグ７とワード線１との短絡が防止される構
造が採用されている（図５）。特に、かかる構造におい
ては、従来のようにストレージコンタクトプラグ７の幅
をワード線１とワード線１の間の間隔より細くする必要
がないため、逆にストレージコンタクトプラグ７とシリ
コン半導体基板６との接続を確実にするために、ワード
線１とワード線１の間隔より幅の広いストレージコンタ
クトプラグ７が用いられる。この結果、ストレージコン
タクトプラグ７上部の直径は０．２〜０．３μｍ程度と
なり、図６（ａ）（ｂ）に示すように（図６（ａ）はス
トレージ電極の短辺方向の断面図、図６（ｂ）は上面図
である）、ストレージ電極１１の短辺（０．２〜０．３
μｍ）より大きくなる場合もある。従って、従来のキャ
パシタ構造を有する半導体記憶装置では、ストレージコ
ンタクトプラグ７上部とキャパシタ誘電体膜１２との接
触が不可避となるため、本実施の形態２では、ストレー
ジコンタクトプラグ７とキャパシタ誘電体膜１２との間
に実施の形態１と同様にＳｉＮ膜８を設け、ストレージ
コンタクトプラグ７とキャパシタ誘電体膜１２との接触
を防止し、キャパシタ特性の劣化等を防止している。
尚、図５、６では、ストレージコンタクトプラグ７がビ
ット線４にかかった場合のストレージコンタクトプラグ
７とビット線４の短絡を防止するために、ビット線４上
部にもＳｉＮ膜１６を形成しているが、ワード線１上部
のみに形成する構造でもかまわない。
かかる半導体記憶装置の断面図を図５、６に示す。図
中、図１と同一符号は、同一または相当箇所を示し、更
に１６はＳｉＮ膜を示す。半導体記憶装置では、ストレ
ージコンタクトプラグ７を形成する工程（図２（ｂ））
において、ストレージコンタクトプラグ７が、ワード線
１の間のｎ型領域６’上に形成されるように層間絶縁膜
５に開口部を形成することが必要であり、かかる開口部
がずれてワード線１にかさなった場合は、ストレージコ
ンタクトプラグ７とワード線１が短絡し、半導体記憶装
置の故障原因となる。しかし、半導体記憶装置の微細化
に伴い、上記開口部形成時の位置合わせが困難となって
きたため、ワード線１のサイドウォール２をＳｉＯ2か
らなる層間絶縁膜５とのエッチング選択性の高いＳｉＮ
膜１６で形成し、上記開口部形成時に開口部がワード線
１上に重なった場合であっても、層間絶縁膜５のエッチ
ング液により上記ＳｉＮ膜はエッチングされず、ＳｉＮ
膜１６がワード線１の保護膜として働き、ストレージコ
ンタクトプラグ７とワード線１との短絡が防止される構
造が採用されている（図５）。特に、かかる構造におい
ては、従来のようにストレージコンタクトプラグ７の幅
をワード線１とワード線１の間の間隔より細くする必要
がないため、逆にストレージコンタクトプラグ７とシリ
コン半導体基板６との接続を確実にするために、ワード
線１とワード線１の間隔より幅の広いストレージコンタ
クトプラグ７が用いられる。この結果、ストレージコン
タクトプラグ７上部の直径は０．２〜０．３μｍ程度と
なり、図６（ａ）（ｂ）に示すように（図６（ａ）はス
トレージ電極の短辺方向の断面図、図６（ｂ）は上面図
である）、ストレージ電極１１の短辺（０．２〜０．３
μｍ）より大きくなる場合もある。従って、従来のキャ
パシタ構造を有する半導体記憶装置では、ストレージコ
ンタクトプラグ７上部とキャパシタ誘電体膜１２との接
触が不可避となるため、本実施の形態２では、ストレー
ジコンタクトプラグ７とキャパシタ誘電体膜１２との間
に実施の形態１と同様にＳｉＮ膜８を設け、ストレージ
コンタクトプラグ７とキャパシタ誘電体膜１２との接触
を防止し、キャパシタ特性の劣化等を防止している。
尚、図５、６では、ストレージコンタクトプラグ７がビ
ット線４にかかった場合のストレージコンタクトプラグ
７とビット線４の短絡を防止するために、ビット線４上
部にもＳｉＮ膜１６を形成しているが、ワード線１上部
のみに形成する構造でもかまわない。
【００２７】このように、本実施の形態では、ストレー
ジコンタクトプラグ７上部の直径が、ストレージ電極１
１の短辺より大きくなる場合であっても、ＳｉＮ膜によ
りストレージコンタクトプラグ７とキャパシタ誘電体膜
１２との接触を防止し、キャパシタ特性の劣化等を防止
することが可能となる。
ジコンタクトプラグ７上部の直径が、ストレージ電極１
１の短辺より大きくなる場合であっても、ＳｉＮ膜によ
りストレージコンタクトプラグ７とキャパシタ誘電体膜
１２との接触を防止し、キャパシタ特性の劣化等を防止
することが可能となる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ストレージ電極形成部分からストレージコン
タクトプラグ上部がはみ出している場合であっても、ス
トレージコンタクトプラグとキャパシタ誘電体膜との間
にはＳｉＮ膜等の遮断膜が形成されているため、キャパ
シタ誘電体膜を構成する金属酸化膜材料中からストレー
ジコンタクトプラグへの酸素の拡散を防止することがで
き、この結果、ストレージコンタクトプラグ表面にＳｉ
Ｏ2膜が形成されることによる接触抵抗の増大、および
キャパシタ誘電体膜中の酸素量の低下によるキャパシタ
リーク電流の増加等のキャパシタ特性の劣化を防止する
ことが可能となる。
によれば、ストレージ電極形成部分からストレージコン
タクトプラグ上部がはみ出している場合であっても、ス
トレージコンタクトプラグとキャパシタ誘電体膜との間
にはＳｉＮ膜等の遮断膜が形成されているため、キャパ
シタ誘電体膜を構成する金属酸化膜材料中からストレー
ジコンタクトプラグへの酸素の拡散を防止することがで
き、この結果、ストレージコンタクトプラグ表面にＳｉ
Ｏ2膜が形成されることによる接触抵抗の増大、および
キャパシタ誘電体膜中の酸素量の低下によるキャパシタ
リーク電流の増加等のキャパシタ特性の劣化を防止する
ことが可能となる。
【図１】 （ａ） 本発明の実施の形態１にかかる半導
体記憶装置の断面図である。 （ｂ） 本発明の実施の形態１にかかる半導体記憶装置
の上面図である。
体記憶装置の断面図である。 （ｂ） 本発明の実施の形態１にかかる半導体記憶装置
の上面図である。
【図２】 本発明の実施の形態１にかかる半導体記憶装
置の製造工程図である。
置の製造工程図である。
【図３】 本発明の実施の形態１にかかる半導体記憶装
置の製造工程図である。
置の製造工程図である。
【図４】 （ａ） 本発明の実施の形態１にかかるキャ
パシタ部分の上面図である。 （ｂ） 本発明の実施の形態１にかかるキャパシタ部分
の断面図である。
パシタ部分の上面図である。 （ｂ） 本発明の実施の形態１にかかるキャパシタ部分
の断面図である。
【図５】 本発明の実施の形態２にかかる半導体記憶装
置の断面図である。
置の断面図である。
【図６】 （ａ） 本発明の実施の形態２にかかる半導
体記憶装置の短辺側の断面図である。 （ｂ） 本発明の実施の形態２にかかる半導体記憶装置
の上面図である。
体記憶装置の短辺側の断面図である。 （ｂ） 本発明の実施の形態２にかかる半導体記憶装置
の上面図である。
【図７】 従来の半導体記憶装置の断面図である。
【図８】 （ａ） 従来の半導体記憶装置のキャパシタ
部分の上面図である。 （ｂ） 従来の半導体記憶装置のキャパシタ部分の断面
図である。
部分の上面図である。 （ｂ） 従来の半導体記憶装置のキャパシタ部分の断面
図である。
１ ワード線、２ サイドウォール、３ ビット線、４
ビット線コンタクト部、５ 層間絶縁酸化膜、６ シ
リコン基板、７ ストレージコンタクトプラグ、１１
ストレージ電極（キャパシタ下部電極）、１２ キャパ
シタ誘電体膜、１３ キャパシタ上部電極。
ビット線コンタクト部、５ 層間絶縁酸化膜、６ シ
リコン基板、７ ストレージコンタクトプラグ、１１
ストレージ電極（キャパシタ下部電極）、１２ キャパ
シタ誘電体膜、１３ キャパシタ上部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (10)
- 【請求項１】 複数のワード線およびビット線を設けた
半導体基板と、 層間絶縁膜を介して上記半導体基板上に分離して設けら
れた複数のストレージ電極と、上記層間絶縁膜および上
記ストレージ電極上の全面に順次積層して形成されたキ
ャパシタ誘電体膜およびキャパシタ上部電極とから形成
される複数のキャパシタと、 上記層間絶縁膜中に設けられたストレージコンタクトプ
ラグにより、上記半導体基板と上記ストレージ電極が電
気的に接続される半導体記憶装置において、 上記キャパシタ誘電体膜が、高誘電率の金属酸化物材料
から形成され、 上記ストレージ電極の下部領域からはみ出す上記ストレ
ージコンタクトプラグの上部領域が上記キャパシタ誘電
体膜と接触しないように、上記キャパシタ誘電体膜の下
部領域に遮断膜を設けることを特徴とする半導体記憶装
置。 - 【請求項２】 上記半導体基板が、上記ストレージコン
タクトプラグおよび上記ビット線に夫々接続されるソー
ス領域およびドレイン領域と、上記ソース領域および上
記ドレイン領域に挟まれ、ゲート電極として働く上記ビ
ット線の下部のチャネル領域からなる電界効果トランジ
スタを有することを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 上記ストレージコンタクトプラグの上部
領域の幅が上記ストレージ電極の下部領域の短辺の長さ
より大きく、上記ストレージコンタクトプラグの上部領
域が上記ストレージ電極の下部領域からはみ出している
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 上記金属酸化物材料が、チタン酸ストロ
ンチウム（ＳＴＯ）、五酸化二タンタル（Ｔａ2Ｏ5）、
チタン酸ストロンチウムバリウム（ＢＳＴ）のいずれか
からなることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項５】 上記ストレージ電極が、シリコン、タン
グステン、窒化チタン、白金、ルテニウム、酸化ルテニ
ウム、イリジウムから選択される１または２以上の材料
から形成されることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項６】 上記ストレージコンタクトプラグが、シ
リコン、タングステン、窒化チタン、アルミニウム、コ
バルトシリサイド、チタンシリサイド、タングステンシ
リサイドから選択される１または２以上の材料から形成
されることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項７】 上記ストレージ電極と上記ストレージコ
ンタクトプラグが、異なる材料から形成されることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項８】 上記遮断膜が、ＳｉＮ膜であることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項９】 半導体基板上に複数のワード線およびビ
ット線を形成する工程と、 上記半導体基板、上記ワード線およびビット線上に層間
絶縁膜を形成する工程と、 上記層間絶縁膜に開口部を設けて該開口部を導電性材料
で埋め込むことにより上記半導体基板と電気的に接続さ
れたストレージコンタクトプラグを形成する工程と、 上記ストレージコンタクトプラグと夫々電気的に接続さ
れた複数のストレージ電極を形成した後、上記層間絶縁
膜および上記ストレージ電極上の全面に高誘電率の金属
酸化物材料からなるキャパシタ誘電体膜およびキャパシ
タ上部電極を順次積層してキャパシタを形成する工程と
を含む半導体記憶装置の製造方法において、 更に、上記ストレージコンタクトプラグを形成した後
に、上記層間絶縁膜および上記ストレージコンタクトプ
ラグ上に、上記ストレージコンタクトプラグが上記キャ
パシタ誘電体膜と接触しないようにするための遮断膜を
形成する工程と、 上記ストレージ電極を形成するために、上記ストレージ
電極形成領域の上記遮断膜を除去する工程とを含むこと
を特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 更に、上記ワード線および／または上
記ビット線の上面および／または側面にＳｉＮ膜を形成
する工程を含むことを特徴とする請求項９に記載の半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01002997A JP3396144B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01002997A JP3396144B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209394A true JPH10209394A (ja) | 1998-08-07 |
| JP3396144B2 JP3396144B2 (ja) | 2003-04-14 |
Family
ID=11738980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01002997A Expired - Fee Related JP3396144B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3396144B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000046856A1 (en) * | 1999-02-04 | 2000-08-10 | Rohm Co., Ltd. | Capacitor and method of its manufacture |
| US6292352B1 (en) | 1999-06-07 | 2001-09-18 | Nec Corporation | Thin film capacitor |
| US6369446B1 (en) | 1999-05-31 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Multilayered semiconductor device |
| US6534375B2 (en) | 2000-08-21 | 2003-03-18 | Hitachi, Ltd. | Method of forming a capacitor in a semiconductor integrated circuit device using a metal silicon nitride layer to protect an underlying metal silicide layer from oxidation during subsequent processing steps |
| US6723612B2 (en) | 2001-08-31 | 2004-04-20 | Renesas Technology Corproation | Semiconductor integrated circuit device and method of manufacturing the same |
| KR100624946B1 (ko) * | 1999-11-03 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| JP2007227944A (ja) * | 1998-07-13 | 2007-09-06 | Samsung Electronics Co Ltd | Ｄｒａｍ装置の製造方法 |
| JP2008053743A (ja) * | 1998-08-07 | 2008-03-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4778117B2 (ja) * | 2009-05-28 | 2011-09-21 | パナソニック株式会社 | メモリセルアレイ、メモリセルアレイの製造方法、不揮発性記憶装置、および、クロスポイント型のメモリセルアレイを構成するメモリセル |
-
1997
- 1997-01-23 JP JP01002997A patent/JP3396144B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6720603B2 (en) | 2000-08-21 | 2004-04-13 | Hitachi, Ltd. | Capacitor structure and a semiconductor device with a first metal layer, a second metal silicide layer formed over the first metal layer and a second metal layer formed over the second metal silicide layer |
| US6724034B2 (en) | 2001-08-31 | 2004-04-20 | Renesas Technology Corporation | Semiconductor integrated circuit device and manufacturing method which avoids oxidation of silicon plug during thermal treatment of capacitor insulating film |
| US6723612B2 (en) | 2001-08-31 | 2004-04-20 | Renesas Technology Corproation | Semiconductor integrated circuit device and method of manufacturing the same |
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| US8351244B2 (en) | 2009-05-28 | 2013-01-08 | Panasonic Corporation | Memory cell array, nonvolatile storage device, memory cell, and method of manufacturing memory cell array |
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| Publication number | Publication date |
|---|---|
| JP3396144B2 (ja) | 2003-04-14 |
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