JPH10173149A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10173149A JPH10173149A JP8333373A JP33337396A JPH10173149A JP H10173149 A JPH10173149 A JP H10173149A JP 8333373 A JP8333373 A JP 8333373A JP 33337396 A JP33337396 A JP 33337396A JP H10173149 A JPH10173149 A JP H10173149A
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Abstract
(57)【要約】 （修正有）
【課題】 容量記憶素子の絶縁膜としてぺロブスカイト
系絶縁膜を用いる場合、下部電極としてPtが用いられ
る。Ptは蒸気圧が高いハロゲン化合物を持たないため、
加工が困難であり、メモリの微細化のためにはPtを薄膜
化する必要がある。しかし、Ptの膜厚が薄いと、Ptの結
晶粒界を透過した酸素がバリア層まで拡散してバリア層
を酸化させ、電気的な導通が失われるという問題点があ
る。そこで、Ptの結晶粒径を制御して酸素の透過パスを
長くし、Ptを薄膜化してもバリア層が酸化されない構造
を実現する。 【解決手段】 Pt形成途中で成膜を停止した後に再びPt
形成を行えば、結晶粒の膜厚方向の長さが膜厚よりも短
くなり、酸素の透過パスである結晶粒界の長さを長くす
ることができる。成膜停止中に一時大気に曝す、スパッ
タエッチングを行う、加熱を行う等の処理を行ってもよ
い。
系絶縁膜を用いる場合、下部電極としてPtが用いられ
る。Ptは蒸気圧が高いハロゲン化合物を持たないため、
加工が困難であり、メモリの微細化のためにはPtを薄膜
化する必要がある。しかし、Ptの膜厚が薄いと、Ptの結
晶粒界を透過した酸素がバリア層まで拡散してバリア層
を酸化させ、電気的な導通が失われるという問題点があ
る。そこで、Ptの結晶粒径を制御して酸素の透過パスを
長くし、Ptを薄膜化してもバリア層が酸化されない構造
を実現する。 【解決手段】 Pt形成途中で成膜を停止した後に再びPt
形成を行えば、結晶粒の膜厚方向の長さが膜厚よりも短
くなり、酸素の透過パスである結晶粒界の長さを長くす
ることができる。成膜停止中に一時大気に曝す、スパッ
タエッチングを行う、加熱を行う等の処理を行ってもよ
い。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の中の、
特に容量記憶素子の形成方法に関するものである。
特に容量記憶素子の形成方法に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（DRAM）はおよそ３年で４倍の高集積化が行なわれてい
る。セル面積が縮小化しても必要な蓄積電荷量を確保す
るために、キャパシタ絶縁膜の薄膜化や立体構造電極に
よるキャパシタ面積の増大等が行なわれてきた。現在ま
でに量産化されたDRAMのキャパシタ絶縁膜は比誘電率3.
82のシリコン酸化膜（SiO2）や比誘電率7〜8のシリコン
窒化膜（Si3N4）が用いられてきた。しかし、256メガビ
ット以降のDRAMを考えると、キャパシタ絶縁膜を実効膜
厚1nm以下に薄膜化する必要があり、薄膜化に伴って増
大するリ−ク電流が許容限界を越える。比誘電率が22〜
25のタンタル酸化膜（Ta2O5）の採用が検討されている
が、それでも実効膜厚1.5nmが限界である。このTa2O5を
用いて256メガビットおよびギガビットスケ−ルのDRAM
を実現するためには、比誘電率が100を越える高誘電体
材料であるチタン酸ストロンチウムすなわちSrTiO3、ス
トロンチウムチタン酸バリウムすなわち（Ba、Sr）TiO
3、チタン酸鉛すなわちPbTiO3、チタン酸ジルコン酸鉛
すなわちPb（Ti、Zr）O3に代表されるようなペロブスカ
イト系絶縁膜の採用が必要である。また、DRAMだけでな
く、強誘電体の自発分極を利用した強誘電体不揮発性メ
モリのための強誘電体絶縁膜として利用する場合、強誘
電性を持つPbTiO3、Pb（Ti、Zr）O3、Bi系層状強誘電体
が採用される。ペロブスカイト系絶縁膜を採用する場
合、下部電極はスパッタ法によって形成されるPt膜が用
いられる。メモリの構造上、下部電極はトランジスタの
拡散層から引き上げられたプラグ（Si）とコンタクトを
取る必要がある。Pt膜は直接Siと接していると、熱工程
によりシリサイド化反応を起こす。するとSiが絶縁膜へ
拡散して膜質の低下を引き起こすため、Siとの間にTiN
膜等の反応防止としてのバリア層が必要である。特性の
良い（例えば比誘電率が大きい、残留分極が大きい）ペ
ロブスカイト系絶縁膜を得るためには、通常600℃以上
の成膜温度または酸化性雰囲気中でのポストアニ−ルが
必要である。しかし、下部電極Pt膜は酸素を透過させや
すい材料であるため、Pt膜厚が薄いと酸素がPtの結晶粒
界を透過してバリア層のTiN膜まで到達し、TiN膜が酸化
されて電気的な導電性が失われるという問題点があっ
た。それを防ぐため、従来はPt膜厚を厚くして酸素透過
パス（結晶粒界）を長くすることで対処していた。
（DRAM）はおよそ３年で４倍の高集積化が行なわれてい
る。セル面積が縮小化しても必要な蓄積電荷量を確保す
るために、キャパシタ絶縁膜の薄膜化や立体構造電極に
よるキャパシタ面積の増大等が行なわれてきた。現在ま
でに量産化されたDRAMのキャパシタ絶縁膜は比誘電率3.
82のシリコン酸化膜（SiO2）や比誘電率7〜8のシリコン
窒化膜（Si3N4）が用いられてきた。しかし、256メガビ
ット以降のDRAMを考えると、キャパシタ絶縁膜を実効膜
厚1nm以下に薄膜化する必要があり、薄膜化に伴って増
大するリ−ク電流が許容限界を越える。比誘電率が22〜
25のタンタル酸化膜（Ta2O5）の採用が検討されている
が、それでも実効膜厚1.5nmが限界である。このTa2O5を
用いて256メガビットおよびギガビットスケ−ルのDRAM
を実現するためには、比誘電率が100を越える高誘電体
材料であるチタン酸ストロンチウムすなわちSrTiO3、ス
トロンチウムチタン酸バリウムすなわち（Ba、Sr）TiO
3、チタン酸鉛すなわちPbTiO3、チタン酸ジルコン酸鉛
すなわちPb（Ti、Zr）O3に代表されるようなペロブスカ
イト系絶縁膜の採用が必要である。また、DRAMだけでな
く、強誘電体の自発分極を利用した強誘電体不揮発性メ
モリのための強誘電体絶縁膜として利用する場合、強誘
電性を持つPbTiO3、Pb（Ti、Zr）O3、Bi系層状強誘電体
が採用される。ペロブスカイト系絶縁膜を採用する場
合、下部電極はスパッタ法によって形成されるPt膜が用
いられる。メモリの構造上、下部電極はトランジスタの
拡散層から引き上げられたプラグ（Si）とコンタクトを
取る必要がある。Pt膜は直接Siと接していると、熱工程
によりシリサイド化反応を起こす。するとSiが絶縁膜へ
拡散して膜質の低下を引き起こすため、Siとの間にTiN
膜等の反応防止としてのバリア層が必要である。特性の
良い（例えば比誘電率が大きい、残留分極が大きい）ペ
ロブスカイト系絶縁膜を得るためには、通常600℃以上
の成膜温度または酸化性雰囲気中でのポストアニ−ルが
必要である。しかし、下部電極Pt膜は酸素を透過させや
すい材料であるため、Pt膜厚が薄いと酸素がPtの結晶粒
界を透過してバリア層のTiN膜まで到達し、TiN膜が酸化
されて電気的な導電性が失われるという問題点があっ
た。それを防ぐため、従来はPt膜厚を厚くして酸素透過
パス（結晶粒界）を長くすることで対処していた。
【０００３】
【発明が解決しようとする課題】上記の従来の技術で述
べたように、バリア層の酸化を防ぐためにはPtの膜厚を
厚くする必要があるが、Ptは蒸気圧の高い安定なハロゲ
ン化合物が存在しないため化学的なドライエッチングが
困難であり、Pt膜厚が厚くなると微細加工が困難にな
る。そのため高集積のメモリ実現のためには、酸素バリ
ア性が高く、薄膜化してもバリア層まで酸素が透過しな
いPt膜が必要である。
べたように、バリア層の酸化を防ぐためにはPtの膜厚を
厚くする必要があるが、Ptは蒸気圧の高い安定なハロゲ
ン化合物が存在しないため化学的なドライエッチングが
困難であり、Pt膜厚が厚くなると微細加工が困難にな
る。そのため高集積のメモリ実現のためには、酸素バリ
ア性が高く、薄膜化してもバリア層まで酸素が透過しな
いPt膜が必要である。
【０００４】
【課題を解決するための手段】Pt膜の酸素透過はPt結晶
粒界によって生じる。つまり酸素バリア性の高いPt膜を
得るためには、結晶粒界の長いPt膜を得ればよい。そう
することによって、Ptの膜厚が薄くなっても酸素の透過
パスが長くなり、バリア層まで酸素が拡散することを防
ぐことができる。従来技術によればPt膜は柱状に成長
し、結晶粒が膜厚方向に連続的につながる。そのため、
Ptの結晶粒界は膜厚方向に直線的になり酸素の透過パス
は短くなる。酸素の透過パスを長くするためには、Ptの
膜厚方向の結晶粒の長さが膜厚よりも小さく、結晶粒界
の長さが、少なくともPt膜厚よりも長くなるようにする
必要がある。具体的には、Pt形成を途中で停止し、その
後残りの膜厚を形成すればよい。また、停止時に一時大
気中に曝す、表面をスパッタエッチする、あるいは加熱
する等の処理を行った後にさらにPt形成を続けてもよ
い。また、Pt成膜途中で成膜条件を変化させることによ
っても粒成長を連続的でなくなるように形成することが
できる。
粒界によって生じる。つまり酸素バリア性の高いPt膜を
得るためには、結晶粒界の長いPt膜を得ればよい。そう
することによって、Ptの膜厚が薄くなっても酸素の透過
パスが長くなり、バリア層まで酸素が拡散することを防
ぐことができる。従来技術によればPt膜は柱状に成長
し、結晶粒が膜厚方向に連続的につながる。そのため、
Ptの結晶粒界は膜厚方向に直線的になり酸素の透過パス
は短くなる。酸素の透過パスを長くするためには、Ptの
膜厚方向の結晶粒の長さが膜厚よりも小さく、結晶粒界
の長さが、少なくともPt膜厚よりも長くなるようにする
必要がある。具体的には、Pt形成を途中で停止し、その
後残りの膜厚を形成すればよい。また、停止時に一時大
気中に曝す、表面をスパッタエッチする、あるいは加熱
する等の処理を行った後にさらにPt形成を続けてもよ
い。また、Pt成膜途中で成膜条件を変化させることによ
っても粒成長を連続的でなくなるように形成することが
できる。
【０００５】
【発明の実施の形態】まずバリア層としてTiN膜をスパ
ッタ法によってSi基板上に形成した。基板温度300℃、N
2流量28sccm、Ar流量4sccm、圧力0.6mTorr、DCパワ−12
kWにて行なった。スパッタ時間は60秒で、TiN膜は50nm
形成した。次にTiN膜上にPt膜をスパッタ法により形成
した。まず基板温度300℃、Ar流量100scccm、圧力3mTor
r、DCパワ−12kWでPtを50nm形成し、一時パワ−を落と
してスパッタを停止した。その後同条件でPtをさらに50
nm形成した。図１に合計100nm形成したPtの断面構造を
示す。Pt膜を２段階形成することによって、結晶粒の膜
厚方向の長さが膜厚よりも小さくなり、酸素の透過パス
である結晶粒界を長くすることができた。
ッタ法によってSi基板上に形成した。基板温度300℃、N
2流量28sccm、Ar流量4sccm、圧力0.6mTorr、DCパワ−12
kWにて行なった。スパッタ時間は60秒で、TiN膜は50nm
形成した。次にTiN膜上にPt膜をスパッタ法により形成
した。まず基板温度300℃、Ar流量100scccm、圧力3mTor
r、DCパワ−12kWでPtを50nm形成し、一時パワ−を落と
してスパッタを停止した。その後同条件でPtをさらに50
nm形成した。図１に合計100nm形成したPtの断面構造を
示す。Pt膜を２段階形成することによって、結晶粒の膜
厚方向の長さが膜厚よりも小さくなり、酸素の透過パス
である結晶粒界を長くすることができた。
【０００６】比較のために、Ptを連続して100nm形成し
た場合の断面構造を図３に示す。形成条件は基板温度30
0℃、Ar流量100scccm、圧力3mTorr、DCパワ−12kWであ
る。この場合、結晶粒の膜厚方向の長さが膜厚と同じに
なっており、酸素の透過パスとなる結晶粒界が短くなっ
ていることがわかる。
た場合の断面構造を図３に示す。形成条件は基板温度30
0℃、Ar流量100scccm、圧力3mTorr、DCパワ−12kWであ
る。この場合、結晶粒の膜厚方向の長さが膜厚と同じに
なっており、酸素の透過パスとなる結晶粒界が短くなっ
ていることがわかる。
【０００７】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である連続形成したものと、本発明によるPt膜
厚の半分を形成した時点で一時パワ−を落としてスパッ
タを停止したものを用意した。それらのPt上にPZTをゾ
ルゲル法で100nm形成し、650℃、２分の酸素雰囲気結晶
化アニ−ルを行なった試料を作成した。それらの試料を
SIMSによって深さ方向元素分析を行ない、TiN酸化膜厚
の下部電極Pt膜厚依存性を求めた。結果を図４に示す。
従来技術の連続形成Ptの場合、150nm以下に薄膜化する
と酸素の透過量が多くなり、TiN膜が酸化してしまう。
それに対し、本発明による２段階形成Pt膜の場合、Pt膜
厚100nm以下でも酸化されないことがわかる。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である連続形成したものと、本発明によるPt膜
厚の半分を形成した時点で一時パワ−を落としてスパッ
タを停止したものを用意した。それらのPt上にPZTをゾ
ルゲル法で100nm形成し、650℃、２分の酸素雰囲気結晶
化アニ−ルを行なった試料を作成した。それらの試料を
SIMSによって深さ方向元素分析を行ない、TiN酸化膜厚
の下部電極Pt膜厚依存性を求めた。結果を図４に示す。
従来技術の連続形成Ptの場合、150nm以下に薄膜化する
と酸素の透過量が多くなり、TiN膜が酸化してしまう。
それに対し、本発明による２段階形成Pt膜の場合、Pt膜
厚100nm以下でも酸化されないことがわかる。
【０００８】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図を図５に示す。膜厚
100nmのPtを用いた。従来方法の連続形成Pt膜ではTiN膜
が酸化され、メモリ特性がとれなかったが、本発明を用
いればDRAMに適用しても強誘電体不揮発性メモリに適用
しても容量記憶素子としての動作が確認された。
量記憶素子を作成した。要部断面図を図５に示す。膜厚
100nmのPtを用いた。従来方法の連続形成Pt膜ではTiN膜
が酸化され、メモリ特性がとれなかったが、本発明を用
いればDRAMに適用しても強誘電体不揮発性メモリに適用
しても容量記憶素子としての動作が確認された。
【０００９】Ptの結晶粒の膜厚方向の長さを膜厚よりも
小さくする方法としては、途中で形成を停止させたPt表
面を一時大気開放する方法がある。具体的には、発明の
実施の形態１で示した条件で形成したTiN膜上に基板温
度300℃、Ar流量100scccm、圧力3mTorr、DCパワ−12kW
でPtを50nm形成し、一時間の大気開放を行った。その後
同条件でPtをさらに50nm形成した。Ptの断面構造は図１
に示したものと同様であった。
小さくする方法としては、途中で形成を停止させたPt表
面を一時大気開放する方法がある。具体的には、発明の
実施の形態１で示した条件で形成したTiN膜上に基板温
度300℃、Ar流量100scccm、圧力3mTorr、DCパワ−12kW
でPtを50nm形成し、一時間の大気開放を行った。その後
同条件でPtをさらに50nm形成した。Ptの断面構造は図１
に示したものと同様であった。
【００１０】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である連続形成したものと、本発明によるPt膜
厚の半分を形成した時点で大気開放を行ったものを用意
した。それらのPt上にPZTをゾルゲル法で100nm形成し、
650℃、２分の酸素雰囲気結晶化アニ−ルを行なった試
料を作成した。それらの試料をSIMSによって深さ方向元
素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性
を求めた。本発明による大気開放Pt膜の場合、発明の実
施の形態１の場合と同様にPt膜厚100nm以下でも酸化さ
れないことがわかった。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である連続形成したものと、本発明によるPt膜
厚の半分を形成した時点で大気開放を行ったものを用意
した。それらのPt上にPZTをゾルゲル法で100nm形成し、
650℃、２分の酸素雰囲気結晶化アニ−ルを行なった試
料を作成した。それらの試料をSIMSによって深さ方向元
素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性
を求めた。本発明による大気開放Pt膜の場合、発明の実
施の形態１の場合と同様にPt膜厚100nm以下でも酸化さ
れないことがわかった。
【００１１】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の連続形成Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の連続形成Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
【００１２】Ptの結晶粒の膜厚方向の長さを膜厚よりも
小さくする方法としては、途中で形成を停止させたPt表
面をスパッタエッチする方法がある。具体的には、発明
の実施の形態１で示した条件で形成したTiN膜上に基板
温度300℃、Ar流量100scccm、圧力3mTorr、DCパワ−12k
WでPtを50nm形成し、室温でAr流量100scccm、圧力3mTor
r、DCパワ−200Wで１分間のスパッタエッチを行った。
その後同条件でPtをさらに50nm形成した。Ptの断面構造
は図１に示したものと同様であった。
小さくする方法としては、途中で形成を停止させたPt表
面をスパッタエッチする方法がある。具体的には、発明
の実施の形態１で示した条件で形成したTiN膜上に基板
温度300℃、Ar流量100scccm、圧力3mTorr、DCパワ−12k
WでPtを50nm形成し、室温でAr流量100scccm、圧力3mTor
r、DCパワ−200Wで１分間のスパッタエッチを行った。
その後同条件でPtをさらに50nm形成した。Ptの断面構造
は図１に示したものと同様であった。
【００１３】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である連続形成したものと、本発明によるPt膜
厚の半分を形成した時点でPt表面のスパッタエッチング
を行ったものを用意した。それらのPt上にPZTをゾルゲ
ル法で100nm形成し、650℃、２分の酸素雰囲気結晶化ア
ニ−ルを行なった試料を作成した。それらの試料をSIMS
によって深さ方向元素分析を行ない、TiN酸化膜厚の下
部電極Pt膜厚依存性を求めた。本発明によるスパッタエ
ッチングPt膜の場合、発明の実施の形態１の場合と同様
にPt膜厚100nm以下でも酸化されないことがわかった。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である連続形成したものと、本発明によるPt膜
厚の半分を形成した時点でPt表面のスパッタエッチング
を行ったものを用意した。それらのPt上にPZTをゾルゲ
ル法で100nm形成し、650℃、２分の酸素雰囲気結晶化ア
ニ−ルを行なった試料を作成した。それらの試料をSIMS
によって深さ方向元素分析を行ない、TiN酸化膜厚の下
部電極Pt膜厚依存性を求めた。本発明によるスパッタエ
ッチングPt膜の場合、発明の実施の形態１の場合と同様
にPt膜厚100nm以下でも酸化されないことがわかった。
【００１４】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の連続形成Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の連続形成Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
【００１５】Ptの結晶粒の膜厚方向の長さを膜厚よりも
小さくする方法としては、途中で形成を停止させたPtを
加熱処理する方法がある。具体的には、発明の実施の形
態１で示した条件で形成したTiN膜上に基板温度300℃、
Ar流量100scccm、圧力3mTorr、DCパワ−12kWでPtを50nm
形成した後にプラズマを停止し、基板温度を600℃まで
昇温して10分間加熱処理した。その後同条件でPtをさら
に50nm形成した。Ptの断面構造は図１に示したものと同
様であった。
小さくする方法としては、途中で形成を停止させたPtを
加熱処理する方法がある。具体的には、発明の実施の形
態１で示した条件で形成したTiN膜上に基板温度300℃、
Ar流量100scccm、圧力3mTorr、DCパワ−12kWでPtを50nm
形成した後にプラズマを停止し、基板温度を600℃まで
昇温して10分間加熱処理した。その後同条件でPtをさら
に50nm形成した。Ptの断面構造は図１に示したものと同
様であった。
【００１６】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術による連続形成したものと、本発明によるPt膜
厚の半分を形成した時点で加熱処理を行ったものを用意
した。それらのPt上にPZTをゾルゲル法で100nm形成し、
650℃、２分の酸素雰囲気結晶化アニ−ルを行なった試
料を作成した。それらの試料をSIMSによって深さ方向元
素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性
を求めた。本発明による加熱処理Pt膜の場合、発明の実
施の形態１の場合と同様にPt膜厚100nm以下でも酸化さ
れないことがわかった。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術による連続形成したものと、本発明によるPt膜
厚の半分を形成した時点で加熱処理を行ったものを用意
した。それらのPt上にPZTをゾルゲル法で100nm形成し、
650℃、２分の酸素雰囲気結晶化アニ−ルを行なった試
料を作成した。それらの試料をSIMSによって深さ方向元
素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性
を求めた。本発明による加熱処理Pt膜の場合、発明の実
施の形態１の場合と同様にPt膜厚100nm以下でも酸化さ
れないことがわかった。
【００１７】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の連続形成Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の連続形成Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
【００１８】Ptの結晶粒の膜厚方向の長さを膜厚よりも
小さくする方法としては、途中でPtのスパッタ条件を変
える方法がある。具体的には、発明の実施の形態１で示
した条件で形成したTiN膜上に基板温度300℃、Ar流量10
0scccm、圧力3mTorr、DCパワ−12kWでPtを50nm形成した
後に基板温度を200℃まで降温して、Ar流量１００ｓｃ
ｃｃｍ、圧力３ｍＴｏｒｒ、DCパワ−12kWでPtをさらに
50nm形成した。図２に合計100nm形成したPtの断面構造
を示す。Pt形成途中に基板温度を下げることによって、
結晶粒径の異なる２層構造にすることができ、酸素の透
過パスである結晶粒界を長くすることができた。逆に形
成途中で基板温度を上げることによっても結晶粒径の異
なる２層構造にすることができる。基板温度については
ここで示した条件に限ったものではなく、２層の基板温
度条件が少なくとも５０℃以上異なっていればよい。
小さくする方法としては、途中でPtのスパッタ条件を変
える方法がある。具体的には、発明の実施の形態１で示
した条件で形成したTiN膜上に基板温度300℃、Ar流量10
0scccm、圧力3mTorr、DCパワ−12kWでPtを50nm形成した
後に基板温度を200℃まで降温して、Ar流量１００ｓｃ
ｃｃｍ、圧力３ｍＴｏｒｒ、DCパワ−12kWでPtをさらに
50nm形成した。図２に合計100nm形成したPtの断面構造
を示す。Pt形成途中に基板温度を下げることによって、
結晶粒径の異なる２層構造にすることができ、酸素の透
過パスである結晶粒界を長くすることができた。逆に形
成途中で基板温度を上げることによっても結晶粒径の異
なる２層構造にすることができる。基板温度については
ここで示した条件に限ったものではなく、２層の基板温
度条件が少なくとも５０℃以上異なっていればよい。
【００１９】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である同一基板温度で連続形成したものと、本
発明によるPt膜厚の半分で基板温度を変化させたものを
用意した。それらのPt上にPZTをゾルゲル法で100nm形成
し、650℃、２分の酸素雰囲気結晶化アニ−ルを行なっ
た試料を作成した。それらの試料をSIMSによって深さ方
向元素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依
存性を求めた。本発明による基板温度を変化させたPt膜
の場合、発明の実施の形態１の場合と同様にPt膜厚100n
m以下でも酸化されないことがわかった。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である同一基板温度で連続形成したものと、本
発明によるPt膜厚の半分で基板温度を変化させたものを
用意した。それらのPt上にPZTをゾルゲル法で100nm形成
し、650℃、２分の酸素雰囲気結晶化アニ−ルを行なっ
た試料を作成した。それらの試料をSIMSによって深さ方
向元素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依
存性を求めた。本発明による基板温度を変化させたPt膜
の場合、発明の実施の形態１の場合と同様にPt膜厚100n
m以下でも酸化されないことがわかった。
【００２０】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の同一条件Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の同一条件Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
【００２１】Ptの結晶粒の膜厚方向の長さを膜厚よりも
小さくする方法としては、途中でPtのスパッタ条件を変
える方法がある。具体的には、発明の実施の形態１で示
した条件で形成したTiN膜上に基板温度300℃、Ar流量10
0scccm、圧力3mTorr、DCパワ−12kWでPtを50nm形成した
後に圧力を5mTorrまで増やして、基板温度300℃、Ar流
量100scccm、DCパワ−12kWでPtをさらに50nm形成した。
Ptの断面構造は図２に示したものと同様であった。逆に
形成途中で圧力を下げることによっても結晶粒径の異な
る２層構造にすることができる。圧力についてはここで
示した条件に限ったものではなく、２層の圧力条件が少
なくとも１mTorr以上異なっていればよい。
小さくする方法としては、途中でPtのスパッタ条件を変
える方法がある。具体的には、発明の実施の形態１で示
した条件で形成したTiN膜上に基板温度300℃、Ar流量10
0scccm、圧力3mTorr、DCパワ−12kWでPtを50nm形成した
後に圧力を5mTorrまで増やして、基板温度300℃、Ar流
量100scccm、DCパワ−12kWでPtをさらに50nm形成した。
Ptの断面構造は図２に示したものと同様であった。逆に
形成途中で圧力を下げることによっても結晶粒径の異な
る２層構造にすることができる。圧力についてはここで
示した条件に限ったものではなく、２層の圧力条件が少
なくとも１mTorr以上異なっていればよい。
【００２２】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である同一圧力で連続形成したものと、本発明
によるPt膜厚の半分で圧力を変化させたものを用意し
た。それらのPt上にPZTをゾルゲル法で100nm形成し、65
0℃、２分の酸素雰囲気結晶化アニ−ルを行なった試料
を作成した。それらの試料をSIMSによって深さ方向元素
分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性を
求めた。本発明による圧力を変化させたPt膜の場合、発
明の実施の形態１の場合と同様にPt膜厚100nm以下でも
酸化されないことがわかった。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である同一圧力で連続形成したものと、本発明
によるPt膜厚の半分で圧力を変化させたものを用意し
た。それらのPt上にPZTをゾルゲル法で100nm形成し、65
0℃、２分の酸素雰囲気結晶化アニ−ルを行なった試料
を作成した。それらの試料をSIMSによって深さ方向元素
分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性を
求めた。本発明による圧力を変化させたPt膜の場合、発
明の実施の形態１の場合と同様にPt膜厚100nm以下でも
酸化されないことがわかった。
【００２３】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の同一条件Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の同一条件Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
【００２４】Ptの結晶粒の膜厚方向の長さを膜厚よりも
小さくする方法としては、途中でPtのスパッタ条件を変
える方法がある。具体的には、発明の実施の形態１で示
した条件で形成したTiN膜上に基板温度300℃、Ar流量10
0scccm、圧力3mTorr、DCパワ−12kWで成長速度20nm/秒
でPtを50nm形成した後にDCパワ−を8kWまで落として、
基板温度300℃、Ar流量100scccm、圧力3mTorrで成長速
度を15nm/秒まで下げてPtをさらに50nm形成した。Ptの
断面構造は図２に示したものと同様であった。逆に形成
途中で成長速度を上げることによっても結晶粒径の異な
る２層構造にすることができる。成長速度についてはこ
こで示した条件に限ったものではなく、２層の成長速度
が少なくとも1nm/秒以上異なっていればよい。
小さくする方法としては、途中でPtのスパッタ条件を変
える方法がある。具体的には、発明の実施の形態１で示
した条件で形成したTiN膜上に基板温度300℃、Ar流量10
0scccm、圧力3mTorr、DCパワ−12kWで成長速度20nm/秒
でPtを50nm形成した後にDCパワ−を8kWまで落として、
基板温度300℃、Ar流量100scccm、圧力3mTorrで成長速
度を15nm/秒まで下げてPtをさらに50nm形成した。Ptの
断面構造は図２に示したものと同様であった。逆に形成
途中で成長速度を上げることによっても結晶粒径の異な
る２層構造にすることができる。成長速度についてはこ
こで示した条件に限ったものではなく、２層の成長速度
が少なくとも1nm/秒以上異なっていればよい。
【００２５】次に酸素のバリア性を比較した。TiN膜上
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である同一成長速度で連続形成したものと、本
発明によるPt膜厚の半分で成長速度を変化させたものを
用意した。それらのPt上にPZTをゾルゲル法で100nm形成
し、650℃、２分の酸素雰囲気結晶化アニ−ルを行なっ
た試料を作成した。その試料をSIMSによって深さ方向元
素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性
を求めた。本発明による成長速度を変化させたPt膜の場
合、発明の実施の形態１の場合と同様にPt膜厚100nm以
下でも酸化されないことがわかった。
に50nmから200nmのPtをスパッタ法によって形成した。
従来技術である同一成長速度で連続形成したものと、本
発明によるPt膜厚の半分で成長速度を変化させたものを
用意した。それらのPt上にPZTをゾルゲル法で100nm形成
し、650℃、２分の酸素雰囲気結晶化アニ−ルを行なっ
た試料を作成した。その試料をSIMSによって深さ方向元
素分析を行ない、TiN酸化膜厚の下部電極Pt膜厚依存性
を求めた。本発明による成長速度を変化させたPt膜の場
合、発明の実施の形態１の場合と同様にPt膜厚100nm以
下でも酸化されないことがわかった。
【００２６】本発明を用いて形成したPt膜を用いて、容
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の同一条件Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
量記憶素子を作成した。要部断面図は発明の実施の形態
１で示した図５と同様である。膜厚100nmのPtを用い
た。従来方法の同一条件Pt膜ではTiN膜が酸化され、メ
モリ特性がとれなかったが、本発明を用いればDRAMに適
用しても強誘電体不揮発性メモリに適用しても容量記憶
素子としての動作が確認された。
【００２７】
【発明の効果】本発明を用いることにより、酸素バリア
性の高いPt膜を得ることができるため、キャパシタの下
部電極Pt膜厚を100nmまで薄膜化できる。そのため、DRA
Mや強誘電体不揮発性メモリ等の容量記憶素子の微細
化、高集積化が可能となった。
性の高いPt膜を得ることができるため、キャパシタの下
部電極Pt膜厚を100nmまで薄膜化できる。そのため、DRA
Mや強誘電体不揮発性メモリ等の容量記憶素子の微細
化、高集積化が可能となった。
【図１】本発明による２段階形成Pt膜の断面構造を示す
図。
図。
【図２】本発明による結晶粒径の異なる２層構造からな
るPt膜の断面構造を示す図。
るPt膜の断面構造を示す図。
【図３】従来技術による連続形成Pt膜の断面構造を示す
図。
図。
【図４】バリア層TiN膜の酸化膜厚の、Pt膜厚依存性。
【図５】本発明によるPt膜を用いた容量記憶素子の要部
断面図。
断面図。
１・・・Si 基板 ２・・・TiN 膜 ３・・・Pt 膜 ４・・・SiO2 膜 ５・・・n+Si（ソ−ス・ドレイン領域） ６・・・Wポリサイド（ワ−ド線） ７・・・Wポリサイド（下部ビット線） ８・・・多結晶 Si プラグ ９・・・バリア層 TiN 膜 １０・・・下部電極（Pt） １１・・・PZT 膜 １２・・・上部電極（Pt） １３・・・上部ビット線（W） １４・・・BPSG。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 平谷 正彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 藤崎 芳久 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (18)
- 【請求項１】第一の下部電極、第二の下部電極、絶縁
膜、上部電極の順に積層されるキャパシタを備えた半導
体装置において、該キャパシタの第二の下部電極の結晶
粒の膜厚方向の大きさが、該第二の下部電極の膜厚より
も小さいことを特徴とする半導体装置。 - 【請求項２】第一の下部電極、第二の下部電極、絶縁
膜、上部電極の順に積層されるキャパシタを備えた半導
体装置おいて、該キャパシタの第二の下部電極の結晶粒
界の長さが、少なくとも該第二の下部電極の膜厚よりも
長いことを特徴とする半導体装置。 - 【請求項３】第一の下部電極、第二の下部電極、絶縁
膜、上部電極の順に積層されるキャパシタを備えた半導
体装置おいて、該キャパシタの第二の下部電極が、結晶
粒の膜厚方向の大きさが該第二の下部電極の膜厚よりも
小さい層が少なくとも２層以上ある積層構造となってい
ることを特徴とする半導体装置。 - 【請求項４】第一の下部電極、第二の下部電極、絶縁
膜、上部電極の順に積層されるキャパシタを備えた半導
体装置おいて、該キャパシタの第二の下部電極が、平均
結晶粒径の異なる層が少なくとも２層以上ある積層構造
となっていることを特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれかに記載の第二の
下部電極は、所望の膜厚以下の任意の膜厚を形成後、一
時成膜を停止した後に上部の層を形成することを少なく
とも１回以上繰り返すことによって形成することを特徴
とする半導体装置の製造方法。 - 【請求項６】請求項１から４のいずれかに記載の第二の
下部電極は、所望の膜厚以下の任意の膜厚を形成後、一
時大気中に曝した後に上部の層を形成することを少なく
とも１回以上繰り返すことによって形成することを特徴
とする半導体装置の製造方法。 - 【請求項７】請求項１から４のいずれかに記載の第二の
下部電極は、所望の膜厚以下の任意の膜厚を形成後、膜
表面のスパッタエッチングを行った後に上部の層を形成
することを少なくとも１回以上繰り返すことによって形
成することを特徴とする半導体装置の製造方法。 - 【請求項８】請求項１から４のいずれかに記載の第二の
下部電極は、所望の膜厚以下の任意の膜厚を形成後、少
なくとも成膜温度以上の加熱処理を行った後に上部の層
を形成することを少なくとも１回以上繰り返すことによ
って形成することを特徴とする半導体装置の製造方法。 - 【請求項９】請求項１から４のいずれかに記載の第二の
下部電極は、所望の膜厚以下の任意の膜厚を形成後、成
膜条件を変えて上部の層を形成することを少なくとも１
回以上繰り返すことによって形成することを特徴とする
半導体装置の製造方法。 - 【請求項１０】請求項９に記載の、変化させる成膜条件
は基板温度であり、下層よりも上層の方が基板温度が低
い条件で形成されることを特徴とする半導体装置の製造
方法。 - 【請求項１１】請求項９に記載の、変化させる成膜条件
は成膜圧力であり、下層よりも上層の方が成膜圧力が高
い条件で形成されることを特徴とする半導体装置の製造
方法。 - 【請求項１２】請求項９に記載の、変化させる成膜条件
は成膜速度であり、下層よりも上層の方が成膜速度が低
い条件で形成されることを特徴とする半導体装置の製造
方法。 - 【請求項１３】請求項９に記載の、変化させる成膜条件
は基板温度であり、下層よりも上層の方が基板温度が高
い条件で形成されることを特徴とする半導体装置の製造
方法。 - 【請求項１４】請求項９に記載の、変化させる成膜条件
は成膜圧力であり、下層よりも上層の方が成膜圧力が低
い条件で形成されることを特徴とする半導体装置の製造
方法。 - 【請求項１５】請求項９に記載の、変化させる成膜条件
は成膜速度であり、下層よりも上層の方が成膜速度が高
い条件で形成されることを特徴とする半導体装置の製造
方法。 - 【請求項１６】請求項１から１５のいずれかに記載の第
二の下部電極は白金であることを特徴とする半導体装
置。 - 【請求項１７】請求項１６に記載の第二の下部電極白金
は、スパッタ法によって形成されることを特徴とする半
導体装置。 - 【請求項１８】請求項１から１７のいずれかに記載の第
二の下部電極を用いた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333373A JPH10173149A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333373A JPH10173149A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173149A true JPH10173149A (ja) | 1998-06-26 |
Family
ID=18265392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333373A Pending JPH10173149A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173149A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437968B1 (en) | 1999-07-02 | 2002-08-20 | Mitsubishi Denki Kabushiki Kaisha | Capacitive element |
| US6504228B1 (en) | 1999-07-09 | 2003-01-07 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| KR100431820B1 (ko) * | 1999-12-28 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| JP2004311922A (ja) * | 2002-12-24 | 2004-11-04 | Seiko Epson Corp | 電極膜およびその製造方法、ならびに強誘電体メモリおよび半導体装置 |
| US7060615B2 (en) | 1998-08-27 | 2006-06-13 | Micron Technology, Inc. | Methods of forming roughened layers of platinum |
| KR100798509B1 (ko) | 2000-05-02 | 2008-01-28 | 인터내셔널 비지네스 머신즈 코포레이션 | 캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극 |
| JP2008135698A (ja) * | 2006-10-27 | 2008-06-12 | Seiko Epson Corp | 誘電体キャパシタの製造方法 |
-
1996
- 1996-12-13 JP JP8333373A patent/JPH10173149A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060615B2 (en) | 1998-08-27 | 2006-06-13 | Micron Technology, Inc. | Methods of forming roughened layers of platinum |
| US7098503B1 (en) | 1998-08-27 | 2006-08-29 | Micron Technology, Inc. | Circuitry and capacitors comprising roughened platinum layers |
| US7291920B2 (en) | 1998-08-27 | 2007-11-06 | Micron Technology, Inc. | Semiconductor structures |
| US7719044B2 (en) | 1998-08-27 | 2010-05-18 | Micron Technology, Inc. | Platinum-containing integrated circuits and capacitor constructions |
| US6437968B1 (en) | 1999-07-02 | 2002-08-20 | Mitsubishi Denki Kabushiki Kaisha | Capacitive element |
| US6504228B1 (en) | 1999-07-09 | 2003-01-07 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| KR100431820B1 (ko) * | 1999-12-28 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR100798509B1 (ko) | 2000-05-02 | 2008-01-28 | 인터내셔널 비지네스 머신즈 코포레이션 | 캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극 |
| JP2004311922A (ja) * | 2002-12-24 | 2004-11-04 | Seiko Epson Corp | 電極膜およびその製造方法、ならびに強誘電体メモリおよび半導体装置 |
| JP2008135698A (ja) * | 2006-10-27 | 2008-06-12 | Seiko Epson Corp | 誘電体キャパシタの製造方法 |
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