JPH0982949A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0982949A JPH0982949A JP7233042A JP23304295A JPH0982949A JP H0982949 A JPH0982949 A JP H0982949A JP 7233042 A JP7233042 A JP 7233042A JP 23304295 A JP23304295 A JP 23304295A JP H0982949 A JPH0982949 A JP H0982949A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明はリーク電流が少なく、メタルシリサ
イド層やメタル層をソース、ドレイン上に形成しない場
合に比べて動作速度が大きい半導体装置およびその製造
方法を提供する。 【解決手段】 本発明によると、メタルシリサイド層
（１３ａ）またはメタル層（１３）をソース（１５
ａ）、ドレイン（１５ｂ）上に形成する半導体装置にお
いて、上記メタルシリサイド層またはメタル層の端部と
ソース、ドレインのｐｎ接合の界面をオフセットさせる
オフセット層（１２）を有することを特徴とする半導体
装置が提供される。
イド層やメタル層をソース、ドレイン上に形成しない場
合に比べて動作速度が大きい半導体装置およびその製造
方法を提供する。 【解決手段】 本発明によると、メタルシリサイド層
（１３ａ）またはメタル層（１３）をソース（１５
ａ）、ドレイン（１５ｂ）上に形成する半導体装置にお
いて、上記メタルシリサイド層またはメタル層の端部と
ソース、ドレインのｐｎ接合の界面をオフセットさせる
オフセット層（１２）を有することを特徴とする半導体
装置が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、たとえ
ばＭＯＳトランジスタなどに適用され、リーク電流が少
なく、メタルシリサイド層やメタル層をソース、ドレイ
ン上に形成しない半導体装置に比べて動作速度が大きい
半導体装置およびその製造方法に関する。
ばＭＯＳトランジスタなどに適用され、リーク電流が少
なく、メタルシリサイド層やメタル層をソース、ドレイ
ン上に形成しない半導体装置に比べて動作速度が大きい
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】首記のような半導体装置の製造方法の従
来技術として特開平４−１９６４４２号公報に開示され
たものがある。
来技術として特開平４−１９６４４２号公報に開示され
たものがある。
【０００３】これはサリサイド技術を用いた時に問題と
なるソースおよびドレインとゲート電極の間の電気的な
短絡を防止するための技術である。
なるソースおよびドレインとゲート電極の間の電気的な
短絡を防止するための技術である。
【０００４】上述したような短絡の原因はソース、ドレ
イン形成のための不純物イオン注入によりゲートの側壁
膜（上記公報ではサイドウオールスペーサと称してい
る。）がダメージを受けるためである。
イン形成のための不純物イオン注入によりゲートの側壁
膜（上記公報ではサイドウオールスペーサと称してい
る。）がダメージを受けるためである。
【０００５】これにより、サイドウオールのシリコン酸
化膜中のシリコンとメタルが反応してしまうために、サ
リサイド工程の特徴であるゲート電極表面およびソー
ス、ドレイン表面のシリコンがメタルと自己整合的にメ
タルシリサイド形成反応を起こし、その後の選択ウェッ
トエッチングによってサイドウオール上の未反応のメタ
ルが選択的に除去される、という工程が不完全となるた
めにサイドウオール上にメタルが残留し、上記のような
ソース、ドレインとゲート間の短絡が生じるのである。
化膜中のシリコンとメタルが反応してしまうために、サ
リサイド工程の特徴であるゲート電極表面およびソー
ス、ドレイン表面のシリコンがメタルと自己整合的にメ
タルシリサイド形成反応を起こし、その後の選択ウェッ
トエッチングによってサイドウオール上の未反応のメタ
ルが選択的に除去される、という工程が不完全となるた
めにサイドウオール上にメタルが残留し、上記のような
ソース、ドレインとゲート間の短絡が生じるのである。
【０００６】そこで、上記従来技術ではイオン注入によ
って形成されたサイドウオールスペーサの欠陥層を除去
するために一定量を除去し、その後再び除去した分だけ
サイドウオールを埋め戻すことにより、サリサイド工程
のウェットエッチングの選択性を向上させてソース、ド
レインとゲートとの短絡を防止しようとするものであ
る。
って形成されたサイドウオールスペーサの欠陥層を除去
するために一定量を除去し、その後再び除去した分だけ
サイドウオールを埋め戻すことにより、サリサイド工程
のウェットエッチングの選択性を向上させてソース、ド
レインとゲートとの短絡を防止しようとするものであ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記改
善により確かに短絡の防止は期待されるものの、実際に
はソース、ドレイン表面上にメタルシリサイド層または
メタル層を形成すると以下のような問題点が本質的に存
在する。
善により確かに短絡の防止は期待されるものの、実際に
はソース、ドレイン表面上にメタルシリサイド層または
メタル層を形成すると以下のような問題点が本質的に存
在する。
【０００８】すなわち、ソース、ドレインにおけるｐｎ
接合界面とメタルシリサイド層またはメタル層の端部が
接近し過ぎるとソースとドレインの間に発生するリーク
電流が増大してしまい実用にはならなくなるという問題
である。
接合界面とメタルシリサイド層またはメタル層の端部が
接近し過ぎるとソースとドレインの間に発生するリーク
電流が増大してしまい実用にはならなくなるという問題
である。
【０００９】そこで、本発明は上記問題点に鑑み、ソー
ス、ドレインのｐｎ接合界面とメタルシリサイド層また
はメタル層の端部との間にオフセット層を設け、両者の
間に適切な距離を積極的に設けることにより、ソースと
ドレインの間のリーク電流の発生を抑制することのでき
る半導体装置及びその製造方法を提供することを目的と
する。
ス、ドレインのｐｎ接合界面とメタルシリサイド層また
はメタル層の端部との間にオフセット層を設け、両者の
間に適切な距離を積極的に設けることにより、ソースと
ドレインの間のリーク電流の発生を抑制することのでき
る半導体装置及びその製造方法を提供することを目的と
する。
【００１０】これはデバイス寸法が小さくなればなるほ
ど大きな効果が期待されるものである。
ど大きな効果が期待されるものである。
【００１１】
【発明が解決しようとする課題】本発明によると上記課
題を解決するために、メタルシリサイド層またはメタル
層をソース、ドレイン上に形成する半導体装置におい
て、上記メタルシリサイド層またはメタル層の端部とソ
ース、ドレインのｐｎ接合の界面をオフセットさせるオ
フセット層を有することを特徴とする半導体装置が提供
される。
題を解決するために、メタルシリサイド層またはメタル
層をソース、ドレイン上に形成する半導体装置におい
て、上記メタルシリサイド層またはメタル層の端部とソ
ース、ドレインのｐｎ接合の界面をオフセットさせるオ
フセット層を有することを特徴とする半導体装置が提供
される。
【００１２】また、本発明によると、上記オフセット層
がゲート側壁部に複数回に分けて絶縁層で形成されるこ
とを特徴とする半導体装置の製造方法が提供される。
がゲート側壁部に複数回に分けて絶縁層で形成されるこ
とを特徴とする半導体装置の製造方法が提供される。
【００１３】さらに、本発明によると上記請求項１また
は２においてオフセット層がゲート側壁に対し、上記ソ
ース、ドレインの不純物を傾斜角度をつけてイオン注入
することにより形成されると共に、上記メタルシリサイ
ド層またはメタル層は上記同一ゲート側壁に対して自己
整合的に形成されることを特徴とする半導体装置の製造
方法が提供される。
は２においてオフセット層がゲート側壁に対し、上記ソ
ース、ドレインの不純物を傾斜角度をつけてイオン注入
することにより形成されると共に、上記メタルシリサイ
ド層またはメタル層は上記同一ゲート側壁に対して自己
整合的に形成されることを特徴とする半導体装置の製造
方法が提供される。
【００１４】すなわち、本発明の半導体装置およびその
製造方法の特徴は以下のとおりである。
製造方法の特徴は以下のとおりである。
【００１５】（１）ソース、ドレインの接合界面とメタ
ルシリサイド層またはメタル層の端部を適切なオフセッ
ト距離だけ離すために、新たにゲート電極の側壁部に既
に形成されている第１のサイドウオールスペーサとは別
の第２のサイドウオールスペーサをオフセット層として
形成してからメタルシリサイド層またはメタル層が形成
される。
ルシリサイド層またはメタル層の端部を適切なオフセッ
ト距離だけ離すために、新たにゲート電極の側壁部に既
に形成されている第１のサイドウオールスペーサとは別
の第２のサイドウオールスペーサをオフセット層として
形成してからメタルシリサイド層またはメタル層が形成
される。
【００１６】（２）ソース、ドレインの接合界面とメタ
ルシリサイド層またはメタル層の端部を適切な距離だけ
離すために、上記第１のサイドウオールスペーサに対
し、ソース、ドレイン形成のためのイオン注入を基板鉛
直方向に対して所定角度傾斜させて行い、その後メタル
シリサイド層やメタル層が形成される。
ルシリサイド層またはメタル層の端部を適切な距離だけ
離すために、上記第１のサイドウオールスペーサに対
し、ソース、ドレイン形成のためのイオン注入を基板鉛
直方向に対して所定角度傾斜させて行い、その後メタル
シリサイド層やメタル層が形成される。
【００１７】（３）メタルシリサイド層またはメタル層
の下方端部とソース、ドレインのｐｎ接合の下方界面と
の距離を適切に設定するために、メタルシリサイド層ま
たはメタル層の膜厚の上限値を設定し、ｐｎ接合におい
て発生するリーク電流を制限するメタルシリサイド層ま
たは、メタル層が形成される。
の下方端部とソース、ドレインのｐｎ接合の下方界面と
の距離を適切に設定するために、メタルシリサイド層ま
たはメタル層の膜厚の上限値を設定し、ｐｎ接合におい
て発生するリーク電流を制限するメタルシリサイド層ま
たは、メタル層が形成される。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１９】本発明に基づく半導体装置およびその製造
方法の第１の実施の形態を図１及び図２に示す。
方法の第１の実施の形態を図１及び図２に示す。
【００２０】以下製造工程順に詳細を説明する。
【００２１】なお、本実施の形態ではＭＯＳ型トランジ
スタの製造方法について説明し、特にＰ型ウェル領域に
形成されるＮチャネルトランジスタの製造方法について
述べるものとする。
スタの製造方法について説明し、特にＰ型ウェル領域に
形成されるＮチャネルトランジスタの製造方法について
述べるものとする。
【００２２】また、ソース、ゲート、ドレイン上にはメ
タルシリサイド層を形成し低抵抗化を図る場合について
示す。
タルシリサイド層を形成し低抵抗化を図る場合について
示す。
【００２３】まず、図１の（ａ）に示すようにＬＯＣＯ
Ｓ酸化膜やトレンチ型絶縁層などにより他のウェル領域
と電気的に絶縁分離されたＰ型ウェル領域１８に、熱酸
化法によりゲート酸化膜１７を形成した後、ゲート電極
となる多結晶シリコン膜１４をＬＰＣＶＤ法などで形成
し、その後リンを含んだガス中で熱処理などすることな
どにより低抵抗化する。
Ｓ酸化膜やトレンチ型絶縁層などにより他のウェル領域
と電気的に絶縁分離されたＰ型ウェル領域１８に、熱酸
化法によりゲート酸化膜１７を形成した後、ゲート電極
となる多結晶シリコン膜１４をＬＰＣＶＤ法などで形成
し、その後リンを含んだガス中で熱処理などすることな
どにより低抵抗化する。
【００２４】次に、図１の（ｂ）に示すように多結晶シ
リコン膜１４上にレジストなどをコーティングしたもの
に紫外線や電子ビームを照射した後、現像液などで所望
のパターンにパターニング後、異方性ドライエッチング
法などでエッチングしてパターニングする。
リコン膜１４上にレジストなどをコーティングしたもの
に紫外線や電子ビームを照射した後、現像液などで所望
のパターンにパターニング後、異方性ドライエッチング
法などでエッチングしてパターニングする。
【００２５】そして、上記レジストをレジスト剥離液や
Ｏ2 アッシング法などで除去する。次に、図１の（ｃ）
に示すように電界緩和層１６を形成するためのリンや砒
素をイオン注入する。
Ｏ2 アッシング法などで除去する。次に、図１の（ｃ）
に示すように電界緩和層１６を形成するためのリンや砒
素をイオン注入する。
【００２６】次に、図１（ｄ）に示すように酸化膜など
の絶縁膜をＣＶＤ法などで形成した後、異方性ドライエ
ッチング法で多結晶シリコンゲート電極１４の側壁に第
１のサイドウオールスペーサ層１１を形成する。
の絶縁膜をＣＶＤ法などで形成した後、異方性ドライエ
ッチング法で多結晶シリコンゲート電極１４の側壁に第
１のサイドウオールスペーサ層１１を形成する。
【００２７】次に、図１（ｅ）に示すように熱酸化膜１
１１を形成後、ソース層１５ａ及びドレイン層１５ｂを
形成するためのリンや砒素をイオン注入する。
１１を形成後、ソース層１５ａ及びドレイン層１５ｂを
形成するためのリンや砒素をイオン注入する。
【００２８】なお、後に形成するメタル層またはメタル
シリサイド層の膜質を向上させるために、この段階で短
時間熱処理などによりイオン注入した不純物の３次元分
布を極力抑制した状態で下地のシリコン基板の結晶性を
改善しておくのがより好ましい。
シリサイド層の膜質を向上させるために、この段階で短
時間熱処理などによりイオン注入した不純物の３次元分
布を極力抑制した状態で下地のシリコン基板の結晶性を
改善しておくのがより好ましい。
【００２９】次に、図１（ｆ）に示すようにサイドウオ
ールスペーサ表面の上記イオン注入によるダメージ層を
除去するために、弗酸などを用いてサイドウオールスペ
ーサの表面層を適切な量除去する。
ールスペーサ表面の上記イオン注入によるダメージ層を
除去するために、弗酸などを用いてサイドウオールスペ
ーサの表面層を適切な量除去する。
【００３０】なお、この工程は本発明においては省略す
ることが可能である。
ることが可能である。
【００３１】次に、図２の（ａ）に示すように酸化膜な
どの絶縁膜をＣＶＤ法などで形成した後、異方性ドライ
エッチング法で第２のサイドウオールスペーサ層１２を
形成し、上記リーク電流低減のためのオフセット層とす
る。
どの絶縁膜をＣＶＤ法などで形成した後、異方性ドライ
エッチング法で第２のサイドウオールスペーサ層１２を
形成し、上記リーク電流低減のためのオフセット層とす
る。
【００３２】次に、図２の（ｂ）に示すようにメタル層
１３をスパッタリング法や電子ビーム蒸着法などで形成
する。
１３をスパッタリング法や電子ビーム蒸着法などで形成
する。
【００３３】次に、図２の（ｃ）に示すようにＲＴＰ法
を用いて短時間熱処理を行い、ソース、ドレイン、ゲー
ト表面上のメタル層のみをメタルシリサイド層１３ａと
変化させる。
を用いて短時間熱処理を行い、ソース、ドレイン、ゲー
ト表面上のメタル層のみをメタルシリサイド層１３ａと
変化させる。
【００３４】次に、図２の（ｄ）に示すようにアンモニ
アや過酸化水素水の水溶液などを用いて未反応のメタル
層１３ｂをウェットエッチングで選択的に除去する。
アや過酸化水素水の水溶液などを用いて未反応のメタル
層１３ｂをウェットエッチングで選択的に除去する。
【００３５】そして、再びＲＴＰ法を用いて短時間熱処
理を行い、上記メタルシリサイド層１３ａを低抵抗化す
る。
理を行い、上記メタルシリサイド層１３ａを低抵抗化す
る。
【００３６】次に、図２の（ｅ）に示すようにＣＶＤ法
などにより酸化膜などの絶縁膜を形成する。
などにより酸化膜などの絶縁膜を形成する。
【００３７】最終的に、図２の（ｆ）に示すように公知
の配線技術およびパッシベーション技術を適用すること
により配線ＮチャネルＭＯＳ型トランジスタが完成され
る。図３は第２の実施の形態を示す。
の配線技術およびパッシベーション技術を適用すること
により配線ＮチャネルＭＯＳ型トランジスタが完成され
る。図３は第２の実施の形態を示す。
【００３８】本第２の実施の形態においても前述した第
１の実施の形態と同様にＰウェル領域中にＮチャネルＭ
ＯＳ型トランジスタを形成する場合について説明する。
１の実施の形態と同様にＰウェル領域中にＮチャネルＭ
ＯＳ型トランジスタを形成する場合について説明する。
【００３９】また、ソース、ドレイン上にはメタルシリ
サイド層を形成する場合について述べる。
サイド層を形成する場合について述べる。
【００４０】本第２の実施の形態でも上記第１の実施形
態の図１（ａ）から（ｄ）まではほぼ同一の工程を適用
し、サイドウオールスペーサを形成する。
態の図１（ａ）から（ｄ）まではほぼ同一の工程を適用
し、サイドウオールスペーサを形成する。
【００４１】ただし、今回は第１のサイドウオールスペ
ーサの横方向の厚みは、あらかじめソース、ドレインの
ｐｎ接合界面とメタルシリサイド層またはメタル層の端
部との間の距離を適正化させるために第１の実施形態に
比べて少し厚めにする必要がある。
ーサの横方向の厚みは、あらかじめソース、ドレインの
ｐｎ接合界面とメタルシリサイド層またはメタル層の端
部との間の距離を適正化させるために第１の実施形態に
比べて少し厚めにする必要がある。
【００４２】次に図３の（ａ）に示すようにソース、ド
レインのｐｎ接合界面をサイドウオールスペーサ２１の
下部に設定するために基板鉛直方向に対して傾斜角度を
付けてソース２５ａ、ドレイン２５ｂ形成用のリンまた
は砒素をイオン注入する。
レインのｐｎ接合界面をサイドウオールスペーサ２１の
下部に設定するために基板鉛直方向に対して傾斜角度を
付けてソース２５ａ、ドレイン２５ｂ形成用のリンまた
は砒素をイオン注入する。
【００４３】なお、このときは基板は鉛直方向を軸に回
転させるのが好ましい。
転させるのが好ましい。
【００４４】このときのイオン注入角度の設定値として
は、サイドウオールスペーサの端部からソース、ドレイ
ンのｐｎ接合界面までの距離がソースとドレインの間の
リーク電流が増大しない程度になるように設定する必要
がある。
は、サイドウオールスペーサの端部からソース、ドレイ
ンのｐｎ接合界面までの距離がソースとドレインの間の
リーク電流が増大しない程度になるように設定する必要
がある。
【００４５】次に図３の（ｂ）に示すようにメタル層２
３をスパッタ法や電子ビーム蒸着法などで形成する。
３をスパッタ法や電子ビーム蒸着法などで形成する。
【００４６】以降は第１の実施の形態の図２の（ｃ）か
ら図２の（ｆ）と同一の工程を適用することにより、最
終的に図３の（ｃ）に示すＮチャネルＭＯＳ型トランジ
スタが完成される。
ら図２の（ｆ）と同一の工程を適用することにより、最
終的に図３の（ｃ）に示すＮチャネルＭＯＳ型トランジ
スタが完成される。
【００４７】図４は第３の実施の形態の要部を示す。
【００４８】図４において、３１は第１のサイドウオー
ルスペーサ、３２は第２のサイドウオールスペーサ、３
３ａはメタル層またはメタルシリサイド層、３４は多結
晶シリコンゲート電極、３５ｂはドレイン、３６は電界
緩和層、３７はゲート酸化膜、３８はＰウェル領域、３
９は配線、３１０はパッシベーション膜、３１２は絶縁
膜である。
ルスペーサ、３２は第２のサイドウオールスペーサ、３
３ａはメタル層またはメタルシリサイド層、３４は多結
晶シリコンゲート電極、３５ｂはドレイン、３６は電界
緩和層、３７はゲート酸化膜、３８はＰウェル領域、３
９は配線、３１０はパッシベーション膜、３１２は絶縁
膜である。
【００４９】本第３の実施の形態は基本的に上記第１の
実施の形態または第２の実施の形態の半導体装置の構造
およびその製造方法に基づいた構造および製造方法を適
用するが、ここで重要なのは図４に示すようにメタル層
３３ａ、またはメタル層３３ａを熱処理して形成された
メタルシリサイド層３３ａの下方端部とソース、ドレイ
ン３５ｂ下部のｐｎ接合界面との間に適切な距離を設け
ることで、ソースとドレイン３５ｂの間に発生するリー
ク電流量を抑制する。
実施の形態または第２の実施の形態の半導体装置の構造
およびその製造方法に基づいた構造および製造方法を適
用するが、ここで重要なのは図４に示すようにメタル層
３３ａ、またはメタル層３３ａを熱処理して形成された
メタルシリサイド層３３ａの下方端部とソース、ドレイ
ン３５ｂ下部のｐｎ接合界面との間に適切な距離を設け
ることで、ソースとドレイン３５ｂの間に発生するリー
ク電流量を抑制する。
【００５０】そのためには、シリサイド化前のメタル層
３３ａの形成膜厚を上記距離の実現のために抑制する必
要が出てくる。
３３ａの形成膜厚を上記距離の実現のために抑制する必
要が出てくる。
【００５１】たとえば、チタン膜やコバルト膜をスパッ
タ法や電子ビーム蒸着法で形成しＲＴＰ法で短時間熱処
理することでチタンシリサイド膜やコバルトシリサイド
膜が形成されるが、このシリサイド膜の膜厚は、初めの
メタル層（すなわちチタン膜やコバルト膜）の膜厚に対
して約２．３倍から３．６倍も増大することになる。従
って、この増大分を考慮して初めのメタル膜厚を設定す
る必要がある。
タ法や電子ビーム蒸着法で形成しＲＴＰ法で短時間熱処
理することでチタンシリサイド膜やコバルトシリサイド
膜が形成されるが、このシリサイド膜の膜厚は、初めの
メタル層（すなわちチタン膜やコバルト膜）の膜厚に対
して約２．３倍から３．６倍も増大することになる。従
って、この増大分を考慮して初めのメタル膜厚を設定す
る必要がある。
【００５２】なお、図４において、矢印Ａはメタルシリ
サイド層またはメタル層の下方端部とソース、ドレイン
下部のｐｎ接合界面の間の距離を示している。
サイド層またはメタル層の下方端部とソース、ドレイン
下部のｐｎ接合界面の間の距離を示している。
【００５３】以上述べてきたように本発明の第１及び第
２の実施の形態によれば、ゲート電極およびソース、ド
レイン領域上にメタルシリサイド層またはメタル層を有
するＭＯＳトランジスタなどの半導体装置において、ソ
ース、ドレインのｐｎ接合界面とメタルシリサイド層ま
たはメタル層の端部との間の距離を適正な距離保つため
のオフセット層を設けることにより、ソースとドレイン
の間のリーク電流の発生量を低く抑制することができる
という多大な効果がある。
２の実施の形態によれば、ゲート電極およびソース、ド
レイン領域上にメタルシリサイド層またはメタル層を有
するＭＯＳトランジスタなどの半導体装置において、ソ
ース、ドレインのｐｎ接合界面とメタルシリサイド層ま
たはメタル層の端部との間の距離を適正な距離保つため
のオフセット層を設けることにより、ソースとドレイン
の間のリーク電流の発生量を低く抑制することができる
という多大な効果がある。
【００５４】また、第１の実施の形態によればソース、
ドレイン形成用のイオン注入で形成された第１のサイド
ウオールスペーサ表面のダメージ層を第２のサイドウオ
ールスペーサ層で実効的に被覆してしまうため特開平４
−１９６４４２号公報で行っていた上記ダメージ層をエ
ッチング除去するという工程を省くことができるという
効果もある。
ドレイン形成用のイオン注入で形成された第１のサイド
ウオールスペーサ表面のダメージ層を第２のサイドウオ
ールスペーサ層で実効的に被覆してしまうため特開平４
−１９６４４２号公報で行っていた上記ダメージ層をエ
ッチング除去するという工程を省くことができるという
効果もある。
【００５５】
【発明の効果】従って、以上詳述したように本発明によ
れば、ソース、ドレインのｐｎ接合界面とメタルシリサ
イド層またはメタル層の端部との間にオフセット層を設
け、両者の間に適切な距離を積極的に設けることによ
り、ソースとドレインの間のリーク電流の発生を抑制す
ることのできる半導体装置及びその製造方法を提供する
ことが可能となる。
れば、ソース、ドレインのｐｎ接合界面とメタルシリサ
イド層またはメタル層の端部との間にオフセット層を設
け、両者の間に適切な距離を積極的に設けることによ
り、ソースとドレインの間のリーク電流の発生を抑制す
ることのできる半導体装置及びその製造方法を提供する
ことが可能となる。
【図１】 第１の実施の形態に基づく半導体装置の製造
方法を断面図で示した図である。
方法を断面図で示した図である。
【図２】 第１の実施の形態に基づく半導体装置の製造
方法を断面図で示した図である。
方法を断面図で示した図である。
【図３】 第２の実施の形態に基づく半導体装置の製造
方法を断面図で示した図である。
方法を断面図で示した図である。
【図４】 第３の実施の形態に基づいた製造方法で形成
された半導体装置の断面図である。
された半導体装置の断面図である。
１１…第１のサイドウオールスペーサ、 １２…第２のサイドウオールスペーサ、 １３…メタル層、 １３ａ…メタルシリサイド層、 １３ｂ…未反応のメタル層、 １４…多結晶シリコンゲート電極、 １５ａ…ソース、 １５ｂ…ドレイン、 １６…電界緩和層、 １７…ゲート酸化膜、 １８…Ｐウェル領域、 １９…配線、 １１０…パッシベーション膜、 １１１…熱酸化膜、 １１２…絶縁膜、 ２１…第１のサイドウオールスペーサ、 ２３…メタル層、 ２３ａ…メタルシリサイド層、 ２４…多結晶シリコンゲート電極、 ２５ａ…ソース、 ２５ｂ…ドレイン、 ２６…電界緩和層、 ２７…ゲート酸化膜、 ２８…Ｐウェル領域、 ２９…配線、 ２１０…パッシベーション膜、 ２１１…熱酸化膜、 ２１２…絶縁膜、 ３１…第１のサイドウオールスペーサ、 ３２…第２のサイドウオールスペーサ、 ３３ａ…メタル層またはメタルシリサイド層、 ３４…多結晶シリコンゲート電極、 ３５ｂ…ドレイン、 ３６…電界緩和層、 ３７…ゲート酸化膜、 ３８…Ｐウェル領域、 ３９…配線、 ３１０…パッシベーション膜、 ３１２…絶縁膜。
Claims (3)
- 【請求項１】 メタルシリサイド層またはメタル層をソ
ース、ドレイン上に形成する半導体装置において、 上記メタルシリサイド層またはメタル層の端部とソー
ス、ドレインのｐｎ接合の界面をオフセットさせるオフ
セット層を有することを特徴とする半導体装置。 - 【請求項２】 上記請求項１においてオフセット層がゲ
ート側壁部に複数回に分けて絶縁層で形成されることを
特徴とする半導体装置の製造方法。 - 【請求項３】 上記請求項１または２においてオフセッ
ト層がゲート側壁に対し、上記ソース、ドレインの不純
物を傾斜角度をつけてイオン注入することにより形成さ
れると共に、上記メタルシリサイド層またはメタル層は
上記同一ゲート側壁に対して自己整合的に形成されるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233042A JPH0982949A (ja) | 1995-09-11 | 1995-09-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233042A JPH0982949A (ja) | 1995-09-11 | 1995-09-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982949A true JPH0982949A (ja) | 1997-03-28 |
Family
ID=16948899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233042A Pending JPH0982949A (ja) | 1995-09-11 | 1995-09-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982949A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0878833A3 (en) * | 1997-05-13 | 1999-02-17 | STMicroelectronics S.r.l. | Process for the selective formation of salicide on active areas of MOS devices |
| US6569742B1 (en) | 1998-12-25 | 2003-05-27 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having silicide layers |
| WO2005101520A1 (ja) * | 2004-04-14 | 2005-10-27 | Renesas Technology Corp. | 半導体装置及びその製造方法 |
| KR101144025B1 (ko) * | 2009-08-18 | 2012-05-11 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US11996444B2 (en) | 2020-04-02 | 2024-05-28 | Magnachip Semiconductor, Ltd. | Semiconductor device and manufacturing method of semiconductor device |
-
1995
- 1995-09-11 JP JP7233042A patent/JPH0982949A/ja active Pending
Cited By (9)
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| US6576512B2 (en) | 1998-12-25 | 2003-06-10 | Hitachi, Ltd. | Method of manufacturing an EEPROM device |
| US6908837B2 (en) | 1998-12-25 | 2005-06-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device including a gate electrode having a salicide layer thereon |
| US7166893B2 (en) | 1998-12-25 | 2007-01-23 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| WO2005101520A1 (ja) * | 2004-04-14 | 2005-10-27 | Renesas Technology Corp. | 半導体装置及びその製造方法 |
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| US11996444B2 (en) | 2020-04-02 | 2024-05-28 | Magnachip Semiconductor, Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US12402370B2 (en) | 2020-04-02 | 2025-08-26 | Magnachip Semiconductor, Ltd. | Semiconductor device and manufacturing method of semiconductor device |
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