JPH10144921A - 半導体素子の構造及び製造方法 - Google Patents

半導体素子の構造及び製造方法

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JPH10144921A
JPH10144921A JP9168456A JP16845697A JPH10144921A JP H10144921 A JPH10144921 A JP H10144921A JP 9168456 A JP9168456 A JP 9168456A JP 16845697 A JP16845697 A JP 16845697A JP H10144921 A JPH10144921 A JP H10144921A
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semiconductor substrate
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 素子自体の大きさを大きくせずにチャネル幅
を広くすることができ、集積度を高め、かつ特性を向上
させる。 【解決手段】 半導体基板を凸凹形にしてその上にゲー
ト電極を形成する用にしたことを特徴とする。 【効果】 全体の大きさを大きくせずともチャネル長さ
を増加させることができるので、短チャネル効果が生じ
ないために、素子の信頼性が良い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特に短チャネル効果を防止するようにした半導体素子の
構造及び製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子の集積化に伴って益
々微細化してサブマイクロン級の半導体素子が開発され
ている。このような趨勢にしたがってトランジスタでも
ソース領域とドレーン領域との間のチャネル長さが短く
なるため、短チャネル効果としてのホットキャリヤ、パ
ンチスルー現象などが生じる。参考文献「Chenming hue
t al.,"Hot Electron-Induced MOSFET Degradatidn Mod
el, Monitor and Improvement ,"IEEE Transactions on
Electron Devies,Vol,ED 32. No.2.1985.pp.375-385」
によれば、ホットキャリヤによる不安定性は、短いチャ
ネル長さと高い印加電圧に起因したドレーン接合付近に
おける極めて高い電界がその原因である。
【０００３】従って、短チャネル効果のホットキャリヤ
に脆弱な既存のトランジスタ素子構造を改善したＬＤＤ
構造が提案された。以下、添付図面を参照して従来の半
導体素子の構造及び製造方法を説明する。図１は従来の
半導体素子の構造を示す構造断面図である。従来の半導
体素子は図１に示すように、活性領域とフィールド領域
をもつ半導体基板１１の活性領域にゲート絶縁膜１２が
形成され、前記ゲート絶縁膜１２上にゲート電極１５が
形成されている。前記ゲート電極１５の両側面には側壁
スペーサ１７が形成され、この側壁スペーサによって半
導体基板１１にＬＤＤ構造のソース／ドレーン不純物拡
散領域１８が形成されている。
【０００４】図２ａ乃至図２ｄは従来の半導体素子の製
造方法を示す工程断面図である。まず、図２ａに示すよ
うに、半導体基板１１上にゲート絶縁膜１２及びゲート
電極用多結晶シリコン層１３を順次形成し、前記ゲート
電極用多結晶シリコン層１３上に感光膜１４を塗布した
後、前記感光膜１４を露光及び現像工程でパターニング
する。次に、図２ｂに示すように、前記パターニングさ
れた感光膜１４をマスクとして前記ゲート電極用多結晶
シリコン層１３及びゲート絶縁膜１２を選択的に除去し
てゲート電極１５を形成する。そして、前記感光膜１４
を除去し、前記ゲート電極１５をマスクとして低濃度不
純物イオンを注入して低濃度不純物領域１６を形成す
る。
【０００５】次に、図２ｃに示すように、全面に側壁ス
ペーサ用絶縁膜（図示せず）を堆積して前記ゲート電極
１５及びゲート絶縁膜１２の両側面に残るようにエッチ
バック工程を施して側壁スペーサ１７を形成する。そし
て、図２ｄに示すように、前記側壁スペーサ１７とゲー
ト電極１５をマスクとして全面に高濃度不純物イオンを
注入することにより、ＬＤＤ構造のソース／ドレーン不
純物拡散領域１８を形成する。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来の半導体素子の構造及び製造方法は次の問題点があっ
た。即ち、半導体基板が平板形構造であり且つその上に
ゲート電極が形成されるため、チャネル幅が狭くてＭＯ
Ｓトランジスタの集積度を向上させるのに限界があり、
チャネル幅を増加させるためにはＭＯＳトランジスタを
大きくしなければならない。
【０００７】本発明はかかる問題点を解決するためにな
されたもので、素子自体の大きさを大きくせずにチャネ
ル幅を広くすることができ、集積度を高め、かつ特性を
向上させることができる半導体素子の構造及び製造方法
を提供する。
【０００８】
【課題を解決するための手段】上記の目的を達成する本
発明の半導体素子の構造は、半導体基板を凸凹形にして
その上にゲート電極を形成する用にしたことを特徴とす
るものである。具体的には、表面に屈曲をもつ半導体基
板と、前記半導体基板の所定部分に形成されるゲート絶
縁膜及びゲート電極と、前記ゲート電極の両側の基板に
形成されるソース／ドレーン不純物拡散領域とを有す
る。このような構造をもつ半導体素子の製造方法は、表
面に屈曲をもつ半導体基板を形成する段階と、前記基板
上の所定部分にゲート絶縁膜及びゲート電極を形成する
段階と、前記ゲート電極の両側の半導体基板に不純物領
域を形成する段階とを有することを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の半導体素子の構造及び製造方法を詳細に説明する。図
３は本発明の半導体素子の構造を示す構造断面図であ
る。本発明の半導体素子は、図３に示すように、不規則
に凹凸の表面を有する半導体基板２１上の所定部分にゲ
ート絶縁膜２３及びゲート電極２６が形成され、前記ゲ
ート電極２６及びゲート絶縁膜２３の両側面に側壁スペ
ーサ２８が形成される。前記ゲート電極２６及び側壁ス
ペーサ２８の両側の基板にＬＤＤ構造のソース／ドレー
ン不純物拡散領域２９が形成される。
【００１０】図４、５前述した構造をもつ本発明の半導
体素子の製造方法を示す工程断面図である。まず、図４
ａに示すように、半導体基板２１上の全面にＨＳＧ(Hem
i Spherical Grain)２２を形成する。このＨＳＧ２２
は、５８０℃以下の温度でｐ形シリコンを成長させ、５
００〜７００℃の温度で１０〜４０分間アニーリングし
て形成する。次に、前記ＨＳＧ２２及び前記半導体基板
２１の全面をドライエッチングする。その後、図４ｂに
示すように、ドライエッチングでＨＳＧ２２が除去され
るようにオーバーエッチングし、前記ドライエッチング
されて不規則な表面をもつ半導体基板２１上にゲート絶
縁膜２３とゲート電極用ポリシリコン層２４を順次形成
する。そして、前記ゲート電極用ポリシリコン層２４上
に感光膜２５を塗布した後、前記感光膜２５を露光及び
現像工程でパターニングする。
【００１１】次に、図５ｃに示すように、前記パターニ
ングされた感光膜２５をマスクとして前記ゲート電極用
ポリシリコン層２４とゲート絶縁膜２３を選択的に除去
してゲート電極２６を形成する。そして、前記感光膜２
５を除去し、前記ゲート電極２６をマスクとして低濃度
不純物イオンを注入することにより、前記半導体基板２
１に低濃度不純物拡散領域２７を形成する。次に、図４
ｄに示すように、前記ゲート電極２６を含んだ全面に側
壁スペーサ用絶縁膜を堆積し、エッチバック工程を施し
て前記ゲート電極２６及びゲート絶縁膜２３の両側面に
のみ残るように側壁スペーサ２８を形成する。最後に、
図５ｅに示すように、前記側壁スペーサ２８とゲート電
極２６をマスクとして全面に高濃度不純物イオンを注入
することにより、前記半導体基板２１にＬＤＤ構造のソ
ース／ドレーン不純物拡散領域２９を形成する。
【００１２】
【発明の効果】以上説明したように、本発明の半導体素
子の構造及び製造方法では次の効果を奏する。第１に、
全体の大きさを大きくせずともチャネル長さを増加させ
ることができるので、短チャネル効果が生じないため
に、素子の信頼性が良い。第２に、スケールダウンによ
るパッキング密度を増加させることができる。第３に、
基板が屈曲を持つので、キャパシタのストレージノード
コンタクトまたはビットラインコンタクト時に基板と接
する断面積が大きくなって抵抗を減少させることができ
る。
【図面の簡単な説明】
【図１】 従来の半導体素子の構造を示す構造断面図。
【図２】 従来の半導体素子の製造方法を示す工程断面
図。
【図３】 本発明の半導体素子の構造を示す構造断面
図。
【図４】 本発明の半導体素子の製造方法を示す工程断
面図。
【図５】 本発明の半導体素子の製造方法を示す工程断
面図。
【符号の説明】
２１ 半導体基板 ２２ ＨＳＧ(Hemi Spherical Grain) ２３ ゲート絶縁膜 ２４ ポリシリコン層 ２５ 感光膜 ２６ ゲート電極 ２７ 低濃度不純物拡散領域 ２８ 側壁スペーサ ２９ ソース／ドレーン不純物拡散領域

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 表面を凹凸にした半導体基板と、 前記半導体基板の所定部分に形成されるゲート絶縁膜及
    びゲート電極と、 前記ゲート電極の両側の基板に形成されるソース／ドレ
    ーン不純物拡散領域とを有することを特徴とする半導体
    素子の構造。
  2. 【請求項２】 前記ゲート絶縁膜及びゲート電極の両側
    面に側壁スペースが形成されることを特徴とする請求項
    １記載の半導体素子の構造。
  3. 【請求項３】 前記ソース／ドレーン不純物拡散領域は
    ＬＤＤ構造であることを特徴とする請求項１記載の半導
    体素子の構造。
  4. 【請求項４】 前記ソース／ドレーン不純物拡散領域は
    基板との接合部分に屈曲をもつことを特徴とする請求項
    １記載の半導体素子の構造。
  5. 【請求項５】 半導体基板の表面を凹凸を有する形状に
    処理する段階と、 前記基板上の所定部分にゲート絶縁膜及びゲート電極を
    形成する段階と、 前記ゲート電極の両側の半導体基板に不純物領域を形成
    する段階とを有することを特徴とする半導体素子の製造
    方法。
  6. 【請求項６】 前記半導体表面を処理する段階は、 基板上の全面にＨＳＧを形成する段階と、 そのＨＳＧ及び前記基板を所定の厚さにドライエッチン
    グする段階とを有することを特徴とする請求項５記載の
    半導体素子の製造方法。
  7. 【請求項７】 前記基板のエッチング時にはドライエッ
    チングでＨＳＧが除去されるようにオーバーエッチング
    することを特徴とする請求項６記載の半導体素子の製造
    方法。
  8. 【請求項８】 前記ＨＳＧは５８０℃以下の温度でシリ
    コンを成長させ、５００〜７００℃の温度で１０〜４０
    分間アニーリングすることを特徴とする請求項６記載の
    半導体素子の製造方法。
  9. 【請求項９】 半導体基板上にＨＳＧを形成する段階
    と、 前記ＨＳＧ及び前記半導体基板をエッチングして半導体
    基板の表面に凹凸を形成する段階と、 前記凹凸をもった半導体基板にゲート絶縁膜を形成する
    段階と、 前記ゲート絶縁膜上にポリシリコンを形成する段階と、 前記ポリシリコン及びゲート絶縁膜をパターニングして
    ゲート電極を形成する段階と、 前記ゲート電極をマスクとして半導体基板の全面に第１
    不純物イオンを注入する段階と、 前記ゲート電極の両側面に側壁スペーサを形成する段階
    と、 前記ゲート電極及び側壁スペーサをマスクとして半導体
    基板の全面に第２不純物イオンを注入する段階とを有す
    ることを特徴とする半導体素子の製造方法。
  10. 【請求項１０】 半導体基板上にＨＳＧを形成する段階
    と、 前記ＨＳＧ及び前記半導体基板をエッチングして基板の
    表面に屈曲を形成する段階と、 前記屈曲をもった基板上にゲート絶縁膜を形成する段階
    と、 前記ゲート絶縁膜上にポリシリコンを形成する段階と、 前記ポリシリコン及びゲート絶縁膜をパターニングして
    ゲート電極を形成する段階とを有することを特徴とする
    半導体素子の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025627A (en) * 1998-05-29 2000-02-15 Micron Technology, Inc. Alternate method and structure for improved floating gate tunneling devices
US6165844A (en) * 1998-11-19 2000-12-26 United Microelectronics Corp. Method for forming a textured surface on a semiconductor substrate and a tunneling oxide layer on the textured surface
US6518125B1 (en) * 2000-11-17 2003-02-11 Macronix International Co., Ltd. Method for forming flash memory with high coupling ratio
JP2004281761A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置およびその製造方法
KR100712524B1 (ko) * 2005-08-09 2007-04-30 삼성전자주식회사 확장된 게이트 표면적을 갖는 드라이브 트랜지스터를구비한 ｃｍｏｓ 이미지 센서 및 그 제조방법
US20090324596A1 (en) * 2008-06-30 2009-12-31 The Trustees Of Princeton University Methods of identifying and treating poor-prognosis cancers
TWI521712B (zh) * 2007-12-03 2016-02-11 半導體能源研究所股份有限公司 薄膜電晶體，包括該薄膜電晶體的顯示裝置，和其製造方法
KR100979344B1 (ko) * 2008-09-05 2010-08-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR102306674B1 (ko) * 2015-03-17 2021-09-29 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101988838B1 (ko) 2018-10-23 2019-06-12 주식회사 라이브러리엔 수납깊이 조절유닛 및 그를 구비하는 수납깊이 조절형 서가
KR102124180B1 (ko) 2019-05-10 2020-06-17 주식회사 라이브러리엔 다양한 서가 배열이 가능한 확장형 서가 시스템
CN111584633A (zh) * 2020-05-09 2020-08-25 杰华特微电子（杭州）有限公司 半导体器件及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204494A (ja) * 1993-01-07 1994-07-22 Fujitsu Ltd 絶縁膜の形成方法および半導体素子の製造方法
KR960002699A (ko) * 1994-06-07 1996-01-26 김주용 반도체 제조 방법
KR0136927B1 (ko) * 1994-10-27 1998-04-29 문정환 트랜지스터 제조방법
US5658381A (en) * 1995-05-11 1997-08-19 Micron Technology, Inc. Method to form hemispherical grain (HSG) silicon by implant seeding followed by vacuum anneal

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