JPH098302A - 垂直に積層したスイッチ型エミッタ装置 - Google Patents

Abstract

(57)【要約】 【課題】 改良したパワートランジスタ装置構成体を提
供する。 【解決手段】 本発明によれば、エミッタスイッチング
型の合体パワー装置構成体が提供され、その場合にバイ
ポーラパワートランジスタのエミッタはトレンチ制御ト
ランジスタのトレンチと整合されている最小幅パターン
を有している。従って、単位面積あたりのエミッタ端部
長さが増加されているので、バイポーラトランジスタの
電流密度は最大とされている。又、バイポーラトランジ
スタの寄生ベース抵抗も減少されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパワートランジスタ
装置構成体に関するものである。

【０００２】

【従来の技術】エミッタスイッチングは、ベースを固定
電圧へ接続している高電圧バイポーラトランジスタのエ
ミッタ電流を低電圧パワートランジスタ（典型的に、Ｍ
ＯＳトランジスタ）がカットオフさせる回路形態であ
る。従って、バイポーラトランジスタのＶ_BEはバイポー
ラトランジスタをスイッチオン及びオフさせるためにエ
ミッタ電圧を変化させることによって制御される。

【０００３】

【発明が解決しようとする課題】本発明の一実施形態に
よれば、パワーバイポーラトランジスタの上側にＶＤＭ
ＯＳパワー装置を設ける。このＶＤＭＯＳ装置は垂直電
流流れ電界効果トランジスタであって、それは、その表
面における絶縁されているゲートによって容易にスイッ
チ動作される。ＶＤＭＯＳ装置のドレインは埋込層であ
ってそれはパワーバイポーラ装置のエミッタとしても機
能する。従って、ＶＤＭＯＳ装置のオン又はオフ状態
は、バイポーラ装置のエミッタの電圧を変化させる。バ
イポーラ装置のベースは別の埋込層であって（エミッタ
層を取囲んでおり且つそれよりも一層深い）、それは一
定の電圧に保持されている。ＶＤＭＯＳがターンオンさ
れると、その導通状態がドレイン／エミッタ拡散部をプ
ルアップさせる。このことはベース／エミッタ接合部を
順方向バイアスさせてバイポーラトランジスタをターン
オンさせる。バイポーラトランジスタがターンオンされ
ると、それは同一のブレークダウン電圧のＭＯＳトラン
ジスタよりも単位面積当たりより低いオン抵抗を与える
（バイポーラ装置の導通及び関連するディジェネレーシ
ョン利得により）、従って、この構造はオン抵抗Ｒｏｎ
とブレークダウン電圧Ｖｍａｘとの間のトレードオフに
おいて独特の効果的な改良を提供している。

【０００４】スイッチ型エミッタ形態は以下のような幾
つかの利点を提供している。即ち、単極制御トランジス
タの負の温度係数はバイポーラトランジスタを逆二次ブ
レークダウン（ＲＳＢＯＡ）に対して保護することに貢
献し、合体装置はバイポーラトランジスタの電流及び電
圧担持能力と低電圧トランジスタの高速性能とを結合し
ており、合体装置はＭＯＳゲートを介してリニア論理回
路で直接的に制御させることが可能である。

【０００５】従って、合体装置構成体は、高電圧バイポ
ーラトランジスタの利点（低オン抵抗及び高電圧耐久
性）とパワーＭＯＳトランジスタの利点（二次ブレーク
ダウンの不存在、電圧制御及び高速のターンオン及びタ
ーンオフ）とを結合している。この合体構成体は殆どの
ディスクリートなＩＧＢＴ適用例及び多数のディスクリ
ートなパワーＭＯＳ適用例を置換させることが可能であ
る。

【０００６】本発明によれば垂直に積層させたスイッチ
型エミッタ構成体における種々の改良が提供され、例え
ば、バイポーラ制御トランジスタを使用すること、好適
には最小の幾何学的形状にパターン形成した埋込エミッ
タ層に対して整合されているトレンチ制御トランジスタ
を使用すること、及び高い移動度制御装置を与えるため
にヘテロ接合構成体を使用すること等がある。

【０００７】

【発明の実施の形態】図１−９ 図１は本発明が提供することを意図している４端子集積
化構成体の等価な電気回路を示している。この回路は、
低電圧ＭＯＳパワートランジスタＰのドレインへエミッ
タを接続している高電圧バイポーラパワートランジスタ
Ｔを有している。

【０００８】垂直ＭＯＳ形態における集積化構成体の製
造プロセスにおける種々の段階について以下に詳細に説
明する。即ち、Ｎ＋型基板１の上に高固有抵抗の第一Ｎ
−導電型エピタキシャル層２を成長させる（図２）。次
いで、層２の上にデポジション即ち付着又はイオン注入
及びその後の拡散によってＰ＋型領域３を形成する（図
３）。次いで、同一のプロセスによってＮ＋型領域４を
形成する（図４）。その次に、第二Ｎ型エピタキシャル
層５（図５）を成長させ、且つ酸化、ホトマスキング、
イオン注入及び拡散の公知の手順によって領域３が表面
に接続されるべきバイポーラトランジスタのベースを構
成することを可能とするＰ＋型領域８を形成する（図
６）。次いで、公知の手順にしたがって、２つの領域８
の間の区域において、低電圧垂直ＭＯＳパワートランジ
スタ、特に、相対的なＰ導電型本体領域６、Ｎ＋型ソー
ス領域７（図７）、ゲート９及び領域６，７，８及び基
板１とのオーミック接触を確保するための金属コーティ
ング１０，１１，１４（図８）を形成する。

【０００９】図８は端子Ｃ（コレクタ）、Ｂ（ベー
ス）、Ｓ（ソース）及びＧ（ゲート）及びゲート９の絶
縁層１２（該ゲートは絶縁されている導体１３によって
関連する端子へ接続している）を付加した後に表われる
最終的な構成体を示している。図８の領域１，２，３，
４は、夫々、バイポーラトランジスタのコレクタ、ベー
ス、エミッタを構成し、一方領域５はＭＯＳトランジス
タのドレインを構成する。該ドレインは、結果的には、
バイポーラトランジスタのエミッタへ直接的に接続さ
れ、従ってその等価回路として図１の回路を有する構成
体を形成する。

【００１０】エミッタ４は完全に埋込まれたＮ＋型活性
領域を表わしており、第二のＮ型エピタキシャル層５を
成長させることによって、ＭＯＳトランジスタのドレイ
ンをバイポーラトランジスタのエミッタ４へ接続させる
ことが可能である。図７のＡ−Ａ断面線に沿っての本構
成体の異なる領域における種々のタイプのドーパントの
濃度（Ｃｏ）分布を図９に示してあり、尚、横軸ｘは本
構成体の上表面からの距離を表わしている。

【００１１】図１０−２２ 図１０は本発明の５端子形態における集積化構成体の等
価回路を示している。この回路は、低電圧バイポーラト
ランジスタＴｓのコレクタへそれ自身のエミッタを介し
て接続しているバイポーラパワートランジスタＴｐを有
している。低電圧トランジスタＴｓのコレクタ及びパワ
ートランジスタＴｐのエミッタへの接続のための電極Ｃ
ｐはエミッタスイッチング形態のためには必ずしも必要
ではないが、それは半ブリッジ形態における回路の動作
にとっては基本的なものである。半ブリッジ形態におい
ては、接地への短絡を回避するために同時に導通状態と
することは不可能なトランジスタＴｐ及びＴｓの導通状
態に依存して一方の方向又は反対の方向に電流がノード
Ｃｐへ流れる。然しながら、端子Ｃｐは低電圧トランジ
スタのコレクタに存在する電圧をとるか又は低電圧トラ
ンジスタの完全な飽和を防止するためにエミッタスイッ
チング形態において存在することも可能である。従っ
て、エミッタスイッチング形態は４端子形態又は５端子
形態のいずれかとすることが可能であり、且つ５端子形
態はエミッタスイッチング形態又は半ブリッジ形態のい
ずれかとして使用することが可能であるので、「エミッ
タスイッチング形態」という用語は本明細書において
は、特に反対の意志が表明されない限り上位概念的な用
語として考慮されるべきである。

【００１２】図８に示したように互いに分離されていな
い重畳した構成要素を有する形態での集積化構成体の製
造方法について詳細に説明する。第一ステップとして、
Ｎ導電型で高い固有抵抗の第一エピタキシャル層２をＮ
＋型シリコン基板１の上に成長させる（図１１）。基板
３１は半導体チップの背面となるべき第一面を有してい
る。エピタキシャル層３２を基板１の背面と反対側の表
面上に成長させる。次いで、イオン注入及びその後の拡
散プロセスを行なって基板３１と反対側の層３２の表面
上にＰ＋型領域３３を形成する（図１２）。同様に、基
板３１と反対側の層３３の表面上にＮ＋領域３４を形成
する（図１３）。

【００１３】次の段階においては、基板３１と反対側の
本構成体の表面上にＮ型物質からなる第二エピタキシャ
ル層３５を成長させ（図１４）、層３５は領域３２，３
３，３４の露出されている表面を架橋させる。Ｎ型層３
５を形成すると、Ｎ＋領域３４は層３５内へ膨脹する。
次いで、公知の酸化、ホトマスキング、イオン注入及び
拡散プロセスを使用してＰ＋領域３８を画定し、該領域
３８は領域３３の周辺周りに位置決めされ且つ図１５に
図示したように領域３３に到達するまでチップの前部表
面３９から内側に延在している。Ｐ＋領域３８はバイポ
ーラパワートランジスタＴｐのベースを構成しているＰ
＋領域３８をチップの表面３９へ接続させている。

【００１４】図１６はＰ＋領域３６、Ｎ＋領域３７、及
び熱酸化膜ＳｉＯ₂ を含む表面層４８を形成するために
公知の技術を使用した後の相違を示している。領域３６
及び３７は領域３４及び３８によって取囲まれている第
二エピタキシャル層３５の一部の中に形成しており、領
域３７はチップの前面に存在しており且つ領域３６によ
って層３５のその部分の残部から分離されている。領域
３４と領域３６との間の第二エピタキシャル層３５の部
分は低電圧トランジスタＴｓのコレクタとして作用す
る。Ｐ＋領域３６及びＮ＋領域３７は図１０の等価回路
においてＴｓによって示されているバイポーラＮＰＮ低
電圧トランジスタのベース及びエミッタを夫々構成して
いる。

【００１５】図１６に示したように、パワートランジス
タＴｐのエミッタはＮ＋領域３４を有しており、それは
完全に埋込まれている。低電圧トランジスタＴｓのコレ
クタ３５はパワートランジスタＴｐのエミッタ３４へ直
接接続されている。領域３３及び３４を形成した後のエ
ピタキシャル層３２の残部と基板３１との結合体がパワ
ートランジスタＴｐのコレクタを構成している。

【００１６】図１６の段階に続いて、チップの夫々の位
置においてメタリゼーション４０，４１，４３，４４を
付着形成させて領域３６，３７，３８及び基板３１と夫
々オーミック接触を確保し、且つ図１０の名称を付した
端子に対応する端子Ｂ′，Ｅ，Ｂ，Ｃを夫々構成する。

【００１７】上述したプロセスから得られる最終的な構
成体を図１７に示してある。図１７に示したように、最
終的な構成体は半導体物質からなる単一チップ内に集積
化されたエミッタスイッチング形態回路である。このチ
ップは前部即ち上部表面と後部即ち底部表面とを有して
おり、後部表面は基板３１の外側表面である。

【００１８】基板３１とエピタキシャル層３２とによっ
て形成された元の複合体は後部表面と該後部表面の反対
側の第二表面とを具備しており、且つ第一領域３１，３
２、第二領域３３、第三領域３４の少なくとも一部を具
備する修正した基板へ変換されている。尚、これらの領
域は図１７における「最終的」な条件において示されて
いる。修正した基板における第一領域３１，３２は第一
導電型であり、それは、図示した実施例においてはＮ型
であって、且つパワートランジスタＴｐのコレクタを構
成している。修正した基板における第二領域３３は修正
した基板の第二表面に対して少なくとも部分的に隣接し
ており且つ第一領域３１，３２によって後部表面から離
隔されている。第二領域３３は第一領域の導電型と反対
極性の第二導電型を有している。図１７に示した実施例
においては、この第二導電型はＰ型である。第二領域３
３はパワートランジスタＴｐのベース領域を構成してい
る。第三領域３４は第二表面と隣接しており且つ第二領
域３３によって第一領域３１，３２から分離されてい
る。第三領域３４は第一導電型を有しており且つパワー
トランジスタＴｐの埋込エミッタを構成している。

【００１９】エピタキシャル層３２が設けられている側
と反対側の第二エピタキシャル層の表面は半導体チップ
の前部表面として作用する。後部表面とは反対側におい
て第一領域３２と、第二領域３３と、第三領域３４とを
架橋する第二エピタキシャル層も、第四領域、少なくと
も１つの第五領域３８、第六領域を含む修正したエピタ
キシャル層へ変換されている。この第四領域は第一導電
型を有しており且つ第五及び第六領域へ変換されていな
い元の第二エピタキシャル層の部分である。第二導電型
を有する第五領域３８はチップの前部表面から内側へ延
在しており且つ第二領域３３の周辺部の輪郭と接続され
ており第六領域を集合的に取囲んでいる。

【００２０】第六領域は第二領域及び第五領域によって
集合的に取囲まれている元の第二エピタキシャル層３５
の部分である。第六領域は３つの部分を有している。第
六領域の第一部分は第一導電型を有しており且つ低電圧
トランジスタＴｓのコレクタを構成している。第六領域
の第一部分は第六領域の第二部分を第三領域４から分離
しており、一方第六領域の第二部分は第六領域の第一部
分を第六領域の第三部分から分離している。第六領域の
第二部分３６は少なくとも部分的にチップの前部表面と
隣接しており、第二導電型を有しており、且つ低電圧ト
ランジスタＴｓのベースを構成している。第六トランジ
スタの第三部分３７はチップの前部表面と隣接してお
り、第一導電型を有しており、且つ低電圧トランジスタ
Ｔｓのエミッタを構成している。

【００２１】チップの前部表面上に付着形成した第一メ
タリゼーション１０は第六領域の第二部分３６と接触し
ており且つ低電圧トランジスタＴｓのベース電極Ｂ′を
構成する。チップの前部表面上に付着形成した第二メタ
リゼーション４１は第六領域の第三部分３７と接触して
おり且つ低電圧トランジスタＴｓのエミッタ電極Ｅを構
成している。チップの前部表面上に付着形成した第三メ
タリゼーション４３は第五領域３８と接触しており且つ
パワートランジスタＴｐのベース電極Ｂを構成してい
る。第四メタリゼーション４４をチップの後部表面上に
付着形成し且つパワートランジスタＴｐのコレクタ電極
Ｃを構成する。

【００２２】図１７の構成体を半ブリッジ形態で使用す
べき場合には、パワートランジスタＴｐの埋込エミッタ
領域３４へ付加した端子Ｃｐを介してアクセスすること
を可能とする領域と共に集積化されねばならない。この
目的のために、上述した製造プロセスは以下の如くに修
正することが可能である。図１５の構成となるステップ
の後に、公知のホトマスキング、イオン注入及び拡散プ
ロセスを使用して埋込第三領域３４に到達するまでチッ
プの前部表面から内側へ延在するＮ＋シンカ領域（図１
８の領域１６）を与えることが可能である。Ｐ＋領域６
（即ち第六領域の第二部分）及び図１８におけるＮ＋領
域３７及び４６（即ち、第六領域の第三部分及びシンカ
領域）の画定を実施することが可能である。領域４７は
シンカの電気的抵抗を減少させ且つコンタクトを改善す
ることを目的としたシンカ４６のシンカ強化部分であ
る。メタリゼーション及び電極付与の最後のステップの
後に、結果的に得られる構成体は図１８に示したような
様相を呈している。チップの前部表面上のメタリザーシ
ョン４５はシンカ領域４６を介して領域３４への接続の
ための電極Ｃｐを構成している。

【００２３】図１６のＡ−Ａ線に沿っての本構成体の異
なる領域における種々のタイプのドーパント濃度（Ｃ
ｏ）の分布を図１９に示してあり、その場合に、チップ
の上表面からの距離はＸ軸上に示されている。

【００２４】分離した非重畳型構成要素を有する集積回
路構成体の製造プロセスは図２０乃至２２に示した以下
のステップを必要とする。高い固有抵抗を有するＮ−エ
ピタキシャル層５２をＮ＋型シリコン基板５１の上に成
長させる（図２０）。基板５１はチップの後部表面とし
て定義される第一表面を有している。後部表面反対側の
基板５１の表面上にエピタキシャル層５２を成長させ
る。次いで、公知のプロセス（例えば、付着又はイオン
注入及びその後の拡散）を使用して基板２１と反対側の
エピタキシャル層５２の表面上において離隔した位置に
２つのＰ＋領域５３及び５４を同時的に形成することが
可能である。領域５３はパワートランジスタＴｐのベー
スとなるべく設計されており且つ領域５４は低電圧トラ
ンジスタＴｓの分離領域を形成するために設計されてい
る。

【００２５】領域５３及び５４を同時的に形成するため
に同一の拡散プロセスを使用することは、これらの領域
が同一の接合深さを有することを可能とさせる。このこ
とは、与えられた動作電圧に対して最終的な装置の電流
担持能力を最大とさせる効果を有している。

【００２６】次いで、公知の酸化、ホトマスキング、付
着又はイオン注入とその後の拡散プロセスを使用して、
領域５３内にＮ＋領域５５を形成する。このＮ＋領域５
５はパワートランジスタＴｐのエミッタを構成する。同
時に、領域５４内にＮ＋領域５６を与えることが可能で
ある（図２１）。領域５６は、低電圧トランジスタＴｓ
のコレクタとして作用すべく設計されている。

【００２７】次いで、Ｎ型エピタキシャル層５７を成長
させ、次いでＰ＋領域５８（これは低電圧トランジスタ
Ｔｓの分離のために必要）及びＰ＋領域５９（これはパ
ワートランジスタＴｐのベース領域５３の表面へ接続す
るために必要）を設ける。次いで、Ｎ＋領域６０及び６
９を設けて、パワートランジスタＴｐのエミッタ領域５
５及び低電圧トランジスタＴｓのコレクタ５６をチップ
表面へ接続させる。

【００２８】その後に、Ｐ＋領域６１を低電圧トランジ
スタＴｓのベースのために形成し且つＮ＋領域６２を低
電圧トランジスタＴｓのエミッタのために形成する。最
後に、半導体物質の下側に存在する領域とのオーミック
接触を確保し且つ低電圧トランジスタＴｓ用の分離領域
の電極及び電極Ｂ′，Ｂ，Ｅを夫々構成するべく設計さ
れたメタリゼーション６３，６５，６６，６７をチップ
の前部表面上のそれらの夫々の位置に付着形成し、一方
メタリゼーション７０をチップの後部表面上に付着形成
して電極をＣを構成する。

【００２９】前述したメタリゼーションも図１０の形態
における２つのトランジスタの接続を与えるために、図
２２のパワートランジスタＴｐのエミッタ５５へ低電圧
トランジスタＴｓのコレクタ５６を接続させるためにト
ラック６８を形成することを必要とする。

【００３０】従って、基板５１とエピタキシャル層５２
とによって形成された元の複合体は、第一領域５１，５
２、第二領域５３、第三領域５４、第四領域５５、第五
領域５６を有する修正した基板へ変換され、これらの領
域は図２２における「最終的な」条件において示されて
いる。この修正した基板における第一領域５１及び５２
は第一導電型を有しており、それは、図示した実施例に
おいてはＮ型であって、且つパワートランジスタＴｐの
コレクタを構成している。第二及び第三領域は離隔され
た位置において層５２の第二表面と少なくとも部分的に
隣接している。第四及び第五領域も層５２の第二表面と
隣接している。この修正した基板における第二領域５３
は第一領域５１，５２によって後部表面から分離されて
いる。第二領域５３は第二導電型を有しており、それは
第一導電型と反対の極性である。図２２に示した実施例
においては、この第二導電型はＰ型である。第二領域５
３はパワートランジスタＴｐのベース領域を構成してい
る。第三領域５４は第二導電型を有しており且つ低電圧
トランジスタＴｓの分離領域を構成している。第二領域
５３は第一領域５２と第四領域５５との間に位置されて
いる。第四領域５５は第一導電型を有しており且つパワ
ートランジスタＴｐのエミッタを構成している。第三領
域５４は第一領域５２と第五領域５６との間に位置され
ている。第五領域５６は第一導電型を有しており且つ低
電圧トランジスタＴｓのコレクタを構成している。

【００３１】後部表面と反対側において第一領域５２、
第二領域５３、第三領域５４、第四領域５５、第五領域
５６を架橋していた元の第二エピタキシャル層も、第六
領域５７、第七領域５８、第八領域６１、第九領域６
２、第十領域５９、第十一領域６０、第十二領域６９を
有する修正したエピタキシャル層へ変換されており、こ
れらの領域は図２２において示されている。

【００３２】第六領域５５は第一導電型を有しており、
且つ第七領域乃至第十二領域を形成した後の第二エピタ
キシャル層の残部である。第七領域５８は第二導電型を
有しており且つ第六領域５７を介してチップの前部表面
から延在し第三領域５４の周辺輪郭に沿って第三領域５
４と連結している。第八領域６１は第二導電型を有して
おり且つ第七領域５８によって取囲まれている第二エピ
タキシャル層５７の部分の中に位置されている。第八領
域６１は低電圧トランジスタＴｓのベースを構成してい
る。

【００３３】第一導電型を有する第九領域６２が後部表
面と反対側の第八領域６１の表面上に位置されている。
第九領域６２は低電圧トランジスタＴｓのエミッタを構
成している。第十領域５９は第二導電型を有しており且
つ第二エピタキシャル層５７内に位置されており、チッ
プの前部表面から内側へ延在して第二領域５３の周辺輪
郭に沿って第二領域５３と連結し、パワートランジスタ
Ｔｐのベースをチップの前部表面へ導いている。第十一
領域６０は第一導電型を有しており、第十領域５９によ
って取囲まれている第二エピタキシャル層５７の部分の
中に位置されており、パワートランジスタＴｐのエミッ
タ領域５５をチップの前部表面へ導いている。第十二領
域６９は第一導電型を有しており且つ第七領域５８によ
って取囲まれている第二エピタキシャル層の部分の中に
位置されており、低電圧トランジスタＴｓのコレクタ領
域５６をチップの前部表面へ導いている。

【００３４】チップの前部表面上におけるメタリゼーシ
ョン６７，６５，６６は、夫々、第九領域６２、第八領
域６１、第十領域５９と接触しており、且つ低電圧トラ
ンジスタＴｓのエミッタ電極Ｅ、低電圧トランジスタＴ
ｓのベース電極Ｂ′、パワートランジスタＴｐのベース
電極Ｂを構成している。チップの後部表面上のメタリゼ
ーション７０はパワートランジスタＴｐのコレクタ電極
Ｃを構成している。金属のトラック６８が第十一領域６
０を第十二領域６９へ接続しておりその際に低電圧トラ
ンジスタＴｓのコレクタ５６をパワートランジスタＴｐ
のエミッタ５５へ接続している。

【００３５】従って、最終的なエミッタスイッチング構
成体は４つの端子を必要とし、そのうちの３つはチップ
の前部即ち上部表面上に存在しており且つ４番目の端子
はチップの後部即ち底部表面上に存在している。メタリ
ゼーション６８において端子Ｃｐを付加することによ
り、図１０のトランジスタＴｓのコレクタを半ブリッジ
動作における一対のトランジスタＴｐ−Ｔｓを使用する
外部回路へ接続することを可能とする。

【００３６】重畳型構成要素形態及び非重畳型構成要素
形態の両方において、端子Ｃｐは低電圧トランジスタＴ
ｓのコレクタ上に存在する電圧をとるか又はそのベース
電流の制御を介して低電圧トランジスタＴｓの完全な飽
和を防止するため（飽和防止回路）従ってスイッチング
動作を高速化させるためにエミッタスイッチング形態に
おいても存在することが可能である。

【００３７】本発明の技術的範囲を逸脱することなしに
上述した実施例に対して多数の修正、適用、変形及び他
の機能的に等価な構成要素による置換を行なうことが可
能である。例えば、基板上の第一エピタキシャル層の成
長は、第一エピタキシャル層を成長した後に上述した基
板のものと等価な特性を有する基板（図２の基板１及び
図１０の基板２１）が採用される場合には必要でない場
合がある。

【００３８】更に、本発明をＮＰＮトランジスタの構造
について例示的に説明するが、本発明は当業者にとって
自明な変更を施した後にＰＮＰトランジスタの構造にも
適用することが可能であり、但し、後者の場合には、プ
ロセスはＰ型基板で開始する。上述したプロセスは、幾
つかの対のバイポーラトランジスタＴｐ及びＴｓを同一
の集積回路チップ上に同時的に製造することを可能とす
る。このことは、例えば、直流又はステップモータ（そ
の場合には２対で充分）の制御のため及び三相電流モー
タ（その場合には３対が必要）の制御のための半ブリッ
ジ構成において適用される。

【００３９】これらの場合には、全てのトランジスタＴ
ｐが同一の基板上に設けられ、従って共通のコレクタ端
子を有しており、一方チップの前部上に設けられた各対
の電極は設計条件に依存して共通に及び外部回路へ接続
させることが可能である。

【００４０】図２３ 図２３は本発明の第一実施例（左側）及び第二実施例
（右側）の両方を示した断面図である。これらの実施例
においては、垂直ＭＯＳ装置が上部Ｐ−エピタキシャル
層内に構築され且つバイポーラトランジスタのベースへ
コンタクトを形成するシンカー拡散部から横方向に電気
的に分離されている。

【００４１】図示した構成においては、電界効果装置が
上部Ｐ−エピタキシャル層の中間に位置されている。単
に１つのＶＭＯＳトランジスタが図示されているに過ぎ
ないが、勿論、複数個の垂直電流流れ電界効果トランジ
スタ（ＶＭＯＳ又はその他のもの）からなるアレイを図
示した単一の装置の代わりに使用することが可能であ
る。本発明の第一実施例（左側）は分離を与えるために
Ｖ溝を使用しており、且つ本発明の第二実施例（図の右
側）は再充填したトレンチを使用している。トランジス
タそれ自身は、好適には、分離を画定するために使用し
たのと同一のシリコンエッチングで形成される。

【００４２】トレンチ分離が他の目的のためにトレンチ
ＭＯＳＦＥＴの使用と結合される場合には、Ｐ−型エピ
タキシャル層６′を使用することはプロセスの観点から
特に魅力的なものとなる（同様の考察はＶＭＯＳトラン
ジスタとのＶ溝分離の結合に適用されるが、この結合は
現在のプロセスの発展傾向との互換性はより少ない）。

【００４３】上述したプロセスの流れは、図６のステッ
プの後に修正されて、ソース及び／又はゲートを形成す
る前か又は後のいずれかにおいて、図示したようにエピ
タキシャル層１３０内にトレンチ１０２又は溝１０４を
形成する。従来の方法によれば、分離トレンチ１０２
（又は分離溝１０４）は例えば酸化物１０３で再充填す
る。どのような種類の凹所が使用された場合でも、ＭＯ
Ｓトランジスタ１１１は絶縁されたゲート１１２と共に
形成され、該ゲートは凹所内へ下方向へ延在して該溝の
側壁に沿ってＰ−エピタキシャル層との容量結合を与え
る。

【００４４】例示的な実施例においては、Ｐ−エピタキ
シャル層１３０は０．８ミクロンと３ミクロンとの間の
厚さであり、且つ１０¹⁵ｃｍ^-3乃至１０¹⁶ｃｍ^-3の範囲
内の値へドープさせる。溝即ちトレンチは、好適には、
エピタキシャル層よりも少なくとも０．５ミクロン大き
な深さへエッチングさせる。

【００４５】上述したプロセスは、明らかに、該プロセ
スの終りにチップの前部上で実施した金属コーティング
によって３つの夫々の共通端子へ接続されたベースコン
タクト、ソース及びゲート及び共通のコレクタ端子を具
備する幾つかの対のバイポーラ及びＭＯＳトランジスタ
を同一のチップ上に同時的に得るために使用することが
可能である。トレンチトランジスタ製造プロセスの説明
は、ＩＳＰＳＤコンフェレンス（パワーＳＣ装置及びＩ
Ｃに関する国産シンポジウム）の年次プロシーディング
ズにおいて見出すことが可能であり、該文献の全巻は引
用によって本明細書に取込み、且つ年次ＩＥＤＭプロシ
ーディングズ、１９７５−１９９４においても見出すこ
とが可能であり、これらの文献も引用によって本明細書
に導入する。

【００４６】図２４−２６ 図２４は本発明の例示的実施例に基づくスイッチ型エミ
ッタトランジスタ構成体のバイポーラ部分の概略平面図
を示しており、且つ図２５は本発明に基づくスイッチ側
エミッタトランジスタ構成体の概略断面図を示してい
る。

【００４７】現在好適な実施例においては、Ｎ＋エミッ
タ部分４１０は１０−１５ミクロンの範囲内のピッチを
有しており且つ例えば３−４ミクロンの最小幅を有して
いる（該幅は隣接するエミッタ間での電流クラウディン
グを回避するためにピッチの半分未満である）。現在好
適な実施例においては、該ピッチはトレンチピッチでは
なくＮ＋ピッチによって制限されている（埋込層に対す
る最小の幾何学的形状は、典型的に、上側に存在する構
成体のものよりも大きい）。

【００４８】埋込層に対するドーパント密度（Ｑ）は、
典型的に、各々に対して５×１０¹⁴乃至５×１０¹⁶ｃｍ
^-2の範囲内である（特に、Ｐ型に対しては５×１０¹⁵ｃ
ｍ^-2及びＮ型に対しては２×１０¹⁶ｃｍ^-2）。多くのバ
イポーラ構成体はＮ型埋込層に対してより高度のドーピ
ングを使用する（且つ、これは本発明の構成体の幾つか
の実施例においても望ましい場合がある）が、本発明の
実施上厳格には必ずしも必要なものではない（エミッタ
注入効率は特に問題ではない）。Ｐ型ドーピング濃度
は、好適には、ベースの幅制御を維持しながら外因的ベ
ース４２０Ｅにおいて低いシート抵抗を与えるように選
択され、Ｎ−型ドーピング濃度は、好適には、Ｐ−型ド
ーパントのカウンタドープを与え且つエミッタ／ベース
接合のエミッタ側においてより高度のドーピングを与え
るように選択される。

【００４９】Ｐ−型埋込層４２０に対してはボロンが好
適である（ガリウムと比較してより大きな拡散率を有す
るボロンはより大きなカウンタドープ効果を与え、従っ
て内因的ベース幅に対する外因的ベース幅のより大きな
比を与える）。ゆっくりと拡散するドーパント（Ａｓ又
はＡｂ）はＮ−型埋込層に対して好適であるが、燐を使
用することも可能である。

【００５０】現在好適な実施例においては、トレンチＦ
ＥＴのチャンネル４１０の長さは、中程度の電圧（例え
ば約２０Ｖ）にのみ耐えることが可能であるように選択
され、それは典型的なエピタキシャル層ドーピングレベ
ルの場合には約０．５乃至１ミクロンのチャンネル長を
暗示している。従って、エピタキシャル層の厚さは例え
ば５乃至１０ミクロンとすることが可能である。

【００５１】ソース４３２は浅く且つＮ＋へドープされ
ている。トレンチＦＥＴのゲート４３４は、例えば、Ｎ
＋ポリシリコンである。クランプダイオードは、好適に
は、誘導負荷を駆動せねばならない場合に本スイッチ型
エミッタ構成体を保護するために使用される。このタイ
プの構成体における最小の本来的ベースの厚さは、所望
の利得及び強度にしたがって選択されるが、典型的に
は、１乃至４ミクロンの範囲内である。より大きなベー
ス幅はより低い利得を暗示するが、より大きな強度を暗
示する。

【００５２】本バイポーラトランジスタは、好適には、
かなり低い利得の装置であり、例えばβが２０−１００
である（このβはベース幅を選択することにより制御さ
れ、より小さなベース幅はより高い利得を発生するが、
より低いβを有するトランジスタは、典型的に、より強
度が高い）。

【００５３】この構成体に関する典型的な動作電圧は例
えば３Ｖ一定ベース電圧とすることが可能であり（オプ
ションとして、負荷インピーダンスを介して供給され
る）、制御装置上において０Ｖのソース電圧、例えば０
Ｖと例えば１０Ｖとの間でスイッチされるゲート電圧、
コレクタ電圧５００Ｖとすることが可能である。勿論、
装置構成体を最適化するために修正を施すか又は施すこ
となしに多様な異なる動作電圧を特定することが可能で
あるが、この例は本発明構成体の利点を例示するのに貢
献する。

【００５４】図２６は図２の構成におけるトレンチＭＯ
Ｓトランジスタの例示的な実現例の詳細図である。この
実現例の詳細はＧｏｏｄｅｎｏｕｇｈ「３０Ｖにおける
ＳＯ−８スイッチ１０ＡにおけるトレンチゲートＤＭＯ
ＳＦＥＴ（Ｔｒｅｎｃｈ−Ｇａｔｅ ＤＭＯＳ ＦＥＴ
ｓ Ｉｎ ＳＯ−８ Ｓｗｉｔｃｈ １０Ａ ａｔ３０
Ｖ）」、１９９５年３月６日、エレクトロニックデザイ
ン、６５頁に記載されており、その文献は引用により本
明細書に導入する（勿論、その他の多数の実現例が可能
であり、その点に関しては、例えば米国特許第４，８９
３，１６０号及び第４，９１４，０５８号を参照すると
良い）。

【００５５】図２７−３１ 背景：シリコン／ゲルマニウム処理 ゲルマニウムはシリコンより狭いバンドギャップを有し
ており且つより等しい電子移動度及びホール移動度を有
する半導体物質である。初期のトランジスタ事業の殆ど
はゲルマニウムを使用していたが、１９６０年代の半導
体の展開における主流においてはシリコンが完全にゲル
マニウムにとって代わった。その後に、ほぼ１９９０年
になるまでゲルマニウム物質に関する事業は殆どなく、
１９９０年頃にシリコン／ゲルマニウム（「ＳｉＧ
ｅ」）合金を使用した製造プロセスの開発に対してかな
りの努力が始められた。

【００５６】シリコンは成長させた酸化膜の界面の品質
においてゲルマニウムよりも優れている。更に、成長さ
せたゲルマニウム酸化物は水溶性の場合がある。然しな
がら、ゲルマニウム濃度の低い（約２５乃至３０％以下
のＧｅ）を有するＳｉＧｅ合金上に成長させた酸化物は
これらの問題をほぼ回避し且つ純粋なシリコン上の酸化
物とほぼ同等の品質である。

【００５７】シリコン／ゲルマニウム合金の一つの重要
な魅力は、従来のシリコン処理でのバンドギャップ処理
の利点を得ることを可能とするということである。この
点に関して、例えばＫｉｎｇ ｅｔ ａｌ．「低圧気相
成長多結晶シリコン−ゲルマニウム膜の付着及び特性
（Ｄｅｐｏｓｉｔｉｏｎ ａｎｄ ｐｒｏｐｅｒｔｉｅ
ｓ ｏｆ ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａ
ｌ−ｖａｐｏｒ ｄｅｐｏｓｉｔｅｄ ｐｏｌｙｃｒｙ
ｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕ
ｍ ｆｉｌｍｓ）」１４１ジャーナル・オブ・エレクト
ロケミカル・ソサエティ２２３５（１９９４）； Ｃａ
ｙｍａｘ ｅｔ ａｌ．「超高シンク極低圧気相成長リ
アクタにおけるＳｉＨ₄ 及びＧｅＨ₄ からのエピタキシ
ャルＳｉ及びＳｉ_1-x Ｇｅ_x 層の低温選択的成長：運動
学及び可能性（Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｓｅ
ｌｅｃｔｉｖｅ ｇｒｏｗｔｈ ｏｆ ｅｐｉｔａｘｉ
ａｌＳｉ ａｎｄ Ｓｉ_1-x Ｇｅ_x ｌａｙｅｒｓ ｆ
ｒｏｍ ＳｉＨ₄ ａｎｄＧｅＨ₄ ｉｎ ａｎ ｕｌ
ｔｒａｈｉｇｈ ｖａｃｕｕｍ， ｖｅｒｙ ｌｏｗ
ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ
ｄｅｐｏｓｉｔｉｏｎ ｒｅａｃｔｏｒ： ｋｉｎｅｔ
ｉｃｓ ａｎｄ ｐｏｓｓｉｂｉｌｉｔｉｅｓ）」２４
１シン・ソリッド・フィルムズ３２４−８（１９９
４）； Ｋｉｎｇ ｅｔ ａｌ．「高度にドープした多
結晶シリコン・ゲルマニウム膜の電気的特性（Ｅｌｅｃ
ｔｒｉｃａｌ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｈｅａｖ
ｉｌｙｄｏｐｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ
ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ ｆｉｌｍｓ）」
４１ＩＥＥＥトランズアクションズ・オン・エレクトロ
ン・デヴァイシーズ２２８（１９９４）； Ｊｏｈｎｓ
ｏｎ ｅｔ ａｌ．「Ｓｉ及びＳｉＯ₂ に関する多結晶
ＳｉＧｅ合金の選択的化学的エッチング（Ｓｅｌｅｃｔ
ｉｖｅ ｃｈｅｍｉｃａｌ ｅｔｃｈｉｎｇ ｏｆ ｐ
ｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＳｉＧｅ ａｌｌｏｗ
ｓ ｗｉｔｈ ｒｅｓｐｅｃｔ ｔｏ Ｓｉ ａｎｄ
ＳｉＯ₂ ）」２１ジャーナル・オブ・エレクトロニック
・マテリアルズ８０５（１９９２）； Ｖｅｒｄｏｎｃ
ｋｔ−Ｖａｎｄｅｂｒｏｅｋ ｅｔａｌ．「ＳｉＧｅ−
チャンネルヘテロ接合Ｐ−ＭＯＳＦＥＴ（ＳｉＧｅ−ｃ
ｈａｎｎｅｌ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｐ−Ｍ
ＯＳＦＥＴ’ｓ）」４１ＩＥＥＥトランズアクションズ
・オン・エレクトロン・デヴァイシーズ９０（１９９
４）； Ｃａｙｍｔａｘ ｅｔ ａｌ．「Ｓｉ基板上の
薄いＳｉＧｅ層のＵＨＶ−ＶＬＰＣＶＤヘテロエピタキ
シャル成長：運動学及び表面形態学に関する圧力の影響
（ＵＨＶ−ＶＬＰＣＶＤ ｈｅｔｅｒｏｔｉｔａｘｉａ
ｌ ｇｒｏｗｔｈ ｏｆ ｔｈｉｎ ＳｉＧｅ−ｌａｙ
ｅｒｓ ｏｎ Ｓｉ−ｓｕｂｓｔｒａｔｅｓ： ｉｎｆ
ｌｕｅｎｃｅ ｏｆ ｐｒｅｓｓｕｒｅ ｏｎ ｋｉｎ
ｅｔｉｃｓ ａｎｄ ｏｎ ｓｕｒｆａｃｅ−ｍｏｒｐ
ｈｏｌｏｇｙ）」３２−３３ デフュージョン・アンド
・ディフェクト・データＤ３６１（１９９３）； Ｈｓ
ｉｅｈ ｅｔ ａｌ．「新規なアモルファスシリコン・
ゲルマニウム合金薄膜トランジスタの両極性性能（Ａｍ
ｂｉｐｏｌａｒ ｐｅｒｆｏｒｍａｎｃｅｓ ｏｆｎｏ
ｖｅｌ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ−ｇｅｒ
ｍａｎｉｕｍ ａｌｌｏｙ ｔｈｉｎ−ｆｉｌｍ ｔｒ
ａｎｓｉｓｔｏｒｓ）」３２日本のジャーナル・オブ・
アプライドフィジックスパート２（レターズ）Ｌ１０４
３（１９９３）； Ｋｅｓａｎ ｅｔ ａｌ．「３００
Ｋ及び７７Ｋ動作用のシリコン・ゲルマニウムチャンネ
ルを具備する高性能０．２５μｍＰ−ＭＯＳＦＥＴ（Ｈ
ｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ０．２５ μｍ−Ｐ
−ＭＯＳＦＥＴｓ ｗｉｔｈｓｉｌｉｃｏｎ−ｇｅｒｍ
ａｎｉｕｍ ｃｈａｎｎｅｌｓ ｆｏｒ ３００Ｋ ａ
ｎｄ ７７ Ｋ ｏｐｅｒａｔｉｏｎ）」１９９１ＩＥ
ＤＭテクニカル・ダイジェスト２５； Ｖｅｒｄｏｎｃ
ｋｔ−Ｖａｎｄｅｂｒｏｅｋ ｅｔ ａｌ．「ＳｉＧｅ
ヘテロ接合ＦＥＴに対する設計問題（Ｄｅｓｉｇｎ ｉ
ｓｓｕｅｓｆｏｒ ＳｉＧｅ ｈｅｔｅｒｏｊｕｎｃｔ
ｉｏｎ ＦＥＴｓ）」プロシーディングズ・オブ・ＩＥ
ＥＥ／コーネル・コンフェランス・オン・アドバンスト
コンセプツ・イン・ハイスピード・セミコンダクタ・デ
ヴァイシーズ・アンド・サーキッツ４２５（１９９
１）； Ｖｅｒｄｏｎｃｋｔ−Ｖａｎｄｅｂｒｏｅｋｅ
ｔ ａｌ．「高移動度変調ドープ済ＳｉＧｅチャンネル
Ｐ−ＭＯＳＦＥＴ（Ｈｉｇｈ−ｍｏｂｉｌｉｔｙ ｍｏ
ｄｕｌａｔｉｏｎ−ｄｏｐｅｄ ＳｉＧｅ−ｃｈａｎｎ
ｅｌ ｐ−ＭＯＳＦＥＴｓ）」１２ＩＥＥＥエレクトロ
ン・デバイス・レターズ４４７（１９９１）： Ｓｅｌ
ｖａｋｕｍａｒ ｅｔ ａｌ．「ゲルマニウムイオン注
入によるＳｉＧｅチャンネルＮ−ＭＯＳＦＥＴ（ＳｉＧ
ｅ−ｃｈａｎｎｅｌ−Ｎ−ＭＯＳＦＥＴ ｂｙ ｇｅｒ
ｍａｎｉｕｍ ｉｍｐｌａｎｔａｔｉｏｎ）」１２ＩＥ
ＥＥ・エレクトロン・デバイス・レターズ４４４（１９
９１）； Ｈｕｍｌｉｃｅｋ ｅｔ ａｌ．「Ｓｉ_x Ｇ
ｅ_1-x 合金の光学的スペクトル（Ｏｐｔｉｃａｌ ｓｐ
ｅｃｔｒａ ｏｆ Ｓｉ_x Ｇｅ_1-x ａｌｌｏｙｓ）」
６５ジャーナル・オブ・アプライドフィジックス２８２
７（１９８９）；Ｐｒｏｋｅｓ ｅｔ ａｌ．「Ｓｉ
（１００）上に付着形成したアモルファスＳｉＧｅ層の
ウエット酸化により製造されたエピタキシャルＳｉ_1-x
Ｇｅ_x 膜の形成（Ｆｏｒｍａｔｉｏｎ ｏｆ ｅｐｉｔ
ａｘｉａｌ Ｓｉ_1-x Ｇｅ_x ｆｉｌｍｓ ｐｒｏｄｕ
ｃｅｄ ｂｙ ｗｅｔ ｏｘｉｄａｔｉｏｎ ｏｆ ａ
ｍｏｒｐｈｏｕｓ ＳｉＧｅ ｌａｙｅｒｓ ｄｅｐｏ
ｓｉｔｅｄ ｏｎ Ｓｉ（１００））」５３アプライド
・フィジックス・レターズ２４８３（１９８８）； Ｈ
ａｍａｋａｗａ ｅｔ ａｌ．「アモルファスシリコン
ソラーセル及びそれらの技術における最近の進化（Ｒｅ
ｃｅｎｔ ａｄｖａｎｃｅｓ ｉｎ ａｍｏｒｐｈｏｕ
ｓ ｓｉｌｉｃｏｎ ｓｏｌａｒ ｃｅｌｌｓ ａｎｄ
ｔｈｅｉｒ ｔｅｃｈｎｏｌｏｇｉｅｓ）」５９−６
０ジャーナル・オブ・ノンクリスタライン・ソリッズ１
２６５（１９８３）等を参照するとよい。これらの文献
及びその中に引用されている全ての文献は引用によって
本明細書に導入する。

【００５８】第一装置実施例：ＶＤＭＯＳ 図２７は本発明に基づく２番目の例示的装置構成体を示
している。これはＶＤＭＯＳであって、ＪＦＥＴピンチ
オフが発生する領域５５４ではなくチャンネル領域５５
２の移動度が増加されている。点線の水平線は現在好適
な実施例であるＳｉＧｅ_0.1 物質と純粋なシリコンとの
間の近似的な境界を表わしている。然しながら、浅すぎ
る境界は処理制御をより困難なものとさせる（特に、酸
化膜成長の制御に関係して）。この構成体は従来の態様
で動作する（但し、電流密度が増加されていることを除
く）。即ち、絶縁したゲート５５１の電圧が制御可能な
態様でチャンネル５５２を蓄積状態とさせ、その際に電
子がソース５５０からＮ−型エピタキシャル層５６２を
介して且つＮ型基板５６０を介して背面側のドレインコ
ンタクト５６１へ流れることを許容する。チャンネル５
５２はＰ型本体拡散部５５２の表面部分によって形成さ
れる。ディープ即ち深い本体拡散部５５９は高電圧に耐
えるための付加したＪＦＥＴゲート動作を与える。

【００５９】第二装置実施例：ＤＭＯＳ制御装置を具備
するスイッチ型エミッタ 図２８は本発明に基づく２番目の例示的装置構成体を示
しており、この場合は、向上させた移動度を具備する表
面ＤＭＯＳが高電圧耐久性を与える埋込バイポーラトラ
ンジスタのエミッタを駆動する。図示した実施例におい
ては、表面ＤＭＯＳはＶＤＭＯＳであるが、勿論、これ
は変形させることが可能である。点線は、現在好適な実
施例であるＳｉＧｅ_0.1 物質と純粋なシリコンとの間の
近似的な境界を表わしている。この実施例においては、
この境界はソース接合の下側に位置するものとして示さ
れているが、これはソース接合深さと同じ程度か又はそ
れよりも浅くすることも可能である（究極的には、適切
な深さは本装置が完全にターンオンされた場合における
蓄積領域の深さであり、且つこの深さ内においてバンド
ギャップの段階的変化が存在する場合にある利点が得ら
れる）。

【００６０】この構成体においては、外部端子Ｃ（コレ
クタ）、Ｂ（ベース）、Ｓ（ソース）及びＧ（ゲート）
への接続が示されている。絶縁層５１２はゲート５０９
をソースメタリゼーション１０から分離させている。図
２８の領域５０１，５０２，５０３，５０４は、バイポ
ーラトランジスタのコレクタ、ベース及びエミッタを夫
々構成しており、一方領域５０５はＭＯＳトランジスタ
のドレインを構成している。スイッチ型エミッタ装置
は、ＩＧＢＴと同様に、好適には、誘導負荷と共に使用
される場合にクランプダイオードを使用する。

【００６１】図２９は図２８の構成体を貫通する垂直線
に沿っての例示的なドーピング分布を示している。ゲル
マニウムはドーパントではないので（厳密に言えば）、
ゲルマニウムの割合は点線で示してある。図２９の横方
向の寸法は縮尺通りではないが、図２９は相対的なドー
パントレベルがどのようなものであるかを表わしてい
る。

【００６２】第三装置実施例：トレンチトランジスタ制
御装置を具備するスイッチ型エミッタ 図３０は本発明に基づく３番目の例示的な装置構成体を
示している。これは別のスイッチ型エミッタ構成体であ
るが、この場合には、制御装置は向上させた移動度を有
するトレンチトランジスタである。必要とされる縮尺の
ために、図３０はバンドギャップ変化を明確に示すもの
ではないが、それは図３１の詳細図において示されてい
る。

【００６３】現在好適な実施例におけるＮ＋エミッタ部
分６１０は１０−１５ミクロンの範囲内のピッチ及び例
えば３−４ミクロンの最小幅を有している（隣接するエ
ミッタ間の電流クラウディングを回避するために、幅は
ピッチの半分未満である）。現在好適な実施例における
ピッチはトレンチピッチではなくＮ＋ピッチによって制
限されている（埋込層に対する最小の幾何学的形状は、
典型的に、上側に存在する構造のものよりも一層大き
い）。

【００６４】埋込層に対するドーパント密度（Ｑ）は、
典型的に、各々に対して５×１０¹⁴−５×１０¹⁶ｃｍ^-2
の範囲内である（特に、例えばＰ型に対しては５×１０
¹⁵ｃｍ^-2及びＮ型に対しては２×１０¹⁶ｃｍ^-2）。多く
のバイポーラ構成体はＮ型埋込層に対してより高度のド
ーピングを使用するが（このことは本明細書に開示した
構成体の幾つかの実施例においては好適な場合があ
る）、このことは本発明の実施上厳格には必ずしも必要
なものではない（エミッタ注入効率は特に問題ではな
い）。Ｐ型ドーピング密度は、好適には、ベース幅制御
を維持しながら外因的ベース６２０Ｅにおいて低いシー
ト抵抗を与えるべく選択され、Ｎ型ドーパント密度は、
好適には、Ｐ型ドーパントのカウンタドープを与え且つ
エミッタ／ベース接合のエミッタ側においてより高度の
ドーピングを与えるように選択される。Ｐ型埋込層６２
０に対してはボロンが好適である（ガリウムと比較して
拡散率がより大きなボロンはより大きなカウンタドープ
を与え、従って内因的ベース幅に対する外因的ベース幅
のより大きな比を与える）。Ｎ型埋込層に対しては拡散
が遅いドーパント（Ａｓ又はＡｂ）が好適であるが、燐
を使用することも可能である。

【００６５】現在好適な実施例におけるトレンチＦＥＴ
のチャンネル６３０の長さは、中程度の電圧（例えば、
約２０Ｖ）にのみ耐えるように選択され、それは典型的
なエピタキシャル層ドーピングレベルの場合には、チャ
ンネル長が約０．５乃至１ミクロンであることを示して
いる。従って、エピタキシャル層の厚さは例えば５乃至
１０ミクロンとすることが可能である。チャンネル６３
０はトレンチに最も近いＰ型本体拡散部６３１の部分に
よって与えられる（従って、トレンチゲート６３４によ
ってゲート動作させることが可能である）。

【００６６】ソース６３２は浅く且つＮ＋へドープされ
ている。トレンチＦＥＴのゲート６３４は、例えばＮ＋
ポリシリコンである。誘導負荷を駆動せねばならない場
合にはスイッチ型エミッタ構成体を保護するために好適
にはクランプダイオードを使用する。このタイプの構成
体における最小の本来的ベースの厚さは所望の利得及び
強度にしたがって選択されるが、典型的には、１−４ミ
クロンの範囲内である。ベース幅が大きいことは利得が
低いが、強度が高いことを表わす。

【００６７】バイポーラトランジスタは、好適には、比
較的低い利得の装置、例えばβが２０−１００のもので
ある（このβはベース幅を選択することによって制御さ
れ、ベース幅が小さいとより高い利得が得られるが、低
いβを有するトランジスタは、典型的に、より強度が高
い）。

【００６８】この構成体の典型的な動作電圧は、例えば
３Ｖの一定のベース電圧（オプションとして、負荷イン
ピーダンスを介して供給される）、制御装置上の０Ｖの
ソース電圧、例えば０Ｖと例えば１０Ｖとの間でスイッ
チされるゲート電圧、コレクタ電圧５００Ｖとすること
が可能である。勿論、装置構成体を最適化させるために
修正するか又は修正することなしに多様な異なる動作電
圧を特定することが可能であるが、この例は本明細書に
開示した構成体の利点を示すために有用である。図３１
の詳細図に示されるように、ＳｉＧｅ合金の領域がトレ
ンチの壁に沿って存在し、従ってチャンネル領域６３０
はより高い移動度の領域内に位置されている。

【００６９】第一処理実施例：浅いエピタキシャル成長 本発明の新規な装置を製造する幾つかの処理オプション
が存在している。最も簡単なアプローチは、単に、例え
ばＳｉＧｅ_0.1 等の薄い層のＳｉＧｅを１００乃至５０
００Å（好適には、例えば１０００Å）の範囲内の厚さ
へエピタキシャル成長させることである。このことは、
好適には、裸のウエハ上で実施するが、オプションとし
ては、ＬＯＣＯＳパターン形成したフィールド酸化膜を
成長させた後に実施することが可能である（何故なら
ば、フィールド酸化膜の下側にはより広いバンドギャッ
プの物質を設けることが望ましいからである）。オプシ
ョンとして、所望により、エピタキシャル成長の前にＮ
ウエル及びＰウエルを形成することも可能である。

【００７０】オプションとして、ＳｉＧｅエピタキシの
後に短期間のシリコンエピタキシを実施することが可能
であり（例えば、３００Åの厚さ）、支配的にＳｉＯ₂
であるゲート酸化膜のその後の成長を容易化させること
が可能である。この過剰な成長の厚さに依存して、表面
近くで逆バンドギャップ段階的変化が発生する場合があ
るが、より低いバンドギャップ部分がチャンネル蓄積層
の深さを支配する限り、このことは許容可能である。

【００７１】これらの初期的なステップの後に、プロセ
スの残部は、どのような装置の組合わせが所望される場
合であっても、通常のトランジスタ製造ステップを使用
し、それらは完全に公知のものである。

【００７２】第二処理実施例：ディープエピタキシャル
成長 この実施例は、処理がより複雑であり且つ欠陥密度がよ
り大きいために、一般的にはより不所望のものである。
然しながら、これが他の理由により好適な場合がある。
更に、これは、トレンチＦＥＴ制御装置を具備するスイ
ッチ型エミッタ装置を製造するための最も率直な方法で
ある（最も好適なものとして意図されたものではない
が）。この場合には、ＳｉＧｅエピタキシは、トレンチ
トランジスタのドレインへ下方向に延在するのに充分な
厚さに形成され、例えば２ミクロンの厚さである。

【００７３】第三処理実施例：側壁エピタキシャル成長 トレンチ制御トランジスタを具備する装置実施例を製造
するより好適な方法が存在している。この処理実施例に
おいては、上述した第一処理実施例において説明したよ
うに、トレンチを既にエッチングした後に短期間のＳｉ
Ｇｅエピタキシャル成長ステップを実施する（エピタキ
シャル成長厚さは究極的な最小トレンチ幅の１／４未満
であり、且つより好適には、その１／１０未満であ
る）。このことは、長いエピタキシャル成長ステップを
必要とすることなしにトレンチＦＥＴ（それが電流密度
に関する限界が発生する箇所である）における高い電流
密度を供給する。このプロセスは、更に、他の装置、例
えばＣＭＯＳ用のエピタキシャル層の使用と良好な互換
性を与えている。

【００７４】第四処理実施例：イオン注入及びアニーリ
ング この実施例においては、１００乃至５００Åの範囲内の
停止距離を与えるべく選択されたエネルギ及び例えば５
×１０¹⁷乃至１×１０¹⁹ｃｍ^-2の範囲内のドーズでＧｅ
のイオン注入を実施する。アニーリングの後に、これは
所望によりより低いバンドギャップ表面部分を与える。

【００７５】修正及び変形 当業者によって理解されるように、本明細書に記載した
新規な概念は多数の適用場面にわたり修正及び変形する
ことが可能であり、従って本発明は上述した特定の実施
例のいずれかに限定されるべきものではない。例えば、
当業者にとって明らかなように、本明細書に記載した特
定の回路トポロジィに対してその他の回路要素を付加し
たり又は置換させたりすることが可能である。

【００７６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明が実現することを意図している４端子
集積化構成体の電気的等価回路を示した概略回路図。

【図２】 本発明の一実施例に基づいて垂直ＭＯＳパワ
ートランジスタ形態の構成体を製造する一段階における
状態を示した概略断面図。

【図３】 本発明の一実施例に基づいて垂直ＭＯＳパワ
ートランジスタ形態の構成体を製造する一段階における
状態を示した概略断面図。

【図４】 本発明の一実施例に基づいて垂直ＭＯＳパワ
ートランジスタ形態の構成体を製造する一段階における
状態を示した概略断面図。

【図５】 本発明の一実施例に基づいて垂直ＭＯＳパワ
ートランジスタ形態の構成体を製造する一段階における
状態を示した概略断面図。

【図６】 本発明の一実施例に基づいて垂直ＭＯＳパワ
ートランジスタ形態の構成体を製造する一段階における
状態を示した概略断面図。

【図７】 本発明の一実施例に基づいて垂直ＭＯＳパワ
ートランジスタ形態の構成体を製造する一段階における
状態を示した概略断面図。

【図８】 図２乃至７のプロセスの終りに得られる構成
体を示した概略断面図。

【図９】 図７の構成体の断面に沿っての種々のドーパ
ントの濃度分布を示した概略図。

【図１０】 本発明に基づく５端子形態での集積回路の
電気的に等価な回路を示した概略図。

【図１１】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１２】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１３】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１４】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１５】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１６】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１７】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１８】 本発明の別の実地例に基づく重畳型構成要
素形態での構成体を製造する一段階における状態を示し
た概略断面図。

【図１９】 図１７の構成体の断面に沿っての種々のド
ーパントの濃度分布を示した概略図。

【図２０】 本発明の別の実施例に基づく分離型構成要
素（重畳型ではない）形態の構成体を製造する一段階に
おける状態を示した概略断面図。

【図２１】 本発明の別の実施例に基づく分離型構成要
素（重畳型ではない）形態の構成体を製造する一段階に
おける状態を示した概略断面図。

【図２２】 図２０及び２１によって表わされるプロセ
スの終りに得られる構成体を示した概略断面図。

【図２３】 本発明に基づく更に別の２つの新規な実施
例を示した概略断面図。

【図２４】 本発明の例示的実施例に基づくスイッチ型
エミッタトランジスタ構成体のバイポーラ部分を示した
概略平面図。

【図２５】 本発明の更に別の実施例に基づくスイッチ
型エミッタトランジスタ構成体を示した概略断面図。

【図２６】 図２５の構成体におけるトレンチＭＯＳト
ランジスタの詳細を示した概略断面斜視図。

【図２７】 本発明の更に別の実施例に基づく、ＪＦＥ
Ｔピンチオフが発生する領域ではなくチャンネル領域の
移動度が向上されているＶＤＭＯＳ装置構成体を示した
概略断面図。

【図２８】 本発明の更に別の実施例に基づいて、移動
度を向上させた表面ＤＭＯＳが高電圧耐久性を与える埋
込バイポーラトランジスタのエミッタを駆動する装置構
成体を示した概略断面図。

【図２９】 図２８の構成体を貫通する垂直線に沿って
のドーピング分布を示した概略図。

【図３０】 本発明の更に別の例示的実施例に基づく装
置構成体を示した概略断面図。

【図３１】 図３０におけるトレンチトランジスタの詳
細な構成を示した概略断面図。

【符号の説明】

１ Ｎ＋型基板 ２ Ｎ−導電型エピタキシャル層 ３ Ｐ＋型領域 ４ Ｎ＋型領域 ５ Ｎ型エピタキシャル層 ６ Ｐ導電型本体領域 ７ Ｎ＋型ソース領域 ８ Ｐ＋型領域 ９ ゲート １０，１１，１４ 金属コーティング ３１ 基板 ３２ エピタキシャル層 ３３ Ｐ＋型領域 ３４ Ｎ＋領域 ３５ 第二エピタキシャル層 ３６ Ｐ＋領域 ３７ Ｎ＋領域 ３８ Ｐ＋領域 ３９ 表面 ４０，４１，４３，４４ メタリゼーション ４８ 表面層 ５１ 基板 ５２ Ｎ−エピタキシャル層 ５３，５４ Ｐ＋領域 ５５，５６ Ｎ＋領域 ５７ Ｎ型エピタキシャル胃層 ５８，５９ Ｐ＋領域 ６０，６９ Ｎ＋領域 ６３，６５，６６，６７，７０ メタリゼーション １０２ トレンチ １０３ 酸化膜 １０４ 溝 １１２ ゲート １３０ エピタキシャル層 ４１０ Ｎ＋エミッタ部分 ４１０ チャンネル ４２０ Ｐ型埋込層 ４２０Ｅ 外因的ベース ４３２ ソース ４３４ ゲート ５５０ ソース ５５１ ゲート ５５２ チャンネル ５５９ ディープボディ拡散部 ５６０ 基板 ５６１ 背面ドレインコンタクト ５６２ エピタキシャル層 ６１０ Ｎ＋エミッタ部分 ６２０ Ｐ−型埋込層 ６２０Ｅ 外因的ベース ６３０ チャンネル ６３１ Ｐ−型本体拡散部 ６３２ ソース ６３４ ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェッルチーオ フリシナ イタリア国， サンタガテ リ バッティ アーティ シーティ， ヴィア トレット ーリ （番地の表示なし) (72)発明者 ジュセッペ フェルラ イタリア国， 95100 カターニャ， ヴ ィア アチカステッロ 12 (72)発明者 サント プッヅォーロ イタリア国， 95127 カターニャ シー ティ， ヴィア オリベト スカッマッカ 99 (72)発明者 ラファエレ ヅァンブラーノ イタリア国， 95037 サン ジオヴァッ ニ ラ プンタ シーティ， ヴィア ド ウカ ダオスタ 43／エイ (72)発明者 マリオ パパーロ イタリア国， 95037 サン ジオヴァッ ニ ラ プンタ シーティ， ヴィア グ ラッシ １ (72)発明者 リチャード エイ． ブランチャード アメリカ合衆国， カリフォルニア 94024， ロス アルトス， モラ ドラ イブ 10724 (72)発明者 ロバート グルーバー アメリカ合衆国， テキサス 75248， ダラス， ランキタ 15801

Claims (1)

【特許請求の範囲】
1. 【請求項１】 合体パワートランジスタ構成体におい
   て、 モノリシック半導体本体の第一表面近くに位置されてお
   り且つ前記第一表面と第一導電型の第一埋込層との間に
   導通を与える第一活性装置、 前記第一活性装置の下側で前記モノリシック半導体本体
   内に位置されており且つ前記第一埋込層と前記モノリシ
   ック半導体本体の第二表面との間にバイポーラ導通を与
   える第二活性装置、 を有しており、前記第一活性装置が電流の制御を与え且
   つ、前記第二活性装置が低オン抵抗での高電圧スタンド
   オフを与えることを特徴とする合体パワートランジスタ
   構成体。