JPH098311A - Method of manufacturing thin film semiconductor device and its structure - Google Patents

Method of manufacturing thin film semiconductor device and its structure

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JPH098311A
JPH098311A JP15434895A JP15434895A JPH098311A JP H098311 A JPH098311 A JP H098311A JP 15434895 A JP15434895 A JP 15434895A JP 15434895 A JP15434895 A JP 15434895A JP H098311 A JPH098311 A JP H098311A
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JP
Japan
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thin film
film transistor
liquid crystal
active layer
etching stopper
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JP15434895A
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Japanese (ja)
Inventor
Takaaki Shinagawa
陽明 品川
Takeshi Tanaka
武 田中
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Hitachi Ltd
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Hitachi Ltd
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  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】エッチングストッパ層を持つ逆スタガー型の薄
膜トランジスタで、その製造工程数を削減する。 【構成】ガラス基板1上にCrゲート電極2,ゲート絶
縁膜窒化シリコン3,一括してパターニングし島状にし
た能動層8及びエッチングストッパ層9を形成する。次
いで、n型非晶質シリコン7を堆積した後、これを異方
性エッチングして除去し、能動層8とエッチングストッ
パ層9の側壁のみにn型非晶質シリコンを残留させオー
ミックコンタクト層10を形成する。次いで、ソース−
ドレイン電極11,12を形成した後、等方性エッチン
グでソース−ドレイン電極間に残留したn型非晶質シリ
コンを除去し、最後に保護膜13を形成する。
(57) [Abstract] [Purpose] An inverted staggered thin film transistor having an etching stopper layer, in which the number of manufacturing steps is reduced. [Structure] On a glass substrate 1, a Cr gate electrode 2, a gate insulating film silicon nitride 3, an island-shaped active layer 8 and an etching stopper layer 9 which are collectively patterned are formed. Next, after the n-type amorphous silicon 7 is deposited, it is removed by anisotropic etching to leave the n-type amorphous silicon only on the sidewalls of the active layer 8 and the etching stopper layer 9, and the ohmic contact layer 10 is formed. To form. Then the source-
After forming the drain electrodes 11 and 12, the n-type amorphous silicon remaining between the source and drain electrodes is removed by isotropic etching, and finally the protective film 13 is formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄膜半導体装置および薄
膜トランジスタの製造方法とその構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device, a method of manufacturing a thin film transistor, and its structure.

【0002】[0002]

【従来の技術】一般にエッチングストッパ層を有する逆
スタガー型の薄膜トランジスタの構造は文献(Extended
Abstracts of the 22nd (1990 International)
Conference on Solid State Devices and Mterials:S
−E−23,1027)に記載されているように絶縁性
基板上にゲート電極,ゲート絶縁膜,半導体からなる能
動層,その上面に能動層よりも小さい面積の絶縁膜から
なるエッチングストッパ層,エッチングストッパ層上面
の一部から能動層の端まで接する形で、半導体に不純物
をドーピングして形成されたオーミックコンタクト層、
そしてソース−ドレイン電極からなっている。
2. Description of the Related Art Generally, the structure of an inverted stagger type thin film transistor having an etching stopper layer is described in the literature (Extended
Abstracts of the 22nd (1990 International)
Conference on Solid State Devices and Mterials: S
-E-23,1027), a gate electrode, a gate insulating film, an active layer made of a semiconductor on an insulating substrate, an etching stopper layer made of an insulating film having an area smaller than the active layer on the upper surface thereof, An ohmic contact layer formed by doping a semiconductor with impurities so as to contact from a part of the upper surface of the etching stopper layer to the end of the active layer,
It is composed of source-drain electrodes.

【0003】[0003]

【発明が解決しようとする課題】上記従来技術は逆スタ
ガー型の薄膜トランジスタに関するものであり、低オフ
電流化や光による電子の励起低減の目的で、能動層の薄
膜化を達成するためにドライエッチングガスに対してエ
ッチング速度の差が大きくない能動層とオーミックコン
タクト層の間に部分的にエッチングストッパ層を入れて
いる。このためエッチングストッパ層を形成するために
製造工程が増加する問題がある。
The above-mentioned prior art relates to an inverted stagger type thin film transistor, and dry etching is performed to achieve thinning of an active layer for the purpose of lowering off current and reducing electron excitation by light. An etching stopper layer is partially inserted between the active layer and the ohmic contact layer where the difference in etching rate with respect to gas is not large. Therefore, there is a problem that the number of manufacturing steps is increased to form the etching stopper layer.

【0004】本発明の目的は、エッチングストッパ層を
持つ薄膜トランジスタ製造工程数を削減することにあ
る。
An object of the present invention is to reduce the number of thin film transistor manufacturing steps having an etching stopper layer.

【0005】[0005]

【課題を解決するための手段】上記課題を解決するた
め、本発明の特徴は薄膜トランジスタの製造方法におい
て、能動層及びエッチングストッパ層を島状に一括して
パターニングした後、不純物をドーピングした半導体を
堆積し、これを異方性エッチングして能動層の側壁もし
くは能動層及びエッチングストッパ層の側壁のみにオー
ミックコンタクト層を形成すること、または、能動層及
びエッチングストッパ層を島状かつテーパ状に一括して
パターニングした後、エッチングストッパ層からはみ出
した能動層に不純物をドーピングしてオーミックコンタ
クト層を形成することにある。
In order to solve the above problems, a feature of the present invention is that, in a method of manufacturing a thin film transistor, an active layer and an etching stopper layer are collectively patterned in an island shape, and then an impurity-doped semiconductor is formed. It is deposited and anisotropically etched to form an ohmic contact layer only on the side wall of the active layer or the side wall of the active layer and the etching stopper layer, or the active layer and the etching stopper layer are collectively formed into an island shape and a taper shape. Then, after patterning, the active layer protruding from the etching stopper layer is doped with impurities to form an ohmic contact layer.

【0006】[0006]

【作用】上記手段に従えば、能動層及びエッチングスト
ッパ層を島状に一括してパターニングでき、従って、エ
ッチングストッパ層を別工程でパターニングする分の製
造工程を削減することが可能となる。また、このトラン
ジスタを液晶表示装置の画素駆動素子として用いる場
合、能動層の側壁部分のみにオーミックコンタクト層が
あるので、ソース−ドレイン電極に透明な導電体を使用
することが可能となり、これによっても製造工程数を削
減できる。
According to the above means, the active layer and the etching stopper layer can be collectively patterned in the shape of an island, so that the number of manufacturing steps for patterning the etching stopper layer in a separate step can be reduced. When this transistor is used as a pixel driving element of a liquid crystal display device, since an ohmic contact layer is provided only on the side wall of the active layer, it is possible to use a transparent conductor for the source-drain electrodes. The number of manufacturing steps can be reduced.

【0007】[0007]

【実施例】まず、本発明を薄膜トランジスタの製造に適
用した第一実施例について説明する。
EXAMPLE First, a first example in which the present invention is applied to manufacture of a thin film transistor will be described.

【0008】図1は本発明の一実施例における薄膜トラ
ンジスタの製造工程を示す断面図である。まず図1
(a)が示すように、ガラス基板1上にCrを1200
Åスパッタリング法で堆積しパターニングしてゲート電
極2を形成する。そして、プラズマCVD法でそれぞれ
原料ガスSiH4,NH3,N2 を用いて3500Åのゲ
ート絶縁膜である窒化シリコン膜3,SiH4,H2を用
いて200〜600Åの能動層となる非晶質シリコン膜
4,SiH4,NH3,N2 を用いて2000Åのエッチ
ングストッパ層となる窒化シリコン膜5を連続堆積す
る。次いでレジスト6を塗布しフォトリソグラフィーに
より島状のパターンにする。そして、図1(b)が示すよ
うに窒化シリコン5及び非晶質シリコン4をそれぞれC
4+O2,BCl3 を用いたプラズマドライエッチング
により順次エッチングし島状に加工する。次いで、図1
(c)が示すようにレジスト6を除去した後、Si
4,H2,PH3 を用いて340Åのn型の非晶質シリ
コン7を堆積する。そして、このn型の非晶質シリコン
7をBCl3 を用いた反応性イオンエッチングで異方性
エッチングする。すると図1(d)が示すように垂直方
向に膜厚が最も厚い能動層8とエッチングストッパ層9
の側壁に接合したn型の非晶質シリコンだけが残留し、
能動層8とエッチングストッパ層9の側壁のみにオーミ
ックコンタクト層10が形成される。次いで、図1
(e)が示すようにスパッタリング法により2800Å
のITO(Indium Tin Oxide)を堆積しパターニングして
ソース,ドレイン電極11,12を形成した後、ソー
ス,ドレイン電極間の能動層の側壁に残留したn型の非
晶質シリコンをBCl3 を用いた等方性のドライエッチ
ングにより除去し、最後に保護膜13を堆積して薄膜ト
ランジスタが完成する。
FIG. 1 is a sectional view showing a manufacturing process of a thin film transistor in one embodiment of the present invention. Figure 1
As shown in (a), 1,200 Cr is deposited on the glass substrate 1.
Å The gate electrode 2 is formed by depositing by sputtering and patterning. Then, the plasma CVD method uses the source gases SiH 4 , NH 3 , and N 2 , respectively, and the silicon nitride film 3, which is a gate insulating film of 3500Å, and SiH 4 and H 2 to form an active layer of 200 to 600Å, which is an amorphous layer. A silicon nitride film 5 serving as an etching stopper layer of 2000 Å is continuously deposited by using the high-quality silicon film 4, SiH 4 , NH 3 , and N 2 . Next, a resist 6 is applied and photolithography is performed to form an island pattern. Then, as shown in FIG. 1B, the silicon nitride 5 and the amorphous silicon 4 are respectively replaced by C
It is sequentially etched by plasma dry etching using F 4 + O 2 and BCl 3 to form an island shape. Then, FIG.
After removing the resist 6 as shown in FIG.
340 Å n-type amorphous silicon 7 is deposited using H 4 , H 2 and PH 3 . Then, this n-type amorphous silicon 7 is anisotropically etched by reactive ion etching using BCl 3 . Then, as shown in FIG. 1D, the active layer 8 and the etching stopper layer 9 having the largest film thickness in the vertical direction are formed.
Only the n-type amorphous silicon bonded to the sidewall of
The ohmic contact layer 10 is formed only on the sidewalls of the active layer 8 and the etching stopper layer 9. Then, FIG.
2800Å by sputtering method as shown in (e)
Of ITO (Indium Tin Oxide) is deposited and patterned to form the source and drain electrodes 11 and 12, and then the n-type amorphous silicon remaining on the sidewall of the active layer between the source and drain electrodes is formed by using BCl 3 . It is removed by the isotropic dry etching, and finally the protective film 13 is deposited to complete the thin film transistor.

【0009】実施例によれば、エッチングストッパ層9
と能動層8を一括してパターニングするので、エッチン
グストッパ層を単独でパターニングする場合と比較し
て、製造工程数は減少し製造コストが低減する。さら
に、n型の非晶質シリコンを能動層の上にPCVDで堆
積するため能動層8とオーミックコンタクト層10の格
子が不連続となり、オーミックコンタクト層をイオンド
ーピング等で形成する場合と比較して、二層間のコンタ
クト抵抗が大きくなって、その結果トランジスタのオフ
電流が低下する。
According to the embodiment, the etching stopper layer 9
Since the active layer 8 is collectively patterned, the number of manufacturing steps is reduced and the manufacturing cost is reduced as compared with the case where the etching stopper layer is individually patterned. Furthermore, since the n-type amorphous silicon is deposited on the active layer by PCVD, the lattice of the active layer 8 and the ohmic contact layer 10 becomes discontinuous, and compared with the case where the ohmic contact layer is formed by ion doping or the like. , The contact resistance between the two layers increases, and as a result, the off current of the transistor decreases.

【0010】なお能動層はシリコンに限定されるもので
はなく、シリコンゲルマー,ゲルマニウム等半導体であ
ればその種類は選ばない。また、エッチングストッパ層
に用いる絶縁体も窒化シリコンに限定されるものでな
く、エッチングガスに対する耐性が十分であれば、特に
種類は選ばない。さらに、耐性がなくとも膜厚が十分に
厚ければ半導体の使用も可能であり、半導体を使用する
ことでスループットが向上する利点がある。
The active layer is not limited to silicon, and any type of semiconductor such as silicon germanium or germanium can be used. Further, the insulator used for the etching stopper layer is not limited to silicon nitride, and any type may be selected as long as it has sufficient resistance to the etching gas. Further, even if there is no resistance, a semiconductor can be used as long as the film thickness is sufficiently thick, and the use of the semiconductor has an advantage of improving the throughput.

【0011】また、実施例で能動層となる非晶質シリコ
ン4を堆積した後、エネルギビームを照射して多結晶シ
リコンにすることも可能である。例えば非晶質シリコン
4を堆積した後、220mJ/cm2 のXeClレーザを
照射して、シリコン膜を多結晶化し、残りの工程は前述
の実施例と同じにすることで、非晶質シリコン薄膜トラ
ンジスタと比較して高い移動度である薄膜トランジスタ
を製造できる。
It is also possible to deposit amorphous silicon 4 as an active layer in the embodiment and then irradiate it with an energy beam to form polycrystalline silicon. For example, after depositing the amorphous silicon 4, a 220 mJ / cm 2 XeCl laser is irradiated to polycrystallize the silicon film, and the remaining steps are the same as those in the above-described embodiment. It is possible to manufacture a thin film transistor having higher mobility as compared with.

【0012】さらに実施例でn型の非晶質シリコン7の
代わりにp型の非晶質シリコンを堆積することでpチャ
ンネルの薄膜トランジスタの製造も可能である。
Further, in the embodiment, a p-channel thin film transistor can be manufactured by depositing p-type amorphous silicon instead of n-type amorphous silicon 7.

【0013】次に第一実施例とはオーミックコンタクト
層の形成方法が異なる薄膜トランジスタの製造方法を示
した第二実施例について説明する。
Next, a second embodiment showing a method of manufacturing a thin film transistor in which an ohmic contact layer forming method is different from that of the first embodiment will be described.

【0014】図2は図1と同じく薄膜トランジスタの製
造工程を示す断面図である。図2(a)が示すように第
一実施例と同様にガラス基板1上にゲート電極2,ゲー
ト絶縁膜窒化シリコン3,能動層となる非晶質シリコン
4,エッチングストッパ層となる酸化シリコン膜5,島
状にパターニングしたレジスト6を形成する。ここで第
一実施例と異なるのはエッチングストッパ層をTEOS
(Tetra Ethyl OxideSilan−e)を原料としてPCVDで
成膜した酸化シリコン膜で形成したことである。そし
て、図2(b)が示すように酸化シリコン膜5及び非晶
質シリコン4をCF4+H2を用いてプラズマドライエッ
チングにより一括して等方エッチングする。すると酸化
シリコン膜5は非晶質シリコン膜4よりエッチング速度
が速いので、加工された非晶質シリコン膜4と酸化シリ
コン膜5の側壁はテーパ(傾斜)状になり、非晶質シリ
コン4膜の端部が酸化シリコン膜5よりはみ出す。次い
で、図2(c)が示すようにレジスト6を除去した後、
PH3 を用いてイオンドーピング法によりPをはみ出た
非晶質シリコンの端部にドーピングして熱アニールもし
くはレーザアニールして、活性化しn型のシリコンにす
る。すると、能動層8の側壁のみにオーミックコンタク
ト層10が形成される。次いで、図2(d)が示すよう
に残りの工程を第一実施例と同じにすることで薄膜トラ
ンジスタは完成する。そして、この製造方法でも製造工
程数を削減でき、製造コストを低減できる。さらに、こ
の方法では能動層8とオーミックコンタクト層10の格
子が連続となるので、二層間のコンタクト抵抗が小さく
なり、その結果トランジスタのオン電流が増加する。な
お能動層はシリコンに限定されるものではなく、シリコ
ンゲルマー,ゲルマニウム等半導体であればその種類は
選ばない。
FIG. 2 is a cross-sectional view showing the manufacturing process of the thin film transistor as in FIG. As shown in FIG. 2A, similar to the first embodiment, the gate electrode 2, the gate insulating film silicon nitride 3, the amorphous silicon serving as the active layer 4, the silicon oxide film serving as the etching stopper layer are formed on the glass substrate 1. 5. A resist 6 patterned into an island shape is formed. Here, the difference from the first embodiment is that the etching stopper layer is TEOS.
(Tetra Ethyl Oxide Silan-e) is a silicon oxide film formed by PCVD. Then, as shown in FIG. 2B, the silicon oxide film 5 and the amorphous silicon 4 are collectively isotropically etched by plasma dry etching using CF 4 + H 2 . Then, since the etching rate of the silicon oxide film 5 is higher than that of the amorphous silicon film 4, the sidewalls of the processed amorphous silicon film 4 and the silicon oxide film 5 are tapered (inclined), and the amorphous silicon film 4 is formed. Of the silicon oxide film protrudes from the silicon oxide film 5. Then, after removing the resist 6 as shown in FIG.
An end portion of the protruding amorphous silicon is doped with PH 3 by an ion doping method and is thermally annealed or laser annealed to be activated to be n-type silicon. Then, the ohmic contact layer 10 is formed only on the sidewall of the active layer 8. Then, as shown in FIG. 2D, the remaining steps are the same as those in the first embodiment to complete the thin film transistor. Further, this manufacturing method can also reduce the number of manufacturing steps and the manufacturing cost. Furthermore, in this method, since the lattice of the active layer 8 and the ohmic contact layer 10 are continuous, the contact resistance between the two layers becomes small, and as a result, the on-current of the transistor increases. Note that the active layer is not limited to silicon, and any type of semiconductor such as silicon germanium or germanium can be used.

【0015】また、第二実施例でも能動層となる非晶質
シリコン4を堆積した後、エネルギビームを照射して多
結晶シリコンにすることも可能である。例えば、非晶質
シリコン4を堆積した後、220mJ/cm2 のXeCl
レーザを照射して、シリコン膜を多結晶化し、残りの工
程は第二実施例と同じにすることで、非晶質シリコン薄
膜トランジスタと比較して高い移動度である薄膜トラン
ジスタを製造できる。さらに第二実施例でエッチングス
トッパ層からはみ出た能動層の端部にPをドーピングす
る代わりにBをドーピングすることで、pチャンネルの
薄膜トランジスタの製造も可能である。
Also in the second embodiment, it is also possible to deposit amorphous silicon 4 as an active layer and then irradiate it with an energy beam to form polycrystalline silicon. For example, after depositing amorphous silicon 4, 220 mJ / cm 2 of XeCl 2
By irradiating a laser to polycrystallize the silicon film, and by making the remaining steps the same as in the second embodiment, a thin film transistor having higher mobility than an amorphous silicon thin film transistor can be manufactured. Furthermore, in the second embodiment, p-channel thin film transistors can be manufactured by doping B instead of doping P at the end of the active layer protruding from the etching stopper layer.

【0016】次に、本発明により製造した薄膜トランジ
スタ(以下TFT)をアクティブマトリクス型液晶表示
装置の表示部画素の駆動素子として用いた第三実施例に
ついて説明する。
Next, a third embodiment in which a thin film transistor (hereinafter referred to as TFT) manufactured according to the present invention is used as a driving element for a display pixel of an active matrix type liquid crystal display device will be described.

【0017】図3は本発明の一実施例であるアクティブ
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル(LC)に対
して、それぞれTFTを設け、このTFTのスイッチン
グ動作によって各液晶セルを駆動するようにしたもので
ある。ここで、ガラス基板1上で横方向に並んだTFTの
各ゲートから共通に引き出した電極であるゲートライン
G1〜GMに対して順次ゲート電圧を印加し、各ゲート
ライン毎にゲートをオンしていく。一方、縦方向に並ん
だTFTの各ドレインから共通に引き出した電極である
ドレインラインD1〜DNに対して、オンされたゲート
ライン毎のデ−タ電圧を順次印加し、各液晶セルに与え
ていく。一つの液晶セルとTFTからなる一画素の平面
構造を図4に示す。さらに図4中の破線X−X′におけ
る断面構造を図5に示す。ドレイン配線Dとゲート配線
Gの交点の近くに形成されたTFTとそれにソース電極
11を介して接続された液晶セルLCの配置からなる。
TFTの断面構造は第1の実施例とほぼ同じである。本
構造は同実施例に記載の製造方法により得られるが、プ
ロセスとの変更点のみ記すと以下のようになる。即ち、
ゲート配線G,ドレイン配線D及び画素電極をそれぞれ
ゲート電極2,ドレイン電極12,ソース電極11と同
時に成膜,エッチング加工して形成した。この他液晶1
4等TFT以外の部分について以下に記す。TN型液晶
14はTFTを形成したガラス基板と対向するガラス基
板(対向基板)15間に封入される。対向基板上には不
要な光線を遮蔽するためのブラックマトリクス16とI
TO17膜が形成されている。液晶は、対向基板のIT
O17とTFT基板の画素電極ITOの間の電圧により
駆動され、画素ごとに表示する明度をかえて画素のマト
リクス上で画像を表示する。ガラス基板1,15のいず
れにも光を偏向させるための偏向板18が貼付けられて
いる。この2枚の偏向板の偏向軸を直交、又は平行配置
させると、それぞれノーマリーブラック,ノーマリーホ
ワイトの表示モードとなる。又、図には示していないが
液晶を配向させるための配向膜19が、液晶と接する
面、すなわち、ガラス基板1側では保護膜13と画素電
極ITO膜11の表面に、対向基板15側ではITO膜
の表面に塗布されている。配向膜は塗布後に表面をラビ
ング法により処理され、液晶分子を配向させるための異
方性を与えられている。このように本発明により製造し
たTFTをアクティブマトリクス型液晶表示装置の表示
部画素の駆動素子として用いれば、エッチングストッパ
層と能動層が一括で形成できること及び画素電極とソー
ス,ドレイン電極が透明導電体で一括に形成できるた
め、製造工程数を削減でき、製造コストを低減できる。
FIG. 3 shows the structure of an active matrix type liquid crystal display device which is an embodiment of the present invention. In the figure,
A TFT is provided for each of a plurality of liquid crystal cells (LC) arranged in a matrix, and each liquid crystal cell is driven by the switching operation of the TFT. Here, a gate voltage is sequentially applied to the gate lines G1 to GM, which are electrodes commonly drawn from the gates of the TFTs arranged in the horizontal direction on the glass substrate 1, and the gates are turned on for each gate line. Go. On the other hand, the drain lines D1 to DN, which are electrodes commonly drawn from the drains of the TFTs arranged in the vertical direction, are sequentially applied with a data voltage for each turned-on gate line and applied to each liquid crystal cell. Go. FIG. 4 shows a planar structure of one pixel composed of one liquid crystal cell and TFT. Further, FIG. 5 shows a sectional structure taken along a broken line XX ′ in FIG. It is composed of a TFT formed near the intersection of the drain wiring D and the gate wiring G and a liquid crystal cell LC connected to the TFT via the source electrode 11.
The cross-sectional structure of the TFT is almost the same as that of the first embodiment. This structure can be obtained by the manufacturing method described in the embodiment, but only the changes from the process are as follows. That is,
The gate line G, the drain line D, and the pixel electrode were formed by simultaneously forming and etching the gate electrode 2, the drain electrode 12, and the source electrode 11, respectively. Other liquid crystal 1
The parts other than the 4th class TFT will be described below. The TN type liquid crystal 14 is sealed between a glass substrate (counter substrate) 15 facing the glass substrate on which the TFT is formed. The black matrix 16 and I for blocking unnecessary light rays are provided on the counter substrate.
A TO17 film is formed. The liquid crystal is IT of the counter substrate
Driven by the voltage between O17 and the pixel electrode ITO of the TFT substrate, the brightness displayed for each pixel is changed to display an image on the pixel matrix. A deflection plate 18 for deflecting light is attached to each of the glass substrates 1 and 15. When the deflection axes of these two deflecting plates are arranged orthogonally or in parallel, the display modes are normally black and normally white, respectively. Although not shown in the drawing, an alignment film 19 for aligning the liquid crystal is formed on the surface in contact with the liquid crystal, that is, on the glass substrate 1 side, on the surface of the protective film 13 and the pixel electrode ITO film 11, and on the counter substrate 15 side. It is applied on the surface of the ITO film. The surface of the alignment film is treated by a rubbing method after coating to give anisotropy for aligning liquid crystal molecules. As described above, when the TFT manufactured according to the present invention is used as a driving element of a display portion pixel of an active matrix type liquid crystal display device, an etching stopper layer and an active layer can be collectively formed, and a pixel electrode and a source / drain electrode are transparent conductors. Since it can be collectively formed by, the number of manufacturing steps can be reduced and the manufacturing cost can be reduced.

【0018】次に、本発明による結晶性薄膜トランジス
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いた第四
実施例について説明する。
Next, a description will be given of a fourth embodiment in which the crystalline thin film transistor according to the present invention is formed on the same substrate as the display section and used as a part of the drive circuit of the active matrix type liquid crystal display device.

【0019】図6は本発明を用いたアクティブマトリク
ス型の液晶表示装置の構成を示す。本実施例では駆動回
路の機能の一部分を画素の薄膜トランジスタと同じガラ
ス基板上に形成している。同図では、マトリクス状に配
置された複数の液晶セル(LC)に対して、それぞれ薄膜ト
ランジスタを設け、この薄膜トランジスタのスイッチン
グ動作によって各液晶セルを駆動するようにしたもので
ある。ここで、ガラス基板1上で横方向に並んだ薄膜ト
ランジスタの各ゲートから共通に引き出した電極である
ゲートラインG1〜GMに対して、ゲート駆動回路(ド
ライバーIC)20から順次ゲート電圧を印加し、各ゲ
ートライン毎にゲートをオンしていく。一方、縦方向に
並んだ薄膜トランジスタの各ドレインから共通に引き出
した電極であるドレインラインD1〜DNに対して、上
記オンされたゲートライン毎のデ−タ電圧をデ−タ駆動
回路21からサンプリング回路22を経て順次印加し、
各液晶セルに与えていく。また、サンプリング回路22
は図7に示した様に、各ドレインラインに対してサンプ
リング薄膜トランジスタを持ち、サンプリング薄膜トラ
ンジスタのゲートに画素薄膜トランジスタゲート電圧が
オンしている間に複数の電圧φ1,φ2を供給する。ド
レインラインは2本ずつひとまとめにされ、サンプリン
グ回路22からデータ駆動回路21に接続される。サン
プリング回路22は画素の薄膜トランジスタ同様にガラ
ス基板1上に形成されるので、サンプリング回路22と
データ駆動回路21の接続数は半減される。ドレインラ
インD1とD2がひとまとめにされDK1としてデータ
駆動回路に接続され、結果として画素薄膜トランジスタ
及びサンプリング回路22の形成された基板とデータ駆
動回路21との接続数は半減、すなわち、データ駆動回
路を構成するドライバIC数を半減できる。サンプリン
グ回路22は画素薄膜トランジスタと同じ工程で容易に
形成できるので、ドライバIC数を半減にした効果によ
り、液晶表示コストを低減できる効果がある。なお、画
素薄膜トランジスタは能動層が非晶質であるものであっ
ても良いし、もちろん多結晶薄膜トランジスタであって
も良い。このように本実施例による結晶性薄膜トランジ
スタをアクティブマトリクス型の液晶表示装置の駆動回
路の一部として表示部と同一基板上に形成してもちいれ
ば、第三実施例と同様に製造工程数を削減でき、製造コ
ストを低減できる。
FIG. 6 shows the structure of an active matrix type liquid crystal display device using the present invention. In this embodiment, part of the function of the driver circuit is formed over the same glass substrate as the thin film transistor of the pixel. In the figure, thin film transistors are provided for a plurality of liquid crystal cells (LC) arranged in a matrix, and the liquid crystal cells are driven by the switching operation of the thin film transistors. Here, a gate voltage is sequentially applied from the gate drive circuit (driver IC) 20 to the gate lines G1 to GM which are electrodes commonly drawn from the respective gates of the thin film transistors arranged in the lateral direction on the glass substrate 1, The gate is turned on for each gate line. On the other hand, with respect to the drain lines D1 to DN, which are electrodes commonly drawn from the drains of the thin film transistors arranged in the vertical direction, the data driving circuit 21 supplies the data voltage for each gate line turned on to the sampling circuit. It is applied sequentially through 22,
Give each liquid crystal cell. In addition, the sampling circuit 22
As shown in FIG. 7, each drain line has a sampling thin film transistor, and a plurality of voltages φ1 and φ2 are supplied to the gate of the sampling thin film transistor while the pixel thin film transistor gate voltage is on. The two drain lines are grouped together and connected from the sampling circuit 22 to the data driving circuit 21. Since the sampling circuit 22 is formed on the glass substrate 1 like the thin film transistor of the pixel, the number of connections between the sampling circuit 22 and the data driving circuit 21 is halved. The drain lines D1 and D2 are integrated and connected to the data driving circuit as DK1, and as a result, the number of connections between the data driving circuit 21 and the substrate on which the pixel thin film transistors and the sampling circuit 22 are formed is reduced by half, that is, the data driving circuit is configured. The number of driver ICs used can be halved. Since the sampling circuit 22 can be easily formed in the same process as the pixel thin film transistor, the effect of halving the number of driver ICs has an effect of reducing the liquid crystal display cost. The pixel thin film transistor may have an amorphous active layer, or may be a polycrystalline thin film transistor. In this way, if the crystalline thin film transistor according to this embodiment is formed on the same substrate as the display unit as a part of the drive circuit of the active matrix type liquid crystal display device, the number of manufacturing steps is the same as in the third embodiment. Therefore, the manufacturing cost can be reduced.

【0020】[0020]

【発明の効果】本発明によれば薄膜トランジスタの製造
工程数を削減でき、製造コストを低減できる。
According to the present invention, the number of thin film transistor manufacturing steps can be reduced and the manufacturing cost can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明を薄膜トランジスタの製造に適用した一
実施例の製造工程を示す断面図。
FIG. 1 is a cross-sectional view showing a manufacturing process of an embodiment in which the present invention is applied to manufacturing a thin film transistor.

【図2】本発明を薄膜トランジスタの製造に適用した一
実施例の製造工程を示す断面図。
FIG. 2 is a cross-sectional view showing a manufacturing process of one embodiment in which the present invention is applied to the manufacture of a thin film transistor.

【図3】本発明により製造した薄膜トランジスタを液晶
セル駆動素子として用いたアクティブマトリクス型の液
晶表示装置の説明図。
FIG. 3 is an explanatory diagram of an active matrix type liquid crystal display device using a thin film transistor manufactured according to the present invention as a liquid crystal cell driving element.

【図4】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の平面図。
FIG. 4 is a plan view of one pixel including a liquid crystal cell and a thin film transistor manufactured according to the present invention.

【図5】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の断面図。
FIG. 5 is a cross-sectional view of one pixel including a liquid crystal cell and a thin film transistor manufactured according to the present invention.

【図6】本発明を用いたアクティブマトリクス型の液晶
表示装置の説明図。
FIG. 6 is an explanatory diagram of an active matrix type liquid crystal display device using the present invention.

【図7】本発明を用いたサンプリング回路の説明図。FIG. 7 is an explanatory diagram of a sampling circuit using the present invention.

【符号の説明】[Explanation of symbols]

1…ガラス基板、2…ゲート電極、3…ゲート絶縁膜窒
化シリコン、4…非晶質シリコン膜、5…エッチングス
トッパ層窒化シリコンもしくは酸化シリコン、6…レジ
スト、7…n型非晶質シリコン、8…能動層、9…エッ
チングストッパ層、10…オーミックコンタクト層、1
1…ソース電極、12…ドレイン電極、13…保護膜。
DESCRIPTION OF SYMBOLS 1 ... Glass substrate, 2 ... Gate electrode, 3 ... Gate insulating film silicon nitride, 4 ... Amorphous silicon film, 5 ... Etching stopper layer silicon nitride or silicon oxide, 6 ... Resist, 7 ... N-type amorphous silicon, 8 ... Active layer, 9 ... Etching stopper layer, 10 ... Ohmic contact layer, 1
1 ... Source electrode, 12 ... Drain electrode, 13 ... Protective film.

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】絶縁性基板上に形成され、ゲート電極,ゲ
ート絶縁膜,半導体からなる能動層,絶縁膜もしくは半
導体からなるエッチングストッパ層,前記半導体に不純
物をドーピングして形成されたオーミックコンタクト
層,ソース−ドレイン電極を有する逆スタガー型の薄膜
トランジスタの製造方法において、能動層及び前記エッ
チングストッパ層を島状に一括してパターニングした
後、不純物をドーピングした半導体を堆積し、これを異
方性エッチングして能動層の側壁もしくは能動層及びエ
ッチングストッパ層の側壁のみにオーミックコンタクト
層を形成することを特徴とする薄膜トランジスタの製造
方法。
1. A gate electrode, a gate insulating film, an active layer made of a semiconductor, an insulating film or an etching stopper layer made of a semiconductor, which is formed on an insulating substrate, and an ohmic contact layer formed by doping the semiconductor with impurities. In a method of manufacturing an inverted stagger type thin film transistor having source-drain electrodes, an active layer and the etching stopper layer are collectively patterned in an island shape, and then an impurity-doped semiconductor is deposited and anisotropically etched. And forming an ohmic contact layer only on the side wall of the active layer or only on the side wall of the active layer and the etching stopper layer.
【請求項2】絶縁性基板上に形成され、ゲート電極,ゲ
ート絶縁膜,半導体からなる能動層,絶縁膜もしくは半
導体からなるエッチングストッパ層,半導体に不純物を
ドーピングして形成されたオーミックコンタクト層,ソ
ース−ドレイン電極を有する逆スタガー型の薄膜トラン
ジスタの構造において、島状にパターニングされた能動
層の側壁もしくは能動層及びエッチングストッパ層の側
壁のみに能動層とは格子が不連続なオーミックコンタク
ト層が接合していることを特徴とする薄膜トランジス
タ。
2. A gate electrode, a gate insulating film, an active layer made of a semiconductor, an insulating film or an etching stopper layer made of a semiconductor, an ohmic contact layer formed by doping a semiconductor with an impurity, formed on an insulating substrate. In an inverted stagger type thin film transistor structure having source-drain electrodes, an ohmic contact layer having a discontinuous lattice with the active layer is bonded only to the sidewall of the island-shaped patterned active layer or the sidewalls of the active layer and the etching stopper layer. A thin film transistor which is characterized by:
【請求項3】絶縁性基板上に形成され、ゲート電極,ゲ
ート絶縁膜,半導体からなる能動層,絶縁膜もしくは半
導体からなるエッチングストッパ層,半導体に不純物を
ドーピングして形成されたオーミックコンタクト層,ソ
ース−ドレイン電極を有する逆スタガー型の薄膜トラン
ジスタの製造方法において、能動層及びエッチングスト
ッパ層を島状かつテーパ状に一括してパターニングした
後、エッチングストッパ層からはみ出した能動層に不純
物をドーピングしてオーミックコンタクト層を形成する
ことを特徴とする薄膜トランジスタの製造方法。
3. A gate electrode, a gate insulating film, an active layer made of a semiconductor, an etching stopper layer made of an insulating film or a semiconductor, formed on an insulating substrate, an ohmic contact layer formed by doping an impurity into the semiconductor, In a method of manufacturing an inverted stagger type thin film transistor having a source-drain electrode, an active layer and an etching stopper layer are collectively patterned into an island shape and a taper shape, and then the active layer protruding from the etching stopper layer is doped with impurities. A method of manufacturing a thin film transistor, which comprises forming an ohmic contact layer.
【請求項4】絶縁性基板上に形成され、ゲート電極,ゲ
ート絶縁膜,半導体からなる能動層,絶縁膜もしくは半
導体からなるエッチングストッパ層,半導体に不純物を
ドーピングして形成されたオーミックコンタクト層,ソ
ース−ドレイン電極を有する逆スタガー型の薄膜トラン
ジスタの構造において、エッチングストッパ層とともに
島状かつテーパ状にパターニングされた能動層のエッチ
ングストッパ層よりはみ出した領域がオーミックコンタ
クト層であることを特徴とする薄膜トランジスタ。
4. A gate electrode, a gate insulating film, an active layer made of a semiconductor, an etching stopper layer made of an insulating film or a semiconductor, formed on an insulating substrate, an ohmic contact layer formed by doping an impurity into the semiconductor, In the structure of an inverted stagger type thin film transistor having source-drain electrodes, the ohmic contact layer is a region protruding from the etching stopper layer of the island-shaped and tapered active layer together with the etching stopper layer. .
【請求項5】表示部の画素を構成する液晶セルの駆動素
子として薄膜トランジスタを用いている液晶表示装置で
あって、請求項2または4に記載の薄膜トランジスタを
液晶セル駆動用素子として用いる液晶表示装置。
5. A liquid crystal display device using a thin film transistor as a driving element of a liquid crystal cell constituting a pixel of a display section, wherein the thin film transistor according to claim 2 is used as a liquid crystal cell driving element. .
【請求項6】表示部の画素を構成する液晶セルの駆動素
子として薄膜トランジスタを用いている液晶表示装置の
液晶セル駆動素子の製造方法であって、請求項1または
3に記載の薄膜トランジスタの製造方法を適用する液晶
表示装置の液晶セル駆動用薄膜トランジスタの製造方
法。
6. A method of manufacturing a liquid crystal cell driving element of a liquid crystal display device, wherein a thin film transistor is used as a driving element of a liquid crystal cell forming a pixel of a display portion, wherein the method of manufacturing a thin film transistor according to claim 1. A method for manufacturing a thin film transistor for driving a liquid crystal cell of a liquid crystal display device, to which is applied.
【請求項7】表示部を駆動するための回路の少なくとも
一部分が、表示部と同一基板上に形成された液晶表示装
置であって、請求項2または4に記載の薄膜トランジス
タを駆動回路用素子として用いる液晶表示装置。
7. A liquid crystal display device in which at least a part of a circuit for driving the display unit is formed on the same substrate as the display unit, and the thin film transistor according to claim 2 is used as a drive circuit element. Liquid crystal display used.
【請求項8】表示部を駆動するための回路の少なくとも
一部分が、表示部と同一基板上に形成された液晶表示装
置の表示部駆動用薄膜トランジスタの製造方法であっ
て、請求項1または3に記載の薄膜トランジスタの製造
方法を適用する液晶表示装置の駆動用薄膜トランジスタ
の製造方法。
8. A method of manufacturing a thin film transistor for driving a display unit of a liquid crystal display device, wherein at least a part of a circuit for driving the display unit is formed on the same substrate as the display unit. A method of manufacturing a thin film transistor for driving a liquid crystal display device, to which the method of manufacturing a thin film transistor described above is applied.
【請求項9】表示部を駆動するための回路の少なくとも
一部分が、表示部と同一基板上に形成された液晶表示装
置であって、請求項2または4に記載の薄膜トランジス
タを液晶セル駆動用素子並びに表示部駆動回路用素子と
して用いる液晶表示装置。
9. A liquid crystal display device in which at least a part of a circuit for driving the display unit is formed on the same substrate as the display unit, and the thin film transistor according to claim 2 or 4 is a device for driving a liquid crystal cell. And a liquid crystal display device used as an element for a display section drive circuit.
【請求項10】表示部を駆動するための回路の少なくと
も一部分が、表示部と同一基板上に形成された液晶表示
装置の液晶セル駆動用及び表示部駆動用薄膜トランジス
タの製造方法であって、請求項1または3に記載の薄膜
トランジスタの製造方法を適用する液晶表示装置の液晶
セル駆動用及び表示部駆動用薄膜トランジスタの製造方
法。
10. A method of manufacturing a thin film transistor for driving a liquid crystal cell of a liquid crystal display device and a thin film transistor for driving the display unit, wherein at least a part of a circuit for driving the display unit is formed on the same substrate as the display unit. Item 4. A method of manufacturing a thin film transistor for driving a liquid crystal cell and a display unit of a liquid crystal display device, to which the method of manufacturing a thin film transistor according to Item 1 or 3 is applied.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103070A (en) * 1997-08-01 1999-04-13 Sony Corp Thin film transistor
KR20040022289A (en) * 2002-09-03 2004-03-12 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing array substrate of liquid crystal display
US8415666B2 (en) 2008-06-09 2013-04-09 Samsung Display Co., Ltd. Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same
WO2013183251A1 (en) * 2012-06-08 2013-12-12 パナソニック株式会社 Thin-film transistor and method for manufacturing thin-film transistor
US8614442B2 (en) 2007-02-16 2013-12-24 Samsung Electronics Co., Ltd. Thin film transistor and method of forming the same
US8796692B2 (en) 2011-10-28 2014-08-05 Panasonic Corporation Thin-film semiconductor device and method for fabricating thin-film semiconductor device
US8907341B2 (en) 2011-10-28 2014-12-09 Panasonic Corporation Thin-film semiconductor device and method for fabricating thin-film semiconductor device
JPWO2013183255A1 (en) * 2012-06-08 2016-01-28 株式会社Joled THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR
WO2018119879A1 (en) * 2016-12-26 2018-07-05 武汉华星光电技术有限公司 Thin film transistor and manufacturing method therefor

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103070A (en) * 1997-08-01 1999-04-13 Sony Corp Thin film transistor
KR20040022289A (en) * 2002-09-03 2004-03-12 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing array substrate of liquid crystal display
US8614442B2 (en) 2007-02-16 2013-12-24 Samsung Electronics Co., Ltd. Thin film transistor and method of forming the same
US8415666B2 (en) 2008-06-09 2013-04-09 Samsung Display Co., Ltd. Thin film transistor substrate having thin film transistors with improved etching characteristics, method of manufacturing the same, and display apparatus having the same
US8796692B2 (en) 2011-10-28 2014-08-05 Panasonic Corporation Thin-film semiconductor device and method for fabricating thin-film semiconductor device
US8907341B2 (en) 2011-10-28 2014-12-09 Panasonic Corporation Thin-film semiconductor device and method for fabricating thin-film semiconductor device
WO2013183251A1 (en) * 2012-06-08 2013-12-12 パナソニック株式会社 Thin-film transistor and method for manufacturing thin-film transistor
US9012914B2 (en) 2012-06-08 2015-04-21 Panasonic Corporation Thin-film transistor and method for manufacturing thin-film transistor
JPWO2013183251A1 (en) * 2012-06-08 2016-01-28 株式会社Joled THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR
JPWO2013183255A1 (en) * 2012-06-08 2016-01-28 株式会社Joled THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR
WO2018119879A1 (en) * 2016-12-26 2018-07-05 武汉华星光电技术有限公司 Thin film transistor and manufacturing method therefor

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