JPH0983319A - 超電導遅延素子 - Google Patents

Abstract

(57)【要約】 【目的】 遅延時間を設定することが簡単で制御性が良
く、回路パラメ−タ値のバラツキに対してマ−ジンを柔
軟に矯正できる超電導回路を提供する。 【構成】 交流電源で駆動される超電導スイッチ１０４
を含み、前記超電導スイッチが超電導状態から電圧状態
にスイッチするための最小電源電流レベルを制御する制
御電流を印加する制御入力線１４１とを有して構成し、
前記超電導スイッチ１０４の電源電流が特定の電源電流
レベルに達してから前記電源電流が前記最小電源電流レ
ベルに達して出力信号が出力されるまでの遅延時間が前
記制御電流によって設定されることを特徴とする超電導
遅延素子。 【効果】 安定した波形の電源電流に対し、スイッチす
る位相が簡単に設定できる。制御電流が直流のため、高
速のクロック信号と比べて回路の設計が容易であり、ま
た、作製した回路の素子特性のばらつきに応じて最適制
御電流が設定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はジョセフソン素子を用い
た超電導デジタル回路、特に、超高速で動作する超電導
論理回路素子に関するものである。

【０００２】

【従来の技術】ジョセフソン素子はピコ秒程度のスイッ
チング遅延特性とμＷ程度の消費電力よりクロック周波
数が数ＧＨｚオーダーの超高速スイッチング回路の応用
に研究されて来た。ヒステリシスをもつジョセフソン接
合で構成されるスイッチング回路は電圧状態にスイッチ
するとその状態にラッチする性質があり、次の動作をす
る前に一回電源を落としてリセットしなければならない
ため、交流電源を必要とする。この交流電源はクロック
の役割を重ねて担うことができる。

【０００３】デジタル回路応用ではしばしば局所的に前
記クロック信号と異なる位相に同期を取る、又は、遅延
時間を挿入してスイッチの動作し始める時点を制御する
ことがある。従来の技術では別のクロック信号を新たに
導入する必要がある。

【０００４】例えば、タイムドインバータという否定論
理回路では前記のような遅延機能が用いられる。ラッチ
型ジョセフソン素子は入力信号だけで電圧状態から超電
導状態にリセットすることが難しいため、’０’から’
１’への否定演算ではデフォルト電流を予め出力する方
法が用いられる。入力信号が’０’の場合、否定演算素
子はスイッチせず、デフォルト電流はそのまま伝達さ
れ、次段の素子をスイッチさせる。入力信号が’１’の
場合、否定演算素子はスイッチして出力電流が激減して
わずかしか出力しないゆえ、次段の素子はスイッチしな
い。否定演算が終わるまで、否定演算の出力信号を入力
にする次段の素子（出力素子）がデフォルト電流でスイ
ッチしないためには出力素子の電源電流を遅らせる必要
がある。従来の技術では出力素子の電源線に直列に遅延
素子を挿入し、電源の位相より遅れた別のクロック信号
で遅延素子をスイッチさせ、出力素子に電源電流を供給
する手段が用いられてきた。

【０００５】以上に述べられたタイムドインバータは、
例えば、菅野卓雄監修早川尚夫編「超高速ジョセフソン
・デバイス」のページ８８〜８９に書いており、本研究
分野では周知である。図９は従来のタイムドインバータ
の概略回路図である。超電導スイッチ２０１は否定演算
素子である。最初、電源電流が供給されるとき、超電導
スイッチ２０１、超電導スイッチ２０２と超電導スイッ
チ２０３に電源電流が流れる。この状態に供給される電
源電流で超電導スイッチ２０３が動作できないように分
流抵抗１１７ａは分流抵抗１１７ｂより抵抗値が充分に
小さく設定される。すると、超電導スイッチ２０１を通
して、大きい入力電流が流れても超電導スイッチ２０３
はスイッチしない。入力Ａが’０’の場合、超電導スイ
ッチ２０１はスイッチしない。そのとき、超電導スイッ
チ２０２がクロック信号Ｔの入力でスイッチすると、そ
れを流れていた電源電流は超電導スイッチ２０３の電源
電流に迂回され、超電導スイッチ２０３はスイッチして
信号’１’を出力する。入力Ａが’１’の場合、超電導
スイッチ２０１がスイッチして超電導スイッチ２０３に
入力されていた電流は激減してしまう。そのとき、超電
導スイッチ２０２がクロック信号Ｔの入力でスイッチし
ても超電導スイッチ２０３はスイッチせず、信号’０’
を出力する。

【０００６】

【発明が解決しようとする課題】従来のタイムドインバ
ータのように電源電流と異なる位相に別のクロック信号
を正確に導入することは数ＧＨｚオーダの動作周波数で
は極めて困難であり、最大周波数の制限やマージンの低
減につながる。

【０００７】

【課題を解決するための手段】本発明は上記の問題を解
決するために制御入力線から直流の制御電流を入力して
おき、電源電流の立上りでスイッチする遅延素子を提案
する。

【０００８】例えば、第１制御入力線を設けた第１超電
導スイッチから構成され、該第１制御入力線を流れる制
御電流の大きさによってスイッチする最小電源電流レベ
ルが設定できる遅延素子が考えられる。該遅延素子は前
記第１超電導スイッチが第１ジョセフソン接合と第１負
荷抵抗の並列回路からなり、該第１ジョセフソン接合に
制御電流を注入できるように前記第１制御入力線が該並
列回路と接続している構造をとする。前記第１超電導ス
イッチが第１ジョセフソン干渉素子と第１負荷抵抗の並
列回路からなり、前記第１制御入力線が上記第１ジョセ
フソン干渉素子と磁気的に結合している構造を有するこ
ともできる。

【０００９】上記遅延素子は、前記第１超電導スイッチ
が、第１分流抵抗と第１ジョセフソン接合の直列回路が
第１負荷抵抗と並列に接続して構成する並列回路からな
り、前記第１制御入力線が該第１分流抵抗と該第１ジョ
セフソン接合の接点に該第１ジョセフソン接合に制御電
流を注入できるように該並列回路と接続している構造に
してもよい。また、前記第１超電導スイッチが、第１分
流抵抗と第１ジョセフソン干渉素子の直列回路が第１負
荷抵抗と並列に接続して構成する並列回路からなり、前
記第１制御入力線が該第１ジョセフソン干渉素子と磁気
的に結合している構造にしてもよい。

【００１０】前記遅延素子を使用する基本的な超電導回
路は、前記第１負荷抵抗の先端に第２超電導スイッチの
電源端子が接続している構造を有する遅延付き超電導ス
イッチが適すると考えられる。否定論理ゲートに使用す
る場合は、該第２超電導スイッチの入力端子に第３超電
導スイッチの接地端子が接続している構造にする。該第
３超電導スイッチは、出力端子に接地した第１シャント
抵抗が接続している。

【００１１】

【作用】数ＧＨｚの高い周波数で動作するとき、形が整
っている矩形波を外部発振器からチップ内に送り込むこ
とが困難であり、波形が丸めて正弦波に近い形になる。
従って、電源電流の立上り時間が長い。本発明が提案す
る遅延素子はこのことを逆に利用する。一般の素子と比
べてより大きい最低動作電源電流でスイッチする素子は
電源電流がそれぞれの最低動作電源レベルに達する時間
の差で遅れて動作する。この現象を利用して、制御電流
の大きさで遅延素子の最低動作電源レベルを設定すれば
一般の素子のスイッチする時点から遅延素子がスイッチ
するまでの遅延時間を制御性良く設定できる。

【００１２】また、制御電流が外部から設定できるよう
に設計すれば作成した回路の素子特性のばらつきに応じ
て遅延時間を変えることもできる。

【００１３】ジョセフソン接合部を含む遅延素子を構成
する本発明の一実施態様では、電源電流の流れる配線に
当該配線（電源線）と接地電位との間にジョセフソン接
合部を含む回路を接続する。さらにこの回路の電源線接
続部とジョセフソン接合部との間に制御電流入力線と出
力線とを接続する。電源線と制御電流入力線からは、電
流がジョセフソン接合部と出力線に流入するが、ジョセ
フソン接合部が超電導状態のとき（即ち、電流が当該ジ
ョセフソン接合部の臨界電流値以下の場合）、殆どの電
流はジョセフソン接合を通り接地電位へ流れる。しか
し、電源線と制御電流入力線からの電流がこの臨界電流
値を超える（ジョセフソン接合部が電圧状態になる）
と、電流は出力線へも流れる。従って、電源線からの電
流と制御入力線からの電流との関係を調整することによ
り、出力線への電流供給（即ち、信号出力）のオン、オ
フが決められる。電源線が交流電流やパルス状の電流を
供給し、制御電流入力線から直流電流を供給する場合、
電流の立上りの過程でジョセフソン接合部は超電導状態
から電圧状態に移る。従って、このような遅延素子で
は、ジョセフソン接合部の臨界電流を最低動作電流とし
て、電源電流の立上りにより遅延時間を設定する。即ち
本発明では、従来のクロック電源の役目を電源電流自ら
担う点に特徴がある。

【００１４】

【実施例】図１は本発明の第１実施例を示す。図１ａは
その概略回路図である。超電導スイッチ１０４には制御
入力線１４１がある。電源電流は電源バス１２１から電
源供給抵抗１１１を通って供給される。電源電流と制御
電流の間の関係は図１ｂの代表的な閾値特性で表わせ
る。Ｉｍは無入力状態の臨界電流であり、入力Ｉｃがか
かっているときはＩｍより低い、入力Ｉｃに依存する電
源電流Ｉｇで電圧状態にスイッチする。本発明の特徴
は、まず超電導スイッチ１０４に制御電流をＩｃに印加
しておいてから電源電流をかけることにある。上昇して
いる電源電流がＩｇに達すると超電導スイッチ１０４は
電圧状態にスイッチする。Ｉｃの設定値によってＩｇを
変えることができるため、電源電流の波形が安定してい
れば電源に対して制御性良くスイッチする位相が設定で
きる。この遅延回路は電源が立ち上がる時点から決めら
れた遅延時間後に信号を送り出すために用いられる。

【００１５】図２は本発明の第２実施例の概略回路図で
ある。接地しているジョセフソン接合１５１のもう一端
は電源供給抵抗１１１、負荷抵抗１１６ａ、制御入力線
１４１と接続している。まず制御入力線１４１より制御
入力Ｉｃが注入される。電源電流Ｉｇをかけ、制御入力
Ｉｃと電源電流Ｉｇの合計がジョセフソン接合１５１の
臨界電流Ｉｍより大きくなると超電導スイッチ１０４は
電圧状態にスイッチする。電圧状態にある超電導スイッ
チ１０４の等価抵抗より抵抗値が数倍小さい負荷抵抗１
１６ａの先端が接地していれば、電源電流の大部分は負
荷抵抗１１６ａを通って出力電流として出力される。

【００１６】図３は本発明の第３実施例の概略回路図で
ある。回路は第２実施例と類似しており、ジョセフソン
接合１５１の代わりに接地している磁束入力型ジョセフ
ソン素子１０２が用いられる。磁束入力型ジョセフソン
素子には図４ａのような２接合ジョセフソン干渉器、又
は、図４ｂのような３接合ジョセフソン干渉器がある。
それぞれの典型的なしきい値曲線は図５ａ，５ｂに示さ
れる。これらのジョセフソン干渉器の詳細については菅
野卓雄監修早川尚夫編「超高速ジョセフソン・デバイ
ス」のページ７７〜８８に書いてあり、この分野の専門
家では周知のため、説明を省略する。本発明による図３
の超電導回路の動作は次のとおりである。まず制御入力
線１４１より制御入力Ｉｃを注入し、ジョセフソン干渉
器に磁束を印加する。次に電源電流Ｉｇをかけ、状態が
しきい値曲線を超えると超電導スイッチ１０４は電圧状
態にスイッチする。十分小さい抵抗値の負荷抵抗１１６
ａの先端が接地していれば、電源電流の大部分は負荷抵
抗１１６ａを通って出力電流として出力される。

【００１７】図６は本発明の第４実施例の概略回路図で
ある。図２と同じ超電導回路の負荷抵抗１１６ａの先端
に超電導スイッチ１０１の電源端子が接続している。ジ
ョセフソン接合１５１がスイッチしなければ超電導スイ
ッチ１０１に電源電流が流れない。入力端子１３１に入
力が印加されても出力端子１３２には出力がない。ジョ
セフソン接合１５１のスイッチする時点を制御すること
によって、超電導スイッチ１０１のスイッチする時点を
制御することができる。ジョセフソン接合１５１は増加
する電源電流と制御電流の足した電流値が臨界電流に達
しスイッチすると、超電導スイッチ１０１は電源電流が
供給され、初めてスイッチできる状態になる。

【００１８】図７は本発明の第５実施例の概略回路図で
ある。回路は第６実施例と類似しており、接地している
ジョセフソン接合１５１は分流抵抗１１６ｂと直列に接
続している。分流抵抗１１６ｂのもう一端は電源供給抵
抗１１１、負荷抵抗１１６ａと接続している。ジョセフ
ソン接合１５１と分流抵抗１１６ｂの接点に制御入力線
１４１が接続している。負荷抵抗１１６ａの先端に超電
導スイッチ１０１の電源端子が接続している。この回路
の動作は次のとおりである。まず制御入力線１４１より
制御入力Ｉｃが注入される。電源バス１２１から電源電
流Ｉｇ’が流れるとき、分流抵抗１１６ｂと負荷抵抗１
１６ａに電源電流が分配される。入力が無ければジョセ
フソン接合１５１がスイッチしても超電導スイッチ１０
１がスイッチしないように分流抵抗１１６ｂと負荷抵抗
１１６ａの抵抗値を設定する。また、ジョセフソン接合
１５１がスイッチして状態が安定するまで超電導スイッ
チ１０１がスイッチしないように制御電流値を設定す
る。このようにジョセフソン接合１５１がスイッチする
前に超電導スイッチ１０１に少量の電源電流を供給して
おくと超電導スイッチ１０１がスイッチする時間は短縮
される効果がある。ジョセフソン接合１５１の代わりに
ジョセフソン干渉素子を使用しても同じような動作が得
られることは第３実施例の説明からわかる。

【００１９】図８は本発明の第６実施例の概略回路図で
ある。第６実施例は第４実施例の回路を使用した否定論
理演算回路である。超電導スイッチ１０３は電源端子が
電源供給抵抗１１２と、接地端子が超電導スイッチ１０
１の入力端子と接続している。超電導スイッチ１０３と
電源供給抵抗１１２の接点に接地したシャント抵抗１１
５が接続している。先ず電源バス１２１から電源電流を
供給しはじめる。超電導状態にある超電導スイッチ１０
３を通った電流が超電導スイッチ１０１の入力端子に印
加される。このときに、超電導スイッチ１０１にはまだ
電源電流が供給されていないため、前記入力電流ではス
イッチしない。否定論理演算が入力信号を’０’から’
１’に反転する場合、超電導スイッチ１０３は入力信号
が’０’のため、スイッチせず、常に超電導状態にあ
る。増加する電源電流でジョセフソン接合１５１がスイ
ッチすると、超電導スイッチ１０１は電源電流が供給さ
れ、スイッチする。否定論理演算が入力信号を’１’か
ら’０’に反転する場合、超電導スイッチ１０３は入力
信号’１’が印加されると、スイッチして電圧状態にな
る。超電導スイッチ１０３を流れていた電源電流はほと
んどがシャント抵抗１１５に迂回されてしまい、超電導
スイッチ１０３を通って超電導スイッチ１０１の入力に
流れる電流は激減する。増加する電源電流でジョセフソ
ン接合１５１がスイッチし、超電導スイッチ１０１は電
源電流が供給されても、スイッチしない。

【００２０】ジョセフソン接合とそれを使用した超電導
スイッチは作製プロセスのばらつきで閾値特性が変動
し、スイッチする時点が変動するため、設計のときに入
力マージンを大きく設ける必要が有る。そのために、電
源変動に対するマージンが減少する。しかし、実際の回
路の出来具合で素子特性のばらつきが小さいとき、もっ
と狭い入力マージンでも安定した正常な動作が得られる
ことが有る。本発明の回路では直流制御電流を外部から
調整するように設計すれば入力マージンを変えることが
できるため、余分の入力マージンを電源マージンに置き
換えることができる。

【００２１】

【発明の効果】本発明の提案する超電導回路では簡単
な、しかも、制御性が良い方法で、遅延時間を設定でき
る。否定論理回路に応用した場合、回路パラメータのバ
ラツキに対して柔軟に遅延時間を矯正でき、マージンを
最有効に使用することもできる。

【図面の簡単な説明】

【図１】本発明の第１実施例における（ａ）概略回路
と、（ｂ）超電導スイッチの代表的な閾値特性を示す図
である。

【図２】本発明の第２実施例の概略回路図を示す。

【図３】本発明の第３実施例の概略回路図を示す。

【図４】ジョセフソン干渉器の構成に関し、（ａ）２接
合ジョセフソン干渉器の概略回路図を、（ｂ）３接合ジ
ョセフソン干渉器の概略回路図を夫々示す。

【図５】ジョセフソン干渉器の閾値特性に関し、（ａ）
２接合ジョセフソン干渉器の閾値特性を、（ｂ）３接合
ジョセフソン干渉器の閾値特性を夫々示す図である。

【図６】本発明の第４実施例の概略回路図を示す。

【図７】本発明の第５実施例の概略回路図を示す。

【図８】本発明の第６実施例の概略回路図を示す。

【図９】従来のタイムドインバ−タの概略回路図を示
す。

【符号の説明】

１０１、１０２、１０３…超電導スイッチ、１０４…遅
延素子、１１１、１１２、１１３…電源供給抵抗、１１
４、１１６ａ…負荷抵抗１１５…シャント抵抗、１１６
ｂ、１１７ａ、１１７ｂ…分流抵抗、１２１、１２２…
電源バス、１３１…入力端子、１３２…出力端子、１３
３…制御入力端子、１４１…制御入力線、１５１…ジョ
セフソン接合、２０１、２０２、２０３…超電導スイッ
チ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小南 信也 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西野 壽一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】交流電源で駆動される第１超電導スイッチ
   を含み、前記第１超電導スイッチが超電導状態から電圧
   状態にスイッチするための最小電源電流レベルを制御電
   流を印加することによって制御する第１制御入力線を有
   して構成し、前記第１超電導スイッチの電源電流が第１
   電源電流レベルに達する時点から前記電源電流が前記最
   小電源電流レベルに達し出力信号が出力されるまでの遅
   延時間が前記制御電流によって設定されることを特徴と
   する超電導遅延素子。
2. 【請求項２】請求項１において、上記第１超電導スイッ
   チが、第１ジョセフソン接合と第１負荷抵抗が並列に接
   続された第１並列回路を有し、前記第１制御入力線が前
   記第１ジョセフソン接合に上記制御電流を注入できるよ
   うに前記第１並列回路と接続している構造を有すること
   を特徴とする超電導遅延素子。
3. 【請求項３】請求項１において、上記第１超電導スイッ
   チが、第１ジョセフソン干渉素子と第１負荷抵抗が並列
   に接続された第２並列回路を有し、上記第１制御入力線
   が前記第１ジョセフソン干渉素子と磁気的に結合してい
   る構造を有することを特徴とする超電導遅延素子。
4. 【請求項４】請求項１において、上記第１超電導スイッ
   チは、第１分流抵抗と第１ジョセフソン接合の直列回路
   が第１負荷抵抗と並列に接続された第３並列回路を有
   し、上記第１制御入力線が前記第１分流抵抗と前記第１
   ジョセフソン接合の接点に接続され前記第１ジョセフソ
   ン接合に前記制御電流を注入できる構造を有することを
   特徴とする超電導遅延素子。
5. 【請求項５】請求項１において、上記第１超電導スイッ
   チは、第１分流抵抗と第１ジョセフソン干渉素子の直列
   回路が第１負荷抵抗と並列に接続された第４並列回路を
   有し、上記第１制御入力線が前記第１ジョセフソン干渉
   素子と磁気的に結合している構造を有することを特徴と
   する超電導遅延素子。
6. 【請求項６】第２超電導スイッチを有し、請求項２、請
   求項３、請求項４又は請求項５の超電導遅延回路の第１
   負荷抵抗の先端と前記第２超電導スイッチの電源端子が
   接続している構造を有することを特徴とする超電導素
   子。
7. 【請求項７】請求項６の超電導回路において、接地して
   いる第１シャント抵抗と、出力端子に前記第１シャント
   抵抗が接続しており、接地端子が上記第２超電導スイッ
   チの入力端子に接続している、第２ジョセフソン干渉素
   子を有して構成されることを特徴とする超電導素子。