JPH0342910A - バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バッファ回路に係り、特に低いレベルの信号
をより高いレベルの信号に変換するバッファ回路に関す
る。

［従来の技術］ 現在の多くの半導体集積回路では、低いレベルの論理入
力信号をより高いレベルの論理出力信号に変える必要が
ある。例えば、論理“０“と論理“１ｍに対してＯＶと
３．Ｏｖの間で変化するＴＴＬ入力信号をＯｖと５ｖと
の間で変化するより高いレベルのＣＭＯ８振幅に変換す
る必要がしばしばある。ＴＴＬ回路をＣＭＯＳ回路と一
緒に動作させるために、比較的低いＴＴＬ論理レベルを
ＣＭＯＳ回路が、高い信頼性で動作し得る高いレベルへ
変換するインターフェース、即ち、バッファ回路を２つ
の回路の間に備えなければならない。

比較的単純なＴＴＬ−ＣＭＯＳバッファ回路は。

ＴＴＬレベルの入力を受け、ＣＭＯＳレベルの出力を出
すＣＭＯＳインバータである。このＴＴＬ−ＣＭＯＳイ
ンバータはＮＭＯ３）ランジスタを含んでおり、このＮ
ＭＯＳトランジスタは、従来の典型的ＣＭＯＳインバー
タにおけるように、１ＭＯ８）ランジスタの広範さの半
分に比べ約５倍広範である。それ故、５Ｖ供給されてい
るとすると、このＣＭＯＳインバータでは、典型的には
。

その入力が１通常のＣＭＯＳインバータのスイッチング
点である約２．５ｖよりむしろ約１．５　Ｖになったと
き、その出力を５ｖのＣＭＯＳレンジ全体の間で切替え
る。このような動作を実行するもつと複雑なバッファ回
路も既に知られており１例えば、米国特許第３，７５５
．６９０号、及び、第４．０４８，５１８号に示されて
いる。

このインバータのスイッチング点が１．５ｖというのは
、ＴＴＬ入力での動作に適している。なぜならば、ＴＴ
Ｌ規格では、　２．ＯＶ以上の電圧レベルを論理“１”
、０．８Ｖ以下の電圧レベルを論理“Ｏゝとみなすから
である。しかしながら、これらＴＴＬにおける０、８ｖ
と２．Ｏｖの制限は、直流仕様のおけるものである。Ｔ
ＴＬは１通常、単純なバッファのＴＴＬ入力信号レンジ
の中央（１，５Ｖ）にスイッチング点が位置するような
、０■と３ｖで変化する交流条件下で動作する。

もし、前記バッファ回路が１．５　Ｖのスイッチング点
を有し、入力が通常Ｏｖと３ｖの間で変化するならば、
前記バッファ回路はスイッチングポイントの両側に約１
．５　Ｖのノイズマージンを有しているといえる。即ち
、入力がＯｖになっているとき、正方向に向かう１．５
　Ｖまでの瞬間的なノイズパルスは無視され得る。これ
により、このレベルのノイズパルスが入力に表われても
、バッファ回路の出力にエラーが生じることはない。同
様に。

入力が３ｖになっているとき、負方向に向かう１．５ｖ
までのノイズパルスがこのバッファ回路において無視さ
れ得る。

〔発明が解決しようとする課８］ しかしながら、この従来のバッファ回路では絶対値が１
．５　Ｖ以上のパルスは無視され得ない。そして、この
レベルのノイズは、ＴＴＬ入力レベルの一方又は双方の
応答として、誤まったＣＭＯＳレベルの出力を出す。

本発明の課題は、高いレベルのノイズを無視できる。高
いノイズマージンのＴＴＬ−ＣＭＯＳバッファ回路を提
供することにある。

［課題を解決するための手段］ 本発明のバッファ回路は、Ｏｖの入力に加わった約２，
４ｖの正方向に向かうノイズパルスを無視することがで
き、　ａ、ＯＶの入力に加わった約０，８■の負方向に
向かうノイズパルスを無視することがことができる。本
発明のバッファ回路は、論理”Ｏ”　ニ０．８　Ｖ、論
理“１”に２．ＯＶのＴＴＬｉ流仕様を満足するもので
ある。本発明のバッファ回路は、これら明らかに予盾す
る目的を、入力ノイズが、ＴＴＬ直流仕様の入力電圧の
非常に長い継続時間に比し、典型的な瞬間パルス（数ｎ
ｓから数Ｉｏｎｓ）であるという事実を利用することに
よって達成する。

本発明のバッファ回路は、入力と出力の間に２つの独立
したバスを含む。第１のバスは、高速交流バスであり、
これは入力信号がＯｖから３ｖへ増加するとき、約２．
５ｖの高いスイッチング電圧で論理“０”状態と論理“
１”状態を切り換え。

入力信号が３ｖからＯｖへ減少するとき、約１．１■の
低いスイッチング電圧で論理“１”状態と論理“０”状
態とを切り換える。第２のバスは第１のバスの動作を制
御する低速直流バスで、入力信号の増加、減少の双方で
約１．Ｉ　Ｖの低いスイッチング電圧を有している。異
なる直流と交流のスイッチング電圧を与えることで、ま
た、交流パスにヒステリシス効果を作り出すことで１本
発明のＴＴＬ−ＣＭＯＳバッファ回路は、従来のバッフ
ァ回路よりも、高周波のノイズスパイクをより高精度で
徐除去することができる。

［作用］ 本発明のＴＴＬ−ＣＭＯＳバッファ回路は、比較的高速
動作の第１のインバータパスと、第１のパスに接続され
、第１のインバータパスの動作を制御する比較的低速動
作の第２のインバータパスとを含み、接続時間の短い２
．４ｖまでの振幅の正又は負のノイズパスは出力レベル
に悪影響をおよぼさない。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図に示す実施例のように２本発明のＴＴＬ−ＣＭＯ
Ｓバッファは、第１の高速（交流）パス１０と、第２の
低速（直流）パス１２とを含む。

パス１０．及び１２は入力ＴＴＬレベル信号Ｖ。

を受ける入力端子１４と、ＣＭＯＳレベルの出力信号ｖ
、、１が得られる出力端子１６との間に接続されている
。

第１のパス１０は、供給電圧（ここでは＋５Ｖ）と基準
電圧ライン（ここではグランド）との間に直列に接続さ
れたＰＭＯ８）ランジスタＰ３及びＰｌとＮＭＯ８）ラ
ンジスタＮ１とを含む入力インバータを有している。ト
ランジスタは、そのＷ／Ｌ比が大きければ大きいほど、
同じゲート電圧で大きなドレイン電流が流れる。これら
のＭＯＳトランジスタの、それぞれに対して、更には、
第１図のバッファ回路に含まれる他の全てのＭＯＳトラ
ンジスタに対して、好ましい幅と長さの比（Ｗ／Ｌ比）
が第１図にミクロン単位で付記されている。しかしなが
ら、これらの比は、単に代表的に与えられたもので、範
囲や効果の限定を意味するものでないと理解されるべき
である。例えば。

これらの比は、異なる電気的プロセスパラメータによっ
て変化するであろう。

トランジスタＮｌ、ＰＩ及びＰ３からなるインバータの
Ｗ／Ｌ比は、トランジスタＰ３のゲート電圧がＯｖのと
きｖｌ、のスイッチング電圧が約２．５ｖとなるように
選択される。トランジスタＰ１とＮ１のゲートがｖｌ、
入力端子１４に接続され、インバータ端子１８がこれら
双方のトランジスタＰ１とＮ１のドレインの共通接続点
に確立される。端子１８は、＋５ｖ電圧源とグランドと
の間に接続されているトランジスタＰ２とＮ２のゲート
に接続されている。トランジスタＰ２とＮ２とは第２の
インバータ段を構成する。トランジスタＰ２とＮ２との
ドレインの共通接続点でのインバータ端子２０は、出力
端子１６に接続されている。

低速直流パス１２は、＋５Ｖｔ［庄原とグランドとの間
に接続されたトランジスタＰ４とＮ３とから成る入力イ
ンバータを含む。

トランジスタＮ３．Ｐ４のＷ／Ｌ比はトランジスタＰＬ
、ＮｌのＷ／Ｌ比よりも小さく、スイッチング点、即ち
、Ｎ３．Ｐ４インバータが約１．ＬＶのＶ、となるよう
に選択される。トランジスタＰ４とＮ３のゲートは、入
力端子１４に接続され。

トランジスタＰ４とＮ３とのこれらのドレインの共通接
続点でインバータ端子２２が形成される。

インバータ端子２２は、＋５ｖ電圧とグランド間に接続
されているトランジスタＰ５及びＮ４のゲートに接続さ
れている。トランジスタＮ４とＰ５のドレインの共通接
続点のインバータ端子２４は。

トランジスタＰ３のゲートと、コンデンサＣ１の一端と
に接続され、また、コンデンサＣ１の他端は接地されて
いる。コンデンサＣ１は浮遊静電容量にトランジスタＰ
３をうかがう静電容量を加えたものを表わし、典型的に
は、　ｏ、ｔ　ｐｐオーダのものである。

また、低速パス１２は、＋５ｖ電圧源とグランド間に接
続されたトランジスタＰ６とＮ５から成る第２のインバ
ータを含む。トランジスタＰ６とＮ５のゲートは、出力
端子１６に接続されている。

トランジスタＮ５とＰ６のドレイン共通接続点であるイ
ンバータ端子２６は、トランジスタＰ７のゲートに接続
されている。トランジスタＰ７のソ−スは＋５Ｖ電圧源
に接続され、そのドレインは。

トランジスタＰ３のゲート及びコンデンサＣ１に接続さ
れると共に、トランジスタＰ５とＮ４よりなるインバー
タ段の出力端子２４に接続されている。

第１図のバッファ回路の動作を、第２図及び第３図に示
された高速バス１０と低速バス１２の直流、交流遷移曲
線を、更に参照して説明する。ここで４つの場合が考え
られる。

１）Ｖ＋−がＯｖから３ｖへ、モしてＯｖへ戻るパルス
信号である。

２）■、がＯｖから２．４ｖへ、モしてＯｖへ戻る正方
向に向かうノイズパルスである。

３）■、が３．Ｏｖから１．２　Ｖへ、　（−しテ３．
Ｏｖへ戻る負方向へ向かうノイズパルスである。

４）ｖｏが０．８ｖと２．０７間で切り換わる直流であ
る。

１）の場合、Ｖ、、がＯｖから３．ＯＶへ変ワルと。

端子１８と２２はすぐにローレベルになる。なぜならば
、　ａ、ＯＶの入力は１両インバータのスイッチング点
よりも高い電圧であり、この電圧はＮｌ。

ＰＩ、Ｐ３から成るインバータとＮ３とＰ４から成るイ
ンバータを切り換えるのに十分なほど高い。

端子１８がローレベルになると端子２０とｖ、、１はハ
イレベルになり、このことが、トランジスタＰ６．Ｎ５
からなるインバータを切り換え、端子２６をローレベル
にする。端子２２がローレベルになるとトランジスタＮ
４はオフになり、端子２６がローレベルになると、トラ
ンジスタＰ７はオンになる。このようにトランジスタＰ
７がオンになったとき、端子２４は直ちに＋５ｖになり
。

トランジスタＰ３がオフになる。■、がＯｖに戻ったと
き、トランジスタＰ４はオンになり、端子２２はハイレ
ベルになる。しかし、このときトランジスタＰ３は、い
まだオフしており、端子１８はトランジスタＰ１がオン
していてもローレベルのままである。端子２４がハイレ
ベルになるとトランジスタＮ４はオンになり、端子２４
はローレベルになる。なぜならば、トランジスタＮ４は
トランジスタＰ７のＷ／Ｌ比に比べ大きなＷ／Ｌ比を有
していることによって、そのときすでにオンしているト
ランジスタＰ７に打ち勝ってしまうからである。−旦、
端子２４がローレベルになると。

トランジスタＰ３はオンになり、トランジスタＰ１はい
ぜんオンなので、端子１８はハイレベルになる。端子１
８のレベルはトランジスタＰ２゜Ｎ２からなるインバー
タにおいて反転され。

■・。１をローレベルにし、端子２６をハイレベルにし
、トランジスタＰ７をオフにする。

２）の場合ハ、　　Ｖ　＋　、カＯＶから２．４Ｖｌ：
変化したとき、入力電圧は、端子１８を直ちにローレベ
ルに切替えるほど高くない。しかし、トランジスタＰ４
．Ｎ３から成るインバータの端子２２は直ちにローレベ
ルになる。なぜならば、そのスイッチング点が約１．Ｉ
　Ｖにすぎないからである。端子２２がローレベルにな
ると、トランジスタＮ４はオフになり、トランジスタＰ
５はオンになる。トランジスタＰ５は、オンしていたと
しても１弱い電流源となり、かつ、端子２４を正にゆっ
くりチャージするように、比較的長くて狭く作られる。

もし、典型的ノイズパルスのように、Ｏｖに戻る前に数
ナノ秒間、■、が２．４ｖであると、端子２４は、トラ
ンジスタＮ４がオンすることによってグランドに戻され
る以前には、あまり正の方向に電位が上らない。もし、
端子１８がローレベルにならなければ、そのときトラン
ジスタＮ２゜Ｐ２から成るインバータの出力でのＶ。、
はハイレベルにはならない。もし、ｖ＋ｆｉがノイズパ
ルスの場合と異なり、長時間２．４ｖであったならば。

トランジスタＰ３のゲートはやがてオフとなり。

２．４ｖの入力レベルはノード１８をローレベルにし、
■、１をハイレベルにするに十分なものとなる。

３）の場合、■、が３．Ｏｖであるということは。

トランジスタＰ３のゲートが５．Ｏｖであり、トランジ
スタＰ３はオフであることを意味する。もし。

ｖＩＩ、が１．２　Ｖに低下したならば、トランジスタ
Ｐ１がオンになる。しかしトランジスタＰ３はオフで、
トランジスタＰ１に直列に接続されているので、端子１
８はハイレベルにならず、そしてＶ　ｏ　＋＋　１　は
ハイレベルのままである。もし＋”１ｍが１．２　Ｖに
低下しただけであるならば、それは端子２２をハイにす
るほど低くはない。それは端子２４をローレベルにして
、トランジスタＰ３をオンにするために必要である。こ
のような負方向に向かうのパルスの場合は１入力パルス
が１．１　Ｖ以下にならなければ、Ｉ！続時間が長いノ
イズ信号でさえ、■、１をローレベルにはしない。

４）の直流電流の場合、トランジスタＮ３゜Ｐ４からな
るインバータが状態を制御する。■。

が０．８ｖより小さいとき、端子２２はハイレベル。

端子２４はローレベル、トランジスタＰ３はオン。

トランジスタＰｉはオン、端子１８はハイレベル。

モしてＶｏ、、はローレベルである。■、のレベルが２
．ＯＶより大きいとき、トランジスタＮ１はオン、トラ
ンジスタＰ１は部分的にオン、端子２２はローレベル、
（十分時間が経過した後）端子２４はハイレベル、トラ
ンジスタＰ３はオフ、端子１８はローレベル、そして端
子２ｏとＶ　ａ　ｍ　ｌはハイレベルである。

本発明のバッファ回路はＩＶＩＩＩ上のノイズの影響を
減少させるという効果のほかに、グランドノイズも抑圧
する。第１図に示すグランドへの戻りは、理想的なもの
となる。典型的には、インダクタンスによる高速動作の
チップは、グランドへの戻りはフィダーで、ちょうどＯ
ｖではない。例えば、第１図のバッファ回路における正
方向に向かうのグランドノイズパルスは、■１．に負方
向に向かうのノイズパルスと等価である。もしＩＶｌｍ
が３、Ｏｖの論理“１”状態であるならば、この回路は
、誤切替えするまでに１．８　Ｖの正方向に向かうのグ
ランドノイズに耐え得る。同様に、Ｖ、、がＯＶの論理
“０″状態であるならば、　２．４　Ｖまでの負方向に
向かうノイズパルスであれば、誤まった論理動作はしな
い。

［発明の効果］ このように１本発明のＴＴＬ−ＣＭＯ５人カバツカバッ
ファ４ｖまでのノイズ信号によって引き起こされる誤ま
った論理切替動作を効果的に妨げる。

また１本発明の精神及び範囲を離れることなく。

二二で述べた実施例に変更がなされることを理解しなけ
ればならない。

【図面の簡単な説明】

第１図は本発明の一実施例のＴＴＬ−ＣＭＯＳバッファ
回路の回路図、第２図は本発明のバッファ回路の交流遷
移曲線、第３図は本発明のバッファ回路の直流遷移曲線
である。 １０・・・第１のバス、１２・・・第２のバス、１４・
・・入力端子、１６・・・出力端子、１８，２０，２２
゜２４．２６・・・インバータ端子。 りＣ遍移曲線

Claims (1)

1. 【特許請求の範囲】 １、入力端子と；出力端子と；前記入力端子と前記出力
   端子間に接続され、少なくとも１つのスイッチング素子
   を有する第１の回路と；前記入力端子と出力端子間に接
   続されると共に前記第１の回路に接続され、前記スイッ
   チング素子の動作を効果的に制御する第２の回路と；を
   有することを特徴とするバッファ回路。 ２、前記スイッチング素子と前記第２の回路とに接続さ
   れた充電手段を更に有し、前記第２の回路は、前記充電
   手段に充電電流を与え、前記充電手段を高電圧又は低電
   圧のどちらかの電圧へ充電する充電電流供給手段を含む
   ことを特徴とする請求項１記載のバッファ回路。 ３、前記第１の回路は、前記スイッチング素子を含み、
   かつ、入力端が前記入力端子に接続された第１のインバ
   ータと；該第１のインバータの出力端に入力端が接続さ
   れ、出力端が前記出力端子に接続された第２のインバー
   タと；を含むことを特徴とする請求項２記載のバッファ
   回路。 ４、前記第１のインバータは、互いの出力バスが直列に
   接続され、各々のゲートが前記入力端子に接続された、
   第１及び第２のトランジスタを含み、前記スイッチング
   素子は、前記第１及び第２のトランジスタの出力回路と
   電圧源との間に接続された出力回路を有することを特徴
   とする請求項３記載のバッファ回路。 ５、前記電流供給手段は、第１の低速度で前記電圧の一
   方に前記充電手段を充電するとき有効となる第３のトラ
   ンジスタと；より高速の第２の速度で第２の電圧に前記
   充電手段を充電するとき有効となる第４のトランジスタ
   と；を含むことを特徴とする請求項４記載のバッファ回
   路。 ６、前記第４のトランジスタが前記第３のトランジスタ
   のＷ／Ｌ比よりも高いＷ／Ｌ比を有することを特徴とす
   る請求項５記載のバッファ回路。 ７、前記第３及び前記第４のトランジスタの出力回路は
   、電圧源と基準電圧ラインとの間に接続され、前記出力
   回路の接続点で出力点が構成され、前記出力点は前記充
   電手段に接続されていることを特徴とする請求項６記載
   のバッファ回路。 ８、前記第２の回路が、前記入力端子に接続された第３
   のインバータと；該第３のインバータの出力に接続され
   、前記第３及び第４のトランジスタを含む第４のインバ
   ータと；を含むことを特徴とする請求項７記載のバッフ
   ァ回路。 ９、前記第２の回路内に設けられ、入力端が前記出力端
   子に接続された第５のインバータと；ゲートが前記第５
   のインバータの出力に接続され、出力が前記充電手段と
   前記第４のインバータの出力点とに接続された第５のト
   ランジスタと；を更に含むことを特徴とする請求項８記
   載のバッファ回路。 １０、前記電流供給手段が、比較的低速の第１の速度で
   第１の電圧に前記充電手段を充電するとき有効となる第
   １のトランジスタと；より高速の第２の速度で第２の電
   圧に前記充電手段を充電するとき有効となる第２のトラ
   ンジスタと；を含むことを特徴とする請求項２記載のバ
   ッファ回路。 １１、前記第２のトランジスタが前記第１のトランジス
   タよりも高いＷ／Ｌ比を有することを特徴とする請求項
   １０記載のバッファ回路。 １２、前記第１及び前記第２のトランジスタの出力パス
   が電圧源と基準電圧ラインとの間に直列に接続され、こ
   れらの共通出力接続点が出力点を構成し、前記インバー
   タの出力点が前記充電手段に接続されていることを特徴
   とする請求項１１記載のバッファ回路。 １３、前記第１の回路は、入力が前記入力端子に接続さ
   れ、前記スイッチング素子を含む第１のインバータを含
   み、前記第２の回路は、前記スイッチング素子に接続さ
   れ、該スイッチング素子の動作を制御するための制御手
   段を含み、前記入力端子での継続時間の短いノイズに応
   答する前記第１のインバータの動作を妨げるようにした
   ことを特徴とする請求項１記載のバッファ回路。 １４、前記制御手段が、前記スイッチング素子と前記第
   ２の回路との中間に接続された手段を含み、前記第２の
   回路は、さらに、２つの電圧レベルの一方に前記制御手
   段で制御電圧を確立するための電圧確立手段を含むこと
   を特徴とする請求項１３記載のバッファ回路。 １５、前記制御手段は、充電手段を含み、前記電圧確立
   手段は、前記充電手段に電流を供給し、第１の速い速度
   で前記電圧レベルの一方のレベルに前記充電手段を充電
   し、また、第２の遅い速度で第２の電圧レベルに前記充
   電手段を充電する電流供給手段を含むことを特徴とする
   請求項１４記載のバッファ回路。 １８、前記電流供給手段が、前記第１の速度で前記電圧
   の前記一方の電圧に前記充電手段を充電するとき有効と
   なる第１のトランジスタと、前記第２の速度で前記第２
   の電圧に充電するとき有効となる第２のトランジスタと
   を含むことを特徴とする請求項１５記載のバッファ回路
   。 １７、前記第２のトランジスタが前記第１のトランジス
   タよりも高いＷ／Ｌ比を有していることを特徴とする請
   求項１６記載のバッファ回路。 １８、前記第１及び第２のトランジスタの出力パスが電
   圧源と基準電圧ラインとの間に接続され、前記出力パス
   の接続点でインバータの出力点が構成され、前記インバ
   ータ出力点が前記充電手段に接続されていることを特徴
   とする請求項１７記載のバッファ回路。 １９、前記第１のインバータは、互いの出力パスが直列
   に接続され、各々のゲートが前記入力端子に接続された
   第１及び第２のトランジスタを含み、前記スイッチング
   素子は電圧源と前記第１及び前記第２のトランジスタの
   出力パスとの間に接続された出力パスを有することを特
   徴とする請求項１４記載のバッファ回路。 ２０、前記第２の回路は入力が前記入力端子に接続され
   た第３のインバータを含み、前記第１のインバータは第
   １及び第２のトランジスタを含み、前記第３のインバー
   タは第３及び第４のトランジスタを含み、前記第１及び
   前記第２のトランジスタは前記第３及び前記第４のトラ
   ンジスタよりも高いＷ／Ｌ比を有し、これにより前記第
   １のインバータが前記第３のインバータよりも高いスイ
   ッチング点を有することを特徴とする請求項３記載のバ
   ッファ回路。 ２１、入力が前記第３のインバータの出力に接続され、
   出力が前記スイッチング素子に接続された第４のインバ
   ータを、更に、含むことを特徴とする請求項２０記載の
   バッファ回路。 ２２、入力が前記第２のインバータに接続された第５の
   インバータと；出力パスが電圧源と前記第５のインバー
   タの出力との間に接続され、制御ゲートが前記第５のイ
   ンバータの出力に接続された第５のトランジスタと；を
   更に含むことを特徴とする請求項２１記載のバッファ回
   路。 ２３、前記第１の回路は、入力が前記入力端子に接続さ
   れ、かつ第１のスイッチング電圧を有する第１のインバ
   ータを含み、前記第２の回路は、入力が前記入力端子に
   接続され、かつ、前記第１のスイッチング電圧より低い
   第２のスイッチング電圧を有する第２のインバータを含
   むことを特徴とする請求項１記載のバッファ回路。 ２４、前記第１及び前記第２のインバータの各々は、対
   のコンプレメンタリ型トランジスタを含み、前記第１の
   インバータに含まれる前記トランジスタが前記第２のイ
   ンバータに含まれる前記トランジスタよりも大きなＷ／
   Ｌ比を有することを特徴とする請求項２３記載のバッフ
   ァ回路。 ２５、前記スイッチング素子が前記第１のインバータに
   含まれていることを特徴とする請求項２３記載のバッフ
   ァ回路。 ２６、前記スイッチング素子及び前記第２の回路に接続
   された充電手段を更に含み、前記第２の回路は、充電電
   流を前記充電手段に供給し、ハイ又はローの電圧のどち
   らか一方に前記充電手段を充電する電流供給手段を含む
   ことを特徴とする請求項２５記載のバッファ回路。 ２７、前記第１のインバータは、互いの出力パスが直列
   に接続され、各々のゲートが前記入力端子に接続された
   第１及び第２のトランジスタを含み、前記スイッチング
   素子が、電圧源と前記第１及び前記第２のトランジスタ
   の出力回路との間に接続された出力回路を有しているこ
   とを特徴とする請求項２５記載のバッファ回路。 ２８、前記電流供給手段が第１の低速度で前記電圧の一
   方に前記充電手段を充電するとき有効となる第３のトラ
   ンジスタと；より高速の第２の速度で第２の電圧に前記
   充電手段を充電するとき有効となる第４のトランジスタ
   と；を含むことを特徴とする請求項２７のバッファ回路
   。 ２９、前記第４のトランジスタが前記第３のトランジス
   タよりも高いＷ／Ｌ比を有することを特徴とする請求項
   ２８記載のバッファ回路。 ３０、前記第３及び前記第４のトランジスタの出力回路
   が電圧源と基準電圧ラインとの間に接続され、前記出力
   回路の接続点が出力点を構成し、前記出力点が前記充電
   手段に接続されていることを特徴とする請求項２９記載
   のバッファ回路。 ３１、前記第２の回路は、前記入力端子に接続された第
   ３のインバータと；前記第３のインバータの出力に接続
   され、前記第３及び前記第４のトランジスタを含んでい
   る第４のインバータと；を含むことを特徴とする請求項
   ３０記載のバッファ回路。 ３２、入力が出力端子に接続された第５のインバータを
   前記第２の回路内に有し、ゲートが前記第５のインバー
   タの出力に接続され、出力が前記充電手段と前記第５の
   インバータの出力点とに接続された第５のトランジスタ
   を、更に含むことを特徴とする請求項３１記載のバッフ
   ァ回路。