JPH0983334A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】外部から２種類の電源電圧が供給されるＩＣに
おいて、２つの電源の投入順序にかかわらずに正常に動
作させる。 【解決手段】第１の電源電圧ＶC1および第２の電源電圧
ＶC2が供給され、第１の電源電圧および第２の電源電圧
と基準電圧ＶSSとの間で動作する半導体集積回路におい
て、第１の電源電圧および第２の電源電圧のうちで第１
番目に供給された電源電圧に応答して第１の内部電源電
圧を出力し、第２番目に供給された電源電圧が第１番目
に供給された電源電圧よりも高い場合には第２番目に供
給された電源電圧に応答して第２の内部電源電圧を出力
し、第２番目に供給された電源電圧が第１番目に供給さ
れた電源電圧よりも低い場合には第１の内部電源電圧の
出力状態を維持する電圧切り替え回路７と、電圧切り替
え回路から出力する内部電源電圧が供給される基板バイ
アス回路６とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）に係り、特に外部から２種類の電源電圧が供給
されるＩＣに関するものであり、例えばＩＣメモリに使
用される。

【０００２】

【従来の技術】従来、印刷配線回路基板上に複数個のＩ
Ｃが実装されたシステムにおいては、一部のＩＣに対し
て供給される電源電圧が他のＩＣに対して供給される電
源電圧とは異なる場合がある。このような場合に対処し
て、電源電圧が異なるＩＣ同士のデータの正常な伝達を
図るように工夫されたＩＣの一例を図６に示す。

【０００３】図６に示すＩＣにおいて、１は信号入力端
子、２は入力回路、３は内部回路、４は出力回路、５は
信号出力端子である。このＩＣは、入力回路２および出
力回路４の電源系統と内部回路３の電源系統とが分けら
れている。この場合、上記入力回路２および出力回路４
の動作電源としては、このＩＣにデータを供給したり、
このＩＣからデータを供給される他のＩＣで使用されて
いる第１の電源電圧ＶC1が供給される。また、上記内部
回路３の動作電源としては、この内部回路３に最適の第
２の電源電圧ＶC2が供給される。

【０００４】ところで、上記したような２つの電源系統
を有するＩＣに対して２つの電源電圧ＶC1、ＶC2のどち
らが先に投入されるかは、前記システムを構成するユー
ザーにより異なる。２つの電源系統の電源の投入順序が
不定である場合には、その投入順序によっては以下に述
べるような不都合が生じる。

【０００５】例えばＣＭＯＳ型のＩＣにおいては、通常
は、電源電圧が投入されることにより基準電位よりも低
い負の電圧を発生してそれをＮチャネルＭＯＳトランジ
スタが形成されるＰ型の半導体基板領域にバイアス電圧
として供給するための基板電圧発生回路とか、電源電圧
が投入されることにより電源電圧よりも高い正の電圧を
発生してそれをＰチャネルＭＯＳトランジスタが形成さ
れるＮ型の半導体基板領域にバイアス電圧として供給す
るための基板電圧発生回路を備えている。

【０００６】このような基板電圧発生回路を備えたＣＭ
ＯＳ型ＩＣが前記したような２つの電源系統を有する場
合に、基板電圧発生回路に２つの電源系統のうちの一方
の電源系統の電源電圧（例えば第２の電源電圧ＶC2）し
か供給されないと、ＣＭＯＳ型ＩＣに対して第１の電源
電圧ＶC1が先に投入された場合には、この時点では上記
基板電圧発生回路が動作しないので、半導体基板領域は
バイアス電圧が供給されずに電気的に浮遊状態になって
しまう。これにより、ＣＭＯＳ型ＩＣにラッチアップ現
象が生じ、ＩＣの破壊をまねくおそれがある。

【０００７】

【発明が解決しようとする課題】上記したように外部か
ら２種類の電源電圧が供給される従来のＩＣは、２つの
電源の投入順序によってラッチアップ現象などの不都合
が生じる場合があるという問題があった。

【０００８】本発明は上記の問題点を解決すべくなされ
たもので、外部から２種類の電源電圧が供給される場合
に２つの電源の投入順序にかかわらずに正常に動作し得
る半導体集積回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】第１の発明は、第１の電
源電圧および第２の電源電圧が供給され、上記第１の電
源電圧および第２の電源電圧と基準電圧との間で動作す
る半導体集積回路において、前記第１の電源電圧および
第２の電源電圧のうちで第１番目に供給された電源電圧
に応答して第１の内部電源電圧を出力し、第２番目に供
給された電源電圧が前記第１番目に供給された電源電圧
よりも高い場合には前記第２番目に供給された電源電圧
に応答して第２の内部電源電圧を出力し、前記第２番目
に供給された電源電圧が前記第１番目に供給された電源
電圧よりも低い場合には前記第１の内部電源電圧の出力
状態を維持する電圧切り替え回路と、前記電圧切り替え
回路から出力する内部電源電圧が供給される回路とを具
備することを特徴とする。

【００１０】第２の発明は、第１の電源電圧および第２
の電源電圧が所定の順序で供給され、前記第１の電源電
圧および第２の電源電圧と基準電圧との間で動作する半
導体集積回路において、前記第１の電源電圧および第２
の電源電圧のうちで第１番目に供給された電源電圧に応
答して第１の内部電源電圧を出力し、第２番目に供給さ
れた電源電圧に応答して第２の内部電源電圧を出力する
電圧切り替え回路と、前記電圧切り替え回路から出力す
る内部電源電圧が供給される回路とを具備することを特
徴とする。

【００１１】第３の発明は、第１の電源電圧および第２
の電源電圧が供給され、前記第１の電源電圧および第２
の電源電圧と基準電圧との間で動作する半導体集積回路
において、前記第１の電源電圧および第２の電源電圧の
両方が供給された時には第１の電源電圧に応答して第１
の内部電源電圧を出力し、前記第１の電源電圧および第
２の電源電圧のうちで前記第１の電源電圧が最初に供給
された場合には前記第１の電源電圧に応答して第１の内
部電源電圧を出力し、この後に前記第２の電源電圧が供
給された場合には前記第１の内部電源電圧の出力状態を
維持し、前記第１の電源電圧および第２の電源電圧のう
ちで前記第２の電源電圧が最初に供給された場合には前
記第２の電源電圧に応答して第２の内部電源電圧を出力
し、この後に前記第１の電源電圧が供給された場合には
前記第１の内部電源電圧を出力する電圧切り替え回路
と、前記電圧切り替え回路から出力する内部電源電圧が
供給される回路とを具備することを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＣＭＯＳ型ＩＣの回路ブロックを示して
いる。

【００１３】図１に示すＩＣにおいて、１は信号入力端
子、２は入力回路、３は内部回路、４は出力回路、５は
信号出力端子、６は基板電圧発生回路（基板バイアス回
路）、７は電圧切り替え回路である。

【００１４】このＩＣは、第１の電源電圧ＶC1および第
２の電源電圧ＶC2が供給され、上記ＶC1およびＶC2と基
準電圧ＶSSとの間で動作する。この場合、入力回路２お
よび出力回路４には、第１の電源電圧ＶC1が最適な動作
電源として供給される。また、内部回路３には、第２の
電源電圧ＶC2が最適な動作電源として供給される。

【００１５】前記基板バイアス回路６は、前記電圧切り
替え回路７の電圧出力ノード１０から出力する内部電源
電圧が供給されることにより基準電位ＶSSよりも低い負
の電圧を発生してそれをＮＭＯＳトランジスタ形成用の
Ｐ型基板領域にバイアス電圧として供給する負電圧発生
回路（図示せず）と、同じく前記内部電源電圧が供給さ
れることにより前記第１の電源電圧ＶC1および第２の電
源電圧ＶC2よりも高い正の電圧を発生してそれをＰＭＯ
Ｓトランジスタ（ＰチャネルＭＯＳトランジスタ）形成
用のＮ型基板領域にバイアス電圧として供給する正電圧
発生回路（図示せず）とを有する。

【００１６】前記電圧切り替え回路７は、第１の電源電
圧ＶC1および第２の電源電圧ＶC2のうちで第１番目に供
給された電源電圧に応答して第１の内部電源電圧を出力
し、第２番目に供給された電源電圧が前記第１番目に供
給された電源電圧よりも高い場合には前記第２番目に供
給された電源電圧に応答して第２の内部電源電圧を出力
し、前記第２番目に供給された電源電圧が前記第１番目
に供給された電源電圧よりも低い場合には前記第１の内
部電源電圧の出力状態を維持するように構成されてい
る。

【００１７】前記電圧切り替え回路７の一具体例として
は、第１の電源電圧ＶC1が印加される第１のノード１１
にゲート・ドレインが接続され、ソースが電圧出力ノー
ド１０に接続された第１のＮＭＯＳトランジスタ（Ｎチ
ャネルＭＯＳトランジスタ）Ｎ１と、第２の電源電圧Ｖ
C2が印加される第２のノード１２にゲート・ドレインが
接続され、ソースが前記電圧出力ノード１０に接続され
た第２のＮＭＯＳトランジスタＮ２とからなる。

【００１８】次に、図１中の電圧切り替え回路の動作を
説明する。ここで、ＮＭＯＳトランジスタのゲート閾値
電圧をそれぞれＶthで表わす。また、ＩＣに対する電源
電圧の供給順序が不定である場合を想定する。

【００１９】まず、電源供給順序の第１番目として例え
ばＶC1が供給されると、第１のノード１１にＶC1が印加
される。この時、第１のＮＭＯＳトランジスタＮ１がオ
ンし、電圧出力ノード１０に第１の内部電源電圧（ＶC1
−Ｖth）が出力する。

【００２０】次に、電源供給順序の第２番目としてＶC2
が供給されると、第２のノード１２にＶC2が供給され
る。この時、ＶC1＜ＶC2ならば、第２のＮＭＯＳトラン
ジスタＮ２がオンし、電圧出力ノード１０に第２の内部
電源電圧（ＶC2−Ｖth）が出力するが、ＶC1＞ＶC2なら
ば、第２のＮＭＯＳトランジスタＮ２がオンせず、電圧
出力ノード１０は第１の内部電源電圧（ＶC1−Ｖth）が
出力した状態を維持する。

【００２１】換言すれば、ＩＣにＶC1およびＶC2の両方
が供給された正規の動作時には、ＶC1＜ＶC2ならば電圧
出力ノード１０にＶC2−Ｖthが出力し、ＶC1＞ＶC2なら
ば電圧出力ノード１０にＶC1−Ｖthが出力する。

【００２２】従って、前記電圧切り替え回路７の電圧出
力ノード１０から出力する内部電源電圧が（ＶC1−Ｖt
h）または（ＶC2−Ｖth）のいずれであつても前記基板
バイアス回路６が動作するように構成しておけば、２つ
の電源電圧ＶC1、ＶC2の投入順序にかかわらずに動作を
開始するので、ＩＣの基板領域が電気的に浮遊状態にな
ることなく、ＣＭＯＳ型ＩＣにおけるラッチアップ現象
などが生じるおそれはなく、ＩＣは正常に動作する。

【００２３】なお、前記電圧切り替え回路７は、ＩＣに
対する電源電圧の供給順序がＶC1、ＶC2であり、かつ、
ＶC1＜ＶC2である場合を想定すると、次に述べるように
動作する。

【００２４】即ち、まず、第１のノード１１にＶC1が印
加され、第１のＮＭＯＳトランジスタＮ１がオンし、Ｖ
C1に応答して第１の内部電源電圧（ＶC1−Ｖth）を電圧
出力ノード１０に出力する。次に、第２のノード１２に
ＶC2が印加され、第２のＮＭＯＳトランジスタＮ２がオ
ンし、ＶC2に応答して第２の内部電源電圧（ＶC2−Ｖt
h）を電圧出力ノード１０に出力する。

【００２５】また、前記電圧切り替え回路７は、ＶC1、
ＶC2の高低関係がＶC1＞ＶC2であり、かつ、ＩＣに対す
る電源電圧の供給順序が不定である場合を想定すると、
次に述べるように動作する。

【００２６】即ち、最初に第１のノード１１にＶC1が印
加された場合にはＶC1に応答して第１の内部電源電圧
（ＶC1−Ｖth）を電圧出力ノード１０に出力し、この後
に第２のノード１２にＶC2が印加された場合には電圧出
力ノード１０は第１の内部電源電圧（ＶC1−Ｖth）が出
力した状態を維持する。

【００２７】これに対して、最初に第２のノード１２に
ＶC2が印加された場合にはＶC2に応答して第２の内部電
源電圧（ＶC2−Ｖth）を電圧出力ノード１０に出力し、
この後に第１のノード１１にＶC1が印加された場合には
ＶC1に応答して第１の内部電源電圧（ＶC1−Ｖth）を電
圧出力ノード１０に出力する。

【００２８】図２は、本発明の第２の実施の形態に係る
電圧切り替え回路７ａの回路構成と、電圧切り替え回路
７ａと基板バイアス回路６との接続を示している。ここ
で、基板バイアス回路６は、第２の電源電圧ＶC2が供給
された時に最適に動作するように設計されている。

【００２９】図２中に示す電圧切り替え回路７ａは、第
１の電源電圧ＶC1が印加される第１のノード１１にソー
ス・基板領域が接続された第１のＰＭＯＳトランジスタ
Ｐ１と、上記第１のＰＭＯＳトランジスタＰ１のドレイ
ンにソースが接続され、ドレイン・基板領域が電圧出力
ノード１０に接続され、ゲートが上記第１のＰＭＯＳト
ランジスタＰ１のゲートに接続された第２のＰＭＯＳト
ランジスタＰ２と、第２の電源電圧ＶC2が印加される第
２のノード１２にソース・基板領域が接続された第３の
ＰＭＯＳトランジスタＰ３と、上記第３のＰＭＯＳトラ
ンジスタＰ３のドレインにソースが接続され、ドレイン
・基板領域が前記電圧出力ノード１０に接続され、ゲー
トが上記第３のＰＭＯＳトランジスタＰ３のゲートに接
続された第４のＰＭＯＳトランジスタＰ４とを有する。

【００３０】さらに、前記電圧切り替え回路７ａは、前
記第２のノード１２にソース・基板領域が接続された第
５のＰＭＯＳトランジスタＰ５と、上記第５のＰＭＯＳ
トランジスタＰ５のドレインにソースが接続され、ドレ
イン・基板領域が前記第１のＰＭＯＳトランジスタＰ１
および第２のＰＭＯＳトランジスタＰ２のゲート相互接
続点に接続された第６のＰＭＯＳトランジスタＰ６と、
上記第６のＰＭＯＳトランジスタＰ６のドレイン（ノー
ドＯ２）にドレインが接続され、ソース・基板領域が基
準電位ＶSSに接続された第３のＮＭＯＳトランジスタＮ
３とを有する。

【００３１】さらに、前記電圧切り替え回路７ａは、前
記第１のノード１１にソース・基板領域が接続された第
７のＰＭＯＳトランジスタＰ７と、上記第７のＰＭＯＳ
トランジスタＰ７のドレインにソースが接続され、ドレ
イン・基板領域が前記第５のＰＭＯＳトランジスタＰ
５、第６のＰＭＯＳトランジスタＰ６および第３のＮＭ
ＯＳトランジスタＮ３のゲート相互接続点に接続される
とともに前記第３のＰＭＯＳトランジスタＰ３および第
４のＰＭＯＳトランジスタＰ４のゲート相互接続点に接
続された第８のＰＭＯＳトランジスタＰ８と、上記第８
のＰＭＯＳトランジスタＰ８のドレイン（ノードＯ１）
にドレインが接続され、ソース・基板領域が基準電位Ｖ
SSに接続され、ゲートが上記第７のＰＭＯＳトランジス
タＰ７のゲートおよび第８のＰＭＯＳトランジスタＰ８
のゲートに共通に接続されるとともに前記第１のＰＭＯ
ＳトランジスタＰ１および第２のＰＭＯＳトランジスタ
Ｐ２のゲート相互接続点に接続された第４のＮＭＯＳト
ランジスタＮ４と、上記第４のＮＭＯＳトランジスタＮ
４のドレインにドレインが接続され、ソース・基板領域
が基準電位ＶSSに接続され、ゲートが前記第２のノード
１２に接続された第５のＮＭＯＳトランジスタＮ５とを
有する。

【００３２】図３は、図２中の電圧切り替え回路７ａを
内蔵するＩＣに対する電源電圧の供給順序がＶC1、ＶC2
であり、かつ、ＶC1およびＶC2の電位は定常状態におい
てＶC1の方がＶC2よりも電圧値が大きい場合の電圧切り
替え回路７ａの動作を示す波形図である。

【００３３】図４は、図２中の電圧切り替え回路７ａを
内蔵するＩＣに対する電源電圧の供給順序がＶC2、ＶC1
であり、かつ、ＶC1およびＶC2の電位は定常状態におい
てＶC1の方がＶC2よりも電圧値が大きい場合の電圧切り
替え回路７ａの動作を示す波形図である。

【００３４】次に、図３を参照しながら図２中の電圧切
り替え回路の動作について詳細に説明する。まず、第１
のノード１１にＶC1が印加されると、ＶC1に応答して第
１の内部電源電圧ＶC1が電圧出力ノード１０に出力し、
次に、第２のノード１２にＶC2が印加されると、ＶC2に
応答して第２の内部電源電圧ＶC2が電圧出力ノード１０
に出力する。

【００３５】即ち、時刻ｔ1 でＶC1が投入され、ＶC1の
レベルが上昇していく。この時、ＶC2はまだ投入されて
おらず、０Ｖである。また、この時、前記第６のＰＭＯ
ＳトランジスタＰ６のドレイン（ノードＯ２）は０Ｖで
ある。

【００３６】次に、上記ＶC1のレベルがＰＭＯＳトラン
ジスタの閾値電圧の絶対値よりも高くなった時刻ｔ2
で、第７のＰＭＯＳトランジスタＰ７および第８のＰＭ
ＯＳトランジスタＰ８がオンし、上記第８のＰＭＯＳト
ランジスタＰ８のドレイン（ノードＯ１）はＶC1のレベ
ルの上昇に応じて上昇していく。この時、上記ノードＯ
１にゲートが接続されている第３のＰＭＯＳトランジス
タＰ３はオフのままである。

【００３７】これに対して、前記時刻ｔ2 において、前
記したように０ＶになっているノードＯ２にゲートが接
続されている第１のＰＭＯＳトランジスタＰ１および第
２のＰＭＯＳトランジスタＰ２がオンする。

【００３８】これにより、電圧出力ノード１０は、上記
オン状態になった第１のＰＭＯＳトランジスタＰ１およ
び第２のＰＭＯＳトランジスタＰ２を通して接続されて
いる第１のノード１１のＶC1のレベルの上昇に応じてＶ
C1まで上昇していく。

【００３９】次に、時刻ｔ3 でＶC2が投入され、ＶC2の
レベルが上昇していく。上記ＶC2のレベルが第５のＮＭ
ＯＳトランジスタＮ５の閾値電圧よりも高くなった時、
上記ＶC2のレベルがゲートに印加される第５のＮＭＯＳ
トランジスタＮ５がオンし、第８のＰＭＯＳトランジス
タＰ８のドレイン（ノードＯ１）は０Ｖに放電される。

【００４０】すると、上記ノードＯ１にゲートが接続さ
れている第３のＰＭＯＳトランジスタＰ３〜第６のＰＭ
ＯＳトランジスタＰ６はそれぞれオンし、同じく上記ノ
ードＯ１にゲートが接続されている第３のＮＭＯＳトラ
ンジスタＮ３はオフし、第６のＰＭＯＳトランジスタＰ
６のドレイン（ノードＯ２）はＶC2まで充電されるの
で、第１のＰＭＯＳトランジスタＰ１はオフする。

【００４１】これにより、電圧出力ノード１０は、前記
したようにオン状態になった第３のＰＭＯＳトランジス
タＰ３および第４のＰＭＯＳトランジスタＰ４を通して
接続されている第２のノード１２のＶC2のレベルの上昇
に応じてＶC2に設定される。

【００４２】次に、図４を参照しながら図２中の電圧切
り替え回路の動作について、電源電圧がＶC2、ＶC1の順
で供給された場合を説明する。まず、第２のノード１２
にＶC2が印加されると、ＶC2に応答して第２の内部電源
電圧ＶC2が電圧出力ノード１０に出力し、次に、第１の
ノード１１にＶC1が印加されても電圧出力ノード１０に
上記第２の内部電源電圧ＶC2が出力した状態が維持され
る。

【００４３】即ち、時刻ｔ4 でＶC2が投入され、ＶC2の
レベルが上昇していく。この時、ＶC1はまだ投入されて
おらず、０Ｖである。また、この時、第８のＰＭＯＳト
ランジスタＰ８のドレイン（ノードＯ１）は０Ｖであ
る。

【００４４】次に、上記ＶC2のレベルがＰＭＯＳトラン
ジスタの閾値電圧の絶対値よりも高くなった時刻ｔ5
で、第５のＰＭＯＳトランジスタＰ５および第６のＰＭ
ＯＳトランジスタＰ６がオンし、第６のＰＭＯＳトラン
ジスタＰ６のドレイン（ノードＯ２）はＶC2のレベルの
上昇に応じて上昇していく。この時、上記ノードＯ２に
ゲートが接続されている第１のＰＭＯＳトランジスタＰ
１はオフのままである。また、上記時刻ｔ5 では、上記
ＶC2のレベルがゲートに印加される第５のＮＭＯＳトラ
ンジスタＮ５がオンし、前記ノードＯ１は０Ｖに維持さ
れる。

【００４５】これに対して、前記時刻ｔ5 において、前
記したように０ＶになっているノードＯ１にゲートが接
続されている第３のＰＭＯＳトランジスタＰ３および第
４のＰＭＯＳトランジスタＰ４がオンする。

【００４６】これにより、電圧出力ノード１０は、上記
オン状態になった第３のＰＭＯＳトランジスタＰ３およ
び第４のＰＭＯＳトランジスタＰ４を通して接続されて
いる第２のノード１２のＶC2のレベルの上昇に応じてＶ
C2まで上昇していく。

【００４７】次に、時刻ｔ6 でＶC1が投入され、ＶC1の
レベルが上昇していく。しかし、上記ＶC1のレベルが上
昇しても、前記したようにＶC2のレベルの上昇に応じて
上昇している前記ノードＯ２にゲートが接続されている
第７のＰＭＯＳトランジスタＰ７はオフのままであり、
前記ノードＯ１は０Ｖを維持する。

【００４８】従って、上記ノードＯ１にゲートが接続さ
れている第３のＰＭＯＳトランジスタＰ３および第４の
ＰＭＯＳトランジスタＰ４はオン状態を維持し、前記ノ
ードＯ２にゲートが接続されている第１のＰＭＯＳトラ
ンジスタＰ１はオフ状態を維持する。

【００４９】これにより、電圧出力ノード１０は、前記
したようにオン状態の第３のＰＭＯＳトランジスタＰ３
および第４のＰＭＯＳトランジスタＰ４を通して接続さ
れている第２のノード１２のＶC2を出力し続ける。

【００５０】上記したような本発明の第２の実施の形態
においては、ＩＣにＶC1およびＶC2の両方が供給されて
いる正規の動作時には、基板バイアス回路６は、電源電
圧として最適のＶC2が供給される。また、ＩＣにＶC1ま
たはＶC2のいずれか一方が供給されている時には、この
供給されている電圧が基板バイアス回路６の電源電圧と
して供給される。

【００５１】従って、ＩＣにＶC1またはＶC2のいずれか
一方が供給されることにより、基板バイアス回路６は常
に動作することにより、ＩＣの基板領域が電気的に浮遊
状態になることなく、ＣＭＯＳ型ＩＣにおけるラッチア
ップ現象などが生じるおそれはなく、ＩＣは正常に動作
する。

【００５２】図５は、本発明の第３の実施の形態に係る
電圧切り替え回路７ｂの回路構成と、電圧切り替え回路
７ｂと基板バイアス回路６との接続を示している。ここ
で、基板バイアス回路６は、最初に投入された方の電源
電圧で動作するように設計されている。すなわち、この
電圧切り替え回路７ｂは、最初に投入された方の電源電
圧を出力し続けるように構成されている。

【００５３】図５中に示す電圧切り替え回路７ｂは、図
２中に示した電圧切り替え回路７ａと比べて、ノードＯ
２からノードＯ１までの回路部分に代えて第１の電圧変
換回路５１を挿入し、さらに、ノードＯ１とＰＭＯＳト
ランジスタＰ１、Ｐ２のゲートとの間に第２の電圧変換
回路５２を挿入している点が異なり、その他は同じであ
るので図２中と同一符号を付している。

【００５４】上記第１の電圧変換回路５１は、ＶC2系の
入力電圧をＶC1系の出力電圧に変換して前記ＰＭＯＳト
ランジスタＰ３、Ｐ４のゲートに供給するためのもので
あり、通常の構成を採用することができる。即ち、上記
第１の電圧変換回路５１は、入力ノードＯ２に一端が接
続され、ゲートにＶC1が与えられるＮＭＯＳトランジス
タＮ１１と、上記入力ノードＯ２に一端が接続され、ゲ
ートにＶC2が与えられるＮＭＯＳトランジスタＮ１２
と、上記ＮＭＯＳトランジスタＮ１１およびＮ１２の各
他端にドレインが接続され、ソースにＶC1が与えられ、
ゲートが前記ノードＯ１に接続されたＰＭＯＳトランジ
スタＰ１１と、上記ＰＭＯＳトランジスタＰ１１のドレ
インにゲートが接続され、ソースにＶC1が与えられるＰ
ＭＯＳトランジスタＰ１２と、上記ＰＭＯＳトランジス
タＰ１２とゲート同士が接続され、ドレインが上記ＰＭ
ＯＳトランジスタＰ１２のドレインとともに前記ノード
Ｏ１に接続され、ソースに基準電位ＶSSが与えられるＮ
ＭＯＳトランジスタＮ１３とからなる。

【００５５】前記第２の電圧変換回路５２は、ＶC1系の
入力電圧をＶC2系の出力電圧に変換して前記ＰＭＯＳト
ランジスタＰ１、Ｐ２のゲートに供給するためのもので
あり、通常の構成を採用することができる。即ち、上記
第２の電圧変換回路５２は、入力ノードＯ１に一端が接
続され、ゲートにＶC1が与えられるＮＭＯＳトランジス
タＮ１５と、上記入力ノードＯ１に一端が接続され、ゲ
ートにＶC2が与えられるＮＭＯＳトランジスタＮ１６
と、上記ＮＭＯＳトランジスタＮ１５およびＮ１６の各
他端にドレインが接続され、ソースにＶC2が与えられ、
ゲートが前記ＰＭＯＳトランジスタＰ１、Ｐ２のゲート
に接続されたＰＭＯＳトランジスタＰ１３と、上記ＰＭ
ＯＳトランジスタＰ１３のドレインにゲートが接続さ
れ、ソースにＶC2が与えられるＰＭＯＳトランジスタＰ
１４と、上記ＰＭＯＳトランジスタＰ１４とゲート同士
が接続され、ドレインが上記ＰＭＯＳトランジスタＰ１
４のドレインとともに前記ＰＭＯＳトランジスタＰ１、
Ｐ２のゲートにに接続され、ソースに基準電位ＶSSが与
えられるＮＭＯＳトランジスタＮ１７とからなる。

【００５６】なお、上記した各実施の形態は、基板バイ
アス回路６の電源切り替えに本発明を適用した例を示し
たが、これに限らず、他の内部回路（例えばメモリＩＣ
におけるアドレスバッファ回路）の電源切り替えにも本
発明を適用することができることはいうまでもない。

【００５７】

【発明の効果】上述したように本発明によれば、外部か
ら２種類の電源電圧が供給されるＩＣにおいて、２つの
電源の電源の投入順序にかかわらずに正常に動作させる
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路を示すブロック図。

【図２】本発明の第２の実施の形態に係る半導体集積回
路を示す回路図。

【図３】図２中の電圧切り替え回路の一動作例を示すタ
イミング波形図。

【図４】図２中の電圧切り替え回路の他の動作例を示す
タイミング波形図。

【図５】本発明の第３の実施の形態に係る半導体集積回
路を示す回路図。

【図６】従来の半導体集積回路を示すブロック図。

【符号の説明】

１…信号入力端子、２…入力回路、３…内部回路、４…
出力回路、５…信号出力端子、６…基板電圧発生回路
（基板バイアス回路）、７、７ａ…電圧切り替え回路、
１０…、電圧出力ノード、１１…第１のノード、１２…
第２のノード、Ｎ１〜Ｎ５…ＮＭＯＳトランジスタ、Ｐ
１〜Ｐ８…ＰＭＯＳトランジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧が供給される第１の回路
   と、 第２の電源電圧が供給される第２の回路と、 前記第１の電源電圧および第２の電源電圧のうちで第１
   番目に供給された電源電圧に応答して第１の内部電源電
   圧を出力し、第２番目に供給された電源電圧が前記第１
   番目に供給された電源電圧よりも高い場合には前記第２
   番目に供給された電源電圧に応答して第２の内部電源電
   圧を出力し、前記第２番目に供給された電源電圧が前記
   第１番目に供給された電源電圧よりも低い場合には前記
   第１の内部電源電圧の出力状態を維持する電圧切り替え
   回路と、 前記電圧切り替え回路から出力する内部電源電圧が供給
   される第３の回路とを具備することを特徴とする半導体
   集積回路。
2. 【請求項２】 第１の電源電圧が供給される第１の回路
   と、 第２の電源電圧が供給される第２の回路と、 前記第１の電源電圧および第２の電源電圧のうちで第１
   番目に供給された電源電圧に応答して第１の内部電源電
   圧を出力し、第２番目に供給された電源電圧に応答して
   第２の内部電源電圧を出力する電圧切り替え回路と、 前記電圧切り替え回路から出力する内部電源電圧が供給
   される第３の回路とを具備することを特徴とする半導体
   集積回路。
3. 【請求項３】 第１の電源電圧が供給される第１の回路
   と、 第２の電源電圧が供給される第２の回路と、 前記第１の電源電圧および第２の電源電圧の両方が供給
   された時には第１の電源電圧に応答して第１の内部電源
   電圧を出力し、前記第１の電源電圧および第２の電源電
   圧のうちで前記第１の電源電圧が最初に供給された場合
   には前記第１の電源電圧に応答して第１の内部電源電圧
   を出力し、この後に前記第２の電源電圧が供給された場
   合には前記第１の内部電源電圧の出力状態を維持し、前
   記第１の電源電圧および第２の電源電圧のうちで前記第
   ２の電源電圧が最初に供給された場合には前記第２の電
   源電圧に応答して第２の内部電源電圧を出力し、この後
   に前記第１の電源電圧が供給された場合には前記第１の
   内部電源電圧を出力する電圧切り替え回路と、 前記電圧切り替え回路から出力する内部電源電圧が供給
   される第３の回路とを具備することを特徴とする半導体
   集積回路。
4. 【請求項４】 第１の電源電圧が供給される第１の回路
   と、 第２の電源電圧が供給される第２の回路と、 前記第１の電源電圧が印加される第１のノードにゲート
   ・ドレインが接続され、ソースが電圧出力ノードに接続
   された第１のＮＭＯＳトランジスタと、 第２の電源電圧が印加される第２のノードにゲート・ド
   レインが接続され、ソースが前記電圧出力ノードに接続
   された第２のＮＭＯＳトランジスタと、 前記電圧出力ノードから出力する電源電圧が供給される
   第３の回路とを具備することを特徴とする半導体集積回
   路。
5. 【請求項５】 第１の電源電圧が供給される第１の回路
   と、 第２の電源電圧が供給される第２の回路と、 前記第１の電源電圧が印加される第１のノードにソース
   ・基板領域が接続された第１のＰＭＯＳトランジスタ
   と、 前記第１のＰＭＯＳトランジスタのドレインにソースが
   接続され、ドレイン・基板領域が電圧出力ノードに接続
   され、ゲートが前記第１のＰＭＯＳトランジスタのゲー
   トに接続された第２のＰＭＯＳトランジスタと、 第２の電源電圧ＶC2が印加される第２のノードにソース
   ・基板領域が接続された第３のＰＭＯＳトランジスタ
   と、 前記第３のＰＭＯＳトランジスタのドレインにソースが
   接続され、ドレイン・基板領域が前記電圧出力ノードに
   接続され、ゲートが前記第３のＰＭＯＳトランジスタの
   ゲートに接続された第４のＰＭＯＳトランジスタと、 前記第２のノードにソース・基板領域が接続された第５
   のＰＭＯＳトランジスタと、前記第５のＰＭＯＳトラン
   ジスタのドレインにソースが接続され、ドレイン・基板
   領域が前記第３のＰＭＯＳトランジスタおよび第４のＰ
   ＭＯＳトランジスタのゲート相互接続点に接続された第
   ６のＰＭＯＳトランジスタと、 前記第６のＰＭＯＳトランジスタのドレインにドレイン
   が接続され、ソース・基板領域が基準電位に接続された
   第１のＮＭＯＳトランジスタと、 前記第１のノードにソース・基板領域が接続された第７
   のＰＭＯＳトランジスタと、 前記第７のＰＭＯＳトランジスタのドレインにソースが
   接続され、ドレイン・基板領域が前記第５のＰＭＯＳト
   ランジスタ、第６のＰＭＯＳトランジスタおよび第１の
   ＮＭＯＳトランジスタのゲート相互接続点に接続される
   とともに前記第３のＰＭＯＳトランジスタおよび第４の
   ＰＭＯＳトランジスタのゲート相互接続点に接続された
   第８のＰＭＯＳトランジスタと、 前記第８のＰＭＯＳトランジスタのドレインにドレイン
   が接続され、ソース・基板領域が基準電位に接続され、
   ゲートが前記第７のＰＭＯＳトランジスタのゲートおよ
   び第８のＰＭＯＳトランジスタのゲートに共通に接続さ
   れるとともに前記第１のＰＭＯＳトランジスタおよび第
   ２のＰＭＯＳトランジスタのゲート相互接続点に接続さ
   れた第２のＮＭＯＳトランジスタと、 前記第２のＮＭＯＳトランジスタのドレインにドレイン
   が接続され、ソース・基板領域が基準電位に接続され、
   ゲートが前記第２のノードに接続された第３のＮＭＯＳ
   トランジスタと、 前記電圧出力ノードから出力する電源電圧が供給される
   第３の回路とを具備することを特徴とする半導体集積回
   路。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   半導体集積回路において、前記第３の回路は、半導体集
   積回路の基板電位を供給するための基板電圧発生回路で
   あることを特徴とする半導体集積回路。