JPH0983345A - 低消費電力論理回路 - Google Patents
低消費電力論理回路Info
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- JPH0983345A JPH0983345A JP7266089A JP26608995A JPH0983345A JP H0983345 A JPH0983345 A JP H0983345A JP 7266089 A JP7266089 A JP 7266089A JP 26608995 A JP26608995 A JP 26608995A JP H0983345 A JPH0983345 A JP H0983345A
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- 238000010586 diagram Methods 0.000 description 7
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- 238000013461 design Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】
【目的】 パストランジスタ論理の後段のインバータに
流れる貫通電流を抑制することで，多段接続のパストラ
ンジスタ論理を利用可能とし，低消費電力の論理回路を
得る。 【構成】 パストランジスタ論理１の出力にクロック付
きインバータ２，さらにその出力にデータ保持回路３を
接続する。そしてクロック付きインバータ２へのクロッ
ク入力がデータ保持回路３に対する書き込み制御信号を
兼ねる。
流れる貫通電流を抑制することで，多段接続のパストラ
ンジスタ論理を利用可能とし，低消費電力の論理回路を
得る。 【構成】 パストランジスタ論理１の出力にクロック付
きインバータ２，さらにその出力にデータ保持回路３を
接続する。そしてクロック付きインバータ２へのクロッ
ク入力がデータ保持回路３に対する書き込み制御信号を
兼ねる。
Description
【０００１】
【発明の属する技術分野】この発明は，ＬＳＩを設計す
るための回路技術に属し，その中でも消費電力の少ない
ＬＳＩを実現するためにＬＳＩチップ上の回路要素とし
て用いる低消費電力論理回路に関するものである。
るための回路技術に属し，その中でも消費電力の少ない
ＬＳＩを実現するためにＬＳＩチップ上の回路要素とし
て用いる低消費電力論理回路に関するものである。
【０００２】
【従来の技術】論理回路の一種であるパストランジスタ
論理は，ＭＯＳトランジスタを入力信号の選択スイッチ
として用いることにより論理を構成するもので，もっと
も普及しているＣＭＯＳ論理に比べて少数のトランジス
タで同機能の論理を実現でき，高速動作が可能な割に消
費電力の少ない論理回路として知られている。その特徴
や回路例については，「低電力ＬＳＩの技術白書（日経
マイクロデバイス編，日経ＢＰ社）」の９８から１０４
ページに多数の記述がある。
論理は，ＭＯＳトランジスタを入力信号の選択スイッチ
として用いることにより論理を構成するもので，もっと
も普及しているＣＭＯＳ論理に比べて少数のトランジス
タで同機能の論理を実現でき，高速動作が可能な割に消
費電力の少ない論理回路として知られている。その特徴
や回路例については，「低電力ＬＳＩの技術白書（日経
マイクロデバイス編，日経ＢＰ社）」の９８から１０４
ページに多数の記述がある。
【０００３】従来，パストランジスタ論理を用いた論理
回路は，図６に示すように段数の少ないパストランジス
タ論理１０１のあとに，ＣＭＯＳインバータ１０２を接
続したものを一組とし，これと同様の組をいく段も接続
して所望の論理を実現し，得られた論理信号を次段のレ
ジスタ１０３に書きむ構成をとっていた。ここでレジス
タ１０３は，書き込みクロックに有効な入力があるとき
書き込みを行う。
回路は，図６に示すように段数の少ないパストランジス
タ論理１０１のあとに，ＣＭＯＳインバータ１０２を接
続したものを一組とし，これと同様の組をいく段も接続
して所望の論理を実現し，得られた論理信号を次段のレ
ジスタ１０３に書きむ構成をとっていた。ここでレジス
タ１０３は，書き込みクロックに有効な入力があるとき
書き込みを行う。
【０００４】図６の回路構成をさらに詳細に記述した例
が図７である。図７は４ビット全加算器の最上位桁上げ
回路を例として回路記述してある。図７の回路例では，
段数の少ないパストランジスタ論理１０１として，ＮＭ
ＯＳパストランジスタを２段だけ接続した回路を使用し
ている。接続段数の数え方としては，例えばＮＭＯＳパ
ストランジスタ１１１，１１２で２段と数える。この接
続段数が少ないほど，接続終段のパストランジスタから
出力される信号電圧変化は急峻となり，また接続段数が
多いほど出力される信号電圧変化は緩やかになる。ＣＭ
ＯＳインバータ１０２は，段数の少ないパストランジス
タ論理１０１から出力された信号電圧変化をより急峻に
する働きを持つ。したがって，パストランジスタの接続
段数を２段ないし３段といった少ない段数に抑え，その
後に必ずＣＭＯＳインバータを配置する図６および図７
のような従来例においては，回路中の信号電圧変化を常
に急峻に保つことができ高速動作に適した回路構成とい
える。
が図７である。図７は４ビット全加算器の最上位桁上げ
回路を例として回路記述してある。図７の回路例では，
段数の少ないパストランジスタ論理１０１として，ＮＭ
ＯＳパストランジスタを２段だけ接続した回路を使用し
ている。接続段数の数え方としては，例えばＮＭＯＳパ
ストランジスタ１１１，１１２で２段と数える。この接
続段数が少ないほど，接続終段のパストランジスタから
出力される信号電圧変化は急峻となり，また接続段数が
多いほど出力される信号電圧変化は緩やかになる。ＣＭ
ＯＳインバータ１０２は，段数の少ないパストランジス
タ論理１０１から出力された信号電圧変化をより急峻に
する働きを持つ。したがって，パストランジスタの接続
段数を２段ないし３段といった少ない段数に抑え，その
後に必ずＣＭＯＳインバータを配置する図６および図７
のような従来例においては，回路中の信号電圧変化を常
に急峻に保つことができ高速動作に適した回路構成とい
える。
【０００５】
【発明が解決しようとする課題】ところが図６および図
７のような従来の回路を低消費電力論理回路として用い
る場合には以下のような問題がある。
７のような従来の回路を低消費電力論理回路として用い
る場合には以下のような問題がある。
【０００６】電源電圧および動作周波数を同一条件にし
た場合，図６および図７の回路の消費電力は，主に回路
中の総トランジスタ数とＣＭＯＳインバータの総数によ
って左右される。前者は，トランジスタの持つ寄生コン
デンサの充放電が電力消費の原因となっており，トラン
ジスタ総数が増加するほど消費電力も増加傾向を示す。
後者については，例えばＣＭＯＳインバータ１０２が動
作するとき，信号電圧が変化する過程において，ＰＭＯ
Ｓトランジスタ１２１とＮＭＯＳトランジスタ１２２を
貫通して＋ＶＤＤからＧＮＤに流れる貫通電流が電力消
費の原因になっており，ＣＭＯＳインバータの個数が増
加するほど消費電力も増大する。これらのことから高速
動作よりも電力消費削減を重視する場合には，図６およ
び図７の回路中から，レジスタ１０３の直前のＣＭＯＳ
インバータ１０９だけを残して他の３個のＣＭＯＳイン
バータ１０２，１０５，１０７を取り除くことで，トラ
ンジスタ数削減とＣＭＯＳインバータ個数削減の両方が
達成され，大幅な電力消費削減が実現可能なように見え
る。ただし１つだけ残したＣＭＯＳインバータ１０９
は，レジスタ１０３の動作を保証するために必要なもの
である。
た場合，図６および図７の回路の消費電力は，主に回路
中の総トランジスタ数とＣＭＯＳインバータの総数によ
って左右される。前者は，トランジスタの持つ寄生コン
デンサの充放電が電力消費の原因となっており，トラン
ジスタ総数が増加するほど消費電力も増加傾向を示す。
後者については，例えばＣＭＯＳインバータ１０２が動
作するとき，信号電圧が変化する過程において，ＰＭＯ
Ｓトランジスタ１２１とＮＭＯＳトランジスタ１２２を
貫通して＋ＶＤＤからＧＮＤに流れる貫通電流が電力消
費の原因になっており，ＣＭＯＳインバータの個数が増
加するほど消費電力も増大する。これらのことから高速
動作よりも電力消費削減を重視する場合には，図６およ
び図７の回路中から，レジスタ１０３の直前のＣＭＯＳ
インバータ１０９だけを残して他の３個のＣＭＯＳイン
バータ１０２，１０５，１０７を取り除くことで，トラ
ンジスタ数削減とＣＭＯＳインバータ個数削減の両方が
達成され，大幅な電力消費削減が実現可能なように見え
る。ただし１つだけ残したＣＭＯＳインバータ１０９
は，レジスタ１０３の動作を保証するために必要なもの
である。
【０００７】ところが上記方法には考え漏れがありかえ
って電力消費を増大させる結果になる。それはＣＭＯＳ
インバータの特性に起因している。ＣＭＯＳインバータ
は，前述のとおり入力の信号電圧変化をより急峻なもの
に変えて出力する。ところがこのとき，入力の信号電圧
変化が緩やかになればなるほど，前述の貫通電流の大き
さが急激に増加するという性質を合わせ持っている。よ
り詳細に説明するならば，ＣＭＯＳインバータを流れる
貫通電流は，インバータへの入力信号電圧が十分高くも
なく十分低くもない中間値をとるときにだけ流れるもの
である。厳密には，例えばＣＭＯＳインバータ１０２に
ついて見るならば，その入力信号電圧がＰＭＯＳトラン
ジスタ１２１の閾値電圧より低く，ＮＭＯＳトランジス
タ１２２の閾値電圧よりも高いときにだけ貫通電流が流
れる。したがって，入力信号電圧の上昇あるいは下降が
緩やかであればあるほど，入力信号電圧の値が上述の中
間値をとる時間が急激に長くなるために，貫通電流の流
れる時間がそれに比例して増大し，電力消費の増加につ
ながるのである。
って電力消費を増大させる結果になる。それはＣＭＯＳ
インバータの特性に起因している。ＣＭＯＳインバータ
は，前述のとおり入力の信号電圧変化をより急峻なもの
に変えて出力する。ところがこのとき，入力の信号電圧
変化が緩やかになればなるほど，前述の貫通電流の大き
さが急激に増加するという性質を合わせ持っている。よ
り詳細に説明するならば，ＣＭＯＳインバータを流れる
貫通電流は，インバータへの入力信号電圧が十分高くも
なく十分低くもない中間値をとるときにだけ流れるもの
である。厳密には，例えばＣＭＯＳインバータ１０２に
ついて見るならば，その入力信号電圧がＰＭＯＳトラン
ジスタ１２１の閾値電圧より低く，ＮＭＯＳトランジス
タ１２２の閾値電圧よりも高いときにだけ貫通電流が流
れる。したがって，入力信号電圧の上昇あるいは下降が
緩やかであればあるほど，入力信号電圧の値が上述の中
間値をとる時間が急激に長くなるために，貫通電流の流
れる時間がそれに比例して増大し，電力消費の増加につ
ながるのである。
【０００８】さて，前記方法によりＣＭＯＳインバータ
３個を削減すると，段数の少ないパストランジスタ論理
１０１，１０４，１０６，１０８は互いに直接接続さ
れ，これによりＮＭＯＳパストランジスタの接続段数は
２段から８段に増える。この結果，接続終段のパストラ
ンジスタから出力される信号電圧変化はたいへん緩やか
なものになる。これがＣＭＯＳインバータ１０９の入力
信号となるため，ＣＭＯＳインバータ１０９の貫通電流
を大幅に増大させる。そしてＣＭＯＳインバータ３個の
削減によって得られた電力削減効果よりもさらに大きな
電力消費増大を招くという問題を生じるのである。
３個を削減すると，段数の少ないパストランジスタ論理
１０１，１０４，１０６，１０８は互いに直接接続さ
れ，これによりＮＭＯＳパストランジスタの接続段数は
２段から８段に増える。この結果，接続終段のパストラ
ンジスタから出力される信号電圧変化はたいへん緩やか
なものになる。これがＣＭＯＳインバータ１０９の入力
信号となるため，ＣＭＯＳインバータ１０９の貫通電流
を大幅に増大させる。そしてＣＭＯＳインバータ３個の
削減によって得られた電力削減効果よりもさらに大きな
電力消費増大を招くという問題を生じるのである。
【０００９】したがって，上記問題を解決しより低消費
電力の論理回路を実現するためには，ＣＭＯＳインバー
タ入力の信号電圧変化が緩やかな場合においても，同Ｃ
ＭＯＳインバータに大きな貫通電流が流れることのない
回路構成を実現すればよいことになる。本発明は，これ
を実現するためになされたものである。
電力の論理回路を実現するためには，ＣＭＯＳインバー
タ入力の信号電圧変化が緩やかな場合においても，同Ｃ
ＭＯＳインバータに大きな貫通電流が流れることのない
回路構成を実現すればよいことになる。本発明は，これ
を実現するためになされたものである。
【００１０】
【課題を解決するための手段】「請求項１」に対応する
手段を述べる。パストランジスタ論理１の出力にクロッ
ク付きインバータ２を接続する。さらにクロック付きイ
ンバータ２の出力にデータ保持回路３を接続する。この
接続により，クロック付きインバータ２のクロック入力
がデータ保持回路３に対する書き込み制御信号を兼ね
る。
手段を述べる。パストランジスタ論理１の出力にクロッ
ク付きインバータ２を接続する。さらにクロック付きイ
ンバータ２の出力にデータ保持回路３を接続する。この
接続により，クロック付きインバータ２のクロック入力
がデータ保持回路３に対する書き込み制御信号を兼ね
る。
【００１１】本手段により，いかに前記問題を解決する
かについて説明する。クロック付きインバータ２は，ク
ロック入力が入った時だけインバータとして動作し，そ
れ以外は動作停止状態であって，そのとき出力は接続が
切れた状態と等価である。パストランジスタ論理１の入
力が変化すると，少し遅れてその出力信号電圧は緩やか
に変化を始め，電圧の中間値を経て，やがて電圧値の十
分高い状態か十分低い状態のいずれかに落ち着く。この
後にクロック付きインバータ２にクロック入力信号を与
えることにより，同クロック付きインバータ２は普通の
インバータとして動作し，パストランジスタ論理１の出
力信号を反転したものを出力する。それによりデータ保
持回路３の保持していた信号値が書き変わる。この場
合，クロック付きインバータ２が動作を始めるのは，パ
ストランジスタ論理１の出力信号電圧が十分高い値か十
分低い値に落ち着いた後であるため，クロック付きイン
バータ２には貫通電流が一切流れることはなく，これに
より貫通電流に基づく電力消費をなくすることができ，
前記問題を解決した低消費電力論理回路が実現される。
かについて説明する。クロック付きインバータ２は，ク
ロック入力が入った時だけインバータとして動作し，そ
れ以外は動作停止状態であって，そのとき出力は接続が
切れた状態と等価である。パストランジスタ論理１の入
力が変化すると，少し遅れてその出力信号電圧は緩やか
に変化を始め，電圧の中間値を経て，やがて電圧値の十
分高い状態か十分低い状態のいずれかに落ち着く。この
後にクロック付きインバータ２にクロック入力信号を与
えることにより，同クロック付きインバータ２は普通の
インバータとして動作し，パストランジスタ論理１の出
力信号を反転したものを出力する。それによりデータ保
持回路３の保持していた信号値が書き変わる。この場
合，クロック付きインバータ２が動作を始めるのは，パ
ストランジスタ論理１の出力信号電圧が十分高い値か十
分低い値に落ち着いた後であるため，クロック付きイン
バータ２には貫通電流が一切流れることはなく，これに
より貫通電流に基づく電力消費をなくすることができ，
前記問題を解決した低消費電力論理回路が実現される。
【００１２】次に「請求項２」に対応する手段を述べ
る。「請求項１」に対応する手段に加えて，クロック付
きインバータ２の第２の出力から入力へ反転信号を供給
する正帰還回路４を追加接続し，正帰還回路４はクロッ
ク付きインバータ２にクロック入力が入ったときのみ動
作する回路とする。
る。「請求項１」に対応する手段に加えて，クロック付
きインバータ２の第２の出力から入力へ反転信号を供給
する正帰還回路４を追加接続し，正帰還回路４はクロッ
ク付きインバータ２にクロック入力が入ったときのみ動
作する回路とする。
【００１３】「請求項２」に対応する手段により，いか
に前記問題を解決するかについて説明する。クロック付
きインバータ２の動作は，前述のとおりである。パスト
ランジスタ論理１の入力が変化すると，少し遅れてその
出力信号電圧は緩やかに変化を始め，電圧の中間値を経
て，やがて電圧値の十分高い状態か十分低い状態のいず
れかに落ち着こうとする。ここでパストランジスタ論理
１の出力信号電圧が，まだ最終的状態に落ち着く前の中
間値にあるあいだに，クロック付きインバータ２にクロ
ック入力信号を与える。ただし中間値といつても，ある
閾値を越えて最終的な出力信号電圧の値に近づいている
ことが必要である。クロック入力信号を与えることによ
り，クロック付きインバータ２は普通のインバータとし
て動作し，中間値の入力信号を閾値と比較して高電圧か
低電圧か判別しつつ，反転増幅し出力する。それにより
データ保持回路３の保持していた信号値を書き変える。
この場合，クロック付きインバータ２が動作を始めるの
は，パストランジスタ論理１の出力信号電圧がまだ中間
値にあるあいだのため，クロック付きインバータ２には
貫通電流が流れる。しかしながら，クロック付きインバ
ータ２の動作開始と同時に，正帰還回路４も動作を始め
る。正帰還回路４は，パストランジスタ論理１の出力信
号電圧が緩やかに変化している変化の速度を加速する働
きがあり，これにより同出力信号電圧の値は急速に中間
値を脱して最終的な値に落ち着く。このことによりクロ
ック付きインバータ２に貫通電流が流れる時間はごく短
時間に抑えられ，したがって貫通電流に基づく電力消費
を削減することができ，前述の問題を解決した低消費電
力論理回路が実現される。
に前記問題を解決するかについて説明する。クロック付
きインバータ２の動作は，前述のとおりである。パスト
ランジスタ論理１の入力が変化すると，少し遅れてその
出力信号電圧は緩やかに変化を始め，電圧の中間値を経
て，やがて電圧値の十分高い状態か十分低い状態のいず
れかに落ち着こうとする。ここでパストランジスタ論理
１の出力信号電圧が，まだ最終的状態に落ち着く前の中
間値にあるあいだに，クロック付きインバータ２にクロ
ック入力信号を与える。ただし中間値といつても，ある
閾値を越えて最終的な出力信号電圧の値に近づいている
ことが必要である。クロック入力信号を与えることによ
り，クロック付きインバータ２は普通のインバータとし
て動作し，中間値の入力信号を閾値と比較して高電圧か
低電圧か判別しつつ，反転増幅し出力する。それにより
データ保持回路３の保持していた信号値を書き変える。
この場合，クロック付きインバータ２が動作を始めるの
は，パストランジスタ論理１の出力信号電圧がまだ中間
値にあるあいだのため，クロック付きインバータ２には
貫通電流が流れる。しかしながら，クロック付きインバ
ータ２の動作開始と同時に，正帰還回路４も動作を始め
る。正帰還回路４は，パストランジスタ論理１の出力信
号電圧が緩やかに変化している変化の速度を加速する働
きがあり，これにより同出力信号電圧の値は急速に中間
値を脱して最終的な値に落ち着く。このことによりクロ
ック付きインバータ２に貫通電流が流れる時間はごく短
時間に抑えられ，したがって貫通電流に基づく電力消費
を削減することができ，前述の問題を解決した低消費電
力論理回路が実現される。
【００１４】「請求項２」に対応する手段は，「請求項
１」に対応する手段に比べ，クロック付きインバータ２
へのクロック入力信号をより早い時期に与えることを可
能にしたものであり，クロック周期の短い比較的高速な
回路の実現に適する。
１」に対応する手段に比べ，クロック付きインバータ２
へのクロック入力信号をより早い時期に与えることを可
能にしたものであり，クロック周期の短い比較的高速な
回路の実現に適する。
【００１５】
【発明の実施の形態】以下，本発明の実施の形態につい
て説明する。
て説明する。
【００１６】「請求項１」に対応する実施の形態を図１
に示す。パストランジスタ論理１の出力にクロック付き
インバータ２を接続する。さらにクロック付きインバー
タ２の出力にデータ保持回路３を接続する。この接続に
より，クロック付きインバータ２のクロック入力がデー
タ保持回路３に対する書き込み制御信号を兼ねる。ただ
しクロック付きインバータ２は，クロック入力信号が与
えられたときのみインバータとして動作し，それ以外の
時は動作休止状態であって出力は無接続状態となるもの
である。
に示す。パストランジスタ論理１の出力にクロック付き
インバータ２を接続する。さらにクロック付きインバー
タ２の出力にデータ保持回路３を接続する。この接続に
より，クロック付きインバータ２のクロック入力がデー
タ保持回路３に対する書き込み制御信号を兼ねる。ただ
しクロック付きインバータ２は，クロック入力信号が与
えられたときのみインバータとして動作し，それ以外の
時は動作休止状態であって出力は無接続状態となるもの
である。
【００１７】次に「請求項２」に対応する実施の形態を
図２に示す。図１に示した実施の形態に加えて，クロッ
ク付きインバータ２の第２の出力から入力へ反転信号を
供給する正帰還回路４を追加接続し，正帰還回路４はク
ロック付きインバータ２にクロック入力が入ったときの
み動作する回路とする。
図２に示す。図１に示した実施の形態に加えて，クロッ
ク付きインバータ２の第２の出力から入力へ反転信号を
供給する正帰還回路４を追加接続し，正帰還回路４はク
ロック付きインバータ２にクロック入力が入ったときの
み動作する回路とする。
【００１８】
【実施例】以下，本発明の実施例について詳細に説明す
る。
る。
【００１９】図３は本発明の第１の実施例であり，「請
求項２」に対応する実施の形態（図２）を具体化したも
のである。なお，「請求項１」に対応する実施例は，図
３の中から，正帰還回路のＰＭＯＳトランジスタ４１と
ＮＭＯＳトランジスタ４２を削除することによって得ら
れる。以下，図３の各部分について順に説明する。
求項２」に対応する実施の形態（図２）を具体化したも
のである。なお，「請求項１」に対応する実施例は，図
３の中から，正帰還回路のＰＭＯＳトランジスタ４１と
ＮＭＯＳトランジスタ４２を削除することによって得ら
れる。以下，図３の各部分について順に説明する。
【００２０】まずパストランジスタ論理１の回路例を図
４に示す。図４は，４ビット全加算器の最上位桁上げ回
路であり，ＮＭＯＳパストランジスタのみを用いて実現
した例である。パストランジスタの接続段数はもっとも
多い部分において８段である。本発明では，パストラン
ジスタ論理１に含まれるパストランジスタの接続段数が
ある程度大きくなること，それによってパストランジス
タ論理１の出力信号電圧の変化，すなわち電圧波形の立
ち上がりまたは立ち下がりがたいへん緩やかになること
を想定している。
４に示す。図４は，４ビット全加算器の最上位桁上げ回
路であり，ＮＭＯＳパストランジスタのみを用いて実現
した例である。パストランジスタの接続段数はもっとも
多い部分において８段である。本発明では，パストラン
ジスタ論理１に含まれるパストランジスタの接続段数が
ある程度大きくなること，それによってパストランジス
タ論理１の出力信号電圧の変化，すなわち電圧波形の立
ち上がりまたは立ち下がりがたいへん緩やかになること
を想定している。
【００２１】次にクロック付きインバータ２の回路例に
ついて図３を用いて説明する。インバータの機能を実現
するのがＰＭＯＳトランジスタ２１およびＮＭＯＳトラ
ンジスタ２４であり，それらに直列接続されたＰＭＯＳ
トランジスタ２２とＮＭＯＳトランジスタ２３はクロッ
ク入力が入った時に閉じるスイッチとして働く。なおＰ
ＭＯＳトランジスタ２２には反転クロック入力を，ＮＭ
ＯＳトランジスタ２３には非反転クロック入力を与え
る。クロック入力が入らないとき，これら２個のトラン
ジスタはスイッチが開いた状態であり，次段のデータ保
持回路への接続は絶たれている。またこのときは，イン
バータを構成するＰＭＯＳトランジスタ２１とＮＭＯＳ
トランジスタ２４への入力信号電圧の値がいかなるもの
であっても，貫通電流は一切流れない。次にクロック入
力信号が入った場合は，ＰＭＯＳトランジスタ２１およ
びＮＭＯＳトランジスタ２４はごく普通のインバータと
して働き，入力信号を反転して出力する。この出力信号
の値は，次段のデータ保持回路に保持されていた信号値
と置き換わり，データ保持回路への書き込みを行ったこ
とになる。
ついて図３を用いて説明する。インバータの機能を実現
するのがＰＭＯＳトランジスタ２１およびＮＭＯＳトラ
ンジスタ２４であり，それらに直列接続されたＰＭＯＳ
トランジスタ２２とＮＭＯＳトランジスタ２３はクロッ
ク入力が入った時に閉じるスイッチとして働く。なおＰ
ＭＯＳトランジスタ２２には反転クロック入力を，ＮＭ
ＯＳトランジスタ２３には非反転クロック入力を与え
る。クロック入力が入らないとき，これら２個のトラン
ジスタはスイッチが開いた状態であり，次段のデータ保
持回路への接続は絶たれている。またこのときは，イン
バータを構成するＰＭＯＳトランジスタ２１とＮＭＯＳ
トランジスタ２４への入力信号電圧の値がいかなるもの
であっても，貫通電流は一切流れない。次にクロック入
力信号が入った場合は，ＰＭＯＳトランジスタ２１およ
びＮＭＯＳトランジスタ２４はごく普通のインバータと
して働き，入力信号を反転して出力する。この出力信号
の値は，次段のデータ保持回路に保持されていた信号値
と置き換わり，データ保持回路への書き込みを行ったこ
とになる。
【００２２】データ保持回路３は，ＣＭＯＳインバータ
３１，３２と抵抗器３３により構成することができる。
なお，従来例に示したレジスタ１０３を用いずにデータ
保持回路３を用いる理由は，クロック入力がない場合に
クロック付きインバータ２の出力が無接続状態になった
とき，データ保持回路３ならば問題がないが，レジスタ
１０３ならば動作不安定になること，またレジスタ１０
３ならば別に書き込みクロックを必要とし消費電力が大
きくなるためである。
３１，３２と抵抗器３３により構成することができる。
なお，従来例に示したレジスタ１０３を用いずにデータ
保持回路３を用いる理由は，クロック入力がない場合に
クロック付きインバータ２の出力が無接続状態になった
とき，データ保持回路３ならば問題がないが，レジスタ
１０３ならば動作不安定になること，またレジスタ１０
３ならば別に書き込みクロックを必要とし消費電力が大
きくなるためである。
【００２３】次に，クロック入力信号が入りＰＭＯＳト
ランジスタ２１およびＮＭＯＳトランジスタ２４がイン
バータとして働くときの貫通電流について補足する。イ
ンバータを流れる貫通電流は，インバータへの入力信号
電圧が十分高くもなく十分低くもない中間値をとるとき
にだけ流れる。厳密には，入力信号電圧がＰＭＯＳトラ
ンジスタ２１の閾値電圧より低く，ＮＭＯＳトランジス
タ２４の閾値電圧よりも高いときにだけ貫通電流が流れ
る。したがって，入力信号電圧の上昇あるいは下降が緩
やかであればあるほど，入力信号電圧の値が上述の中間
値をとる時間が急激に長くなるために，貫通電流の流れ
る時間がそれに比例して増大する。
ランジスタ２１およびＮＭＯＳトランジスタ２４がイン
バータとして働くときの貫通電流について補足する。イ
ンバータを流れる貫通電流は，インバータへの入力信号
電圧が十分高くもなく十分低くもない中間値をとるとき
にだけ流れる。厳密には，入力信号電圧がＰＭＯＳトラ
ンジスタ２１の閾値電圧より低く，ＮＭＯＳトランジス
タ２４の閾値電圧よりも高いときにだけ貫通電流が流れ
る。したがって，入力信号電圧の上昇あるいは下降が緩
やかであればあるほど，入力信号電圧の値が上述の中間
値をとる時間が急激に長くなるために，貫通電流の流れ
る時間がそれに比例して増大する。
【００２４】次に正帰還回路４の回路例について図３を
用いて説明する。正帰還回路４は，ＰＭＯＳトランジス
タ４１およびＮＭＯＳトランジスタ４２を用いて構成す
ることができる。クロック付きインバータの中のＰＭＯ
Ｓトランジスタ２１と２２の接続点の信号をＰＭＯＳト
ランジスタ４１の入力としていること，およびＮＭＯＳ
トランジスタ２３と２４の接続点の信号をＮＭＯＳトラ
ンジスタ４２の入力としていることに特徴があり，これ
らにより，クロック付きインバータにクロック入力が入
った時だけＰＭＯＳトランジスタ４１およびＮＭＯＳト
ランジスタ４２が動作する。なおパストランジスタ論理
１がＮＭＯＳパストランジスタのみで構成されているよ
うな場合であって，その出力信号電圧波形の立ち下がり
は速く立ち上がりのみ遅いような場合においては，正帰
還回路４は，ＰＭＯＳトランジスタ４１のみを用い，Ｎ
ＭＯＳトランジスタ４２を省略して構成することもでき
る。
用いて説明する。正帰還回路４は，ＰＭＯＳトランジス
タ４１およびＮＭＯＳトランジスタ４２を用いて構成す
ることができる。クロック付きインバータの中のＰＭＯ
Ｓトランジスタ２１と２２の接続点の信号をＰＭＯＳト
ランジスタ４１の入力としていること，およびＮＭＯＳ
トランジスタ２３と２４の接続点の信号をＮＭＯＳトラ
ンジスタ４２の入力としていることに特徴があり，これ
らにより，クロック付きインバータにクロック入力が入
った時だけＰＭＯＳトランジスタ４１およびＮＭＯＳト
ランジスタ４２が動作する。なおパストランジスタ論理
１がＮＭＯＳパストランジスタのみで構成されているよ
うな場合であって，その出力信号電圧波形の立ち下がり
は速く立ち上がりのみ遅いような場合においては，正帰
還回路４は，ＰＭＯＳトランジスタ４１のみを用い，Ｎ
ＭＯＳトランジスタ４２を省略して構成することもでき
る。
【００２５】以上が第１の実施例の回路構成およびその
部分の動作に関する説明であり，次に第１の実施例の使
用方法と全体的回路動作について説明する。
部分の動作に関する説明であり，次に第１の実施例の使
用方法と全体的回路動作について説明する。
【００２６】はじめに「請求項１」に対応する回路，す
なわち図３から正帰還回路を削除したものについて，使
用方法と全体的回路動作を説明する。
なわち図３から正帰還回路を削除したものについて，使
用方法と全体的回路動作を説明する。
【００２７】パストランジスタ論理１の入力が変化する
と，ある遅れ時間経過後パストランジスタ論理１の出力
信号電圧は緩やかに上昇，または下降の変化を始め，電
圧の中間値を経て最終的に十分高い電圧，または十分低
い電圧に達する。このような状態に到達した時点をもっ
て，パストランジスタ論理１の出力が確定したという。
パストランジスタ論理１の出力が確定した後，クロック
付きインバータ２のクロック入力に信号を与える。すな
わち，ＰＭＯＳトランジスタ２２には反転クロック入力
を，ＮＭＯＳトランジスタ２３には非反転クロック入力
を与える。これによりＰＭＯＳトランジスタ２２および
ＮＭＯＳトランジスタ２３は導通状態となり，その結
果，ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ
２４はインバータとして動作を始める。同インバータ
は，パストランジスタ論理１の出力を反転増幅して，Ｐ
ＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３の
接続点に出力する。この出力が，次段のデータ保持回路
の保持する信号値を強制的に書き換える。この場合，パ
ストランジスタ論理１の出力信号電圧が十分に高い値か
低い値に落ち着いた後（すなわち確定した後）にクロッ
ク入力信号を与えているので，クロック付きインバータ
を構成するＰＭＯＳトランジスタ２１，２２およびＮＭ
ＯＳトランジスタ２３，２４を貫通する貫通電流は一切
流れない。したがって貫通電流に基づく電力消費がなく
なり，「発明が解決しようとする課題」の項で述べた問
題を解決した低消費電力論理回路が実現できる。
と，ある遅れ時間経過後パストランジスタ論理１の出力
信号電圧は緩やかに上昇，または下降の変化を始め，電
圧の中間値を経て最終的に十分高い電圧，または十分低
い電圧に達する。このような状態に到達した時点をもっ
て，パストランジスタ論理１の出力が確定したという。
パストランジスタ論理１の出力が確定した後，クロック
付きインバータ２のクロック入力に信号を与える。すな
わち，ＰＭＯＳトランジスタ２２には反転クロック入力
を，ＮＭＯＳトランジスタ２３には非反転クロック入力
を与える。これによりＰＭＯＳトランジスタ２２および
ＮＭＯＳトランジスタ２３は導通状態となり，その結
果，ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ
２４はインバータとして動作を始める。同インバータ
は，パストランジスタ論理１の出力を反転増幅して，Ｐ
ＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３の
接続点に出力する。この出力が，次段のデータ保持回路
の保持する信号値を強制的に書き換える。この場合，パ
ストランジスタ論理１の出力信号電圧が十分に高い値か
低い値に落ち着いた後（すなわち確定した後）にクロッ
ク入力信号を与えているので，クロック付きインバータ
を構成するＰＭＯＳトランジスタ２１，２２およびＮＭ
ＯＳトランジスタ２３，２４を貫通する貫通電流は一切
流れない。したがって貫通電流に基づく電力消費がなく
なり，「発明が解決しようとする課題」の項で述べた問
題を解決した低消費電力論理回路が実現できる。
【００２８】次に「請求項２」に対応する実施例，すな
わち図３そのものについて，その使用方法と全体的回路
動作を説明する。
わち図３そのものについて，その使用方法と全体的回路
動作を説明する。
【００２９】パストランジスタ論理１の入力が変化する
と，少し遅れてその出力信号電圧は緩やかに変化を始
め，電圧の中間値を経て，やがて出力が確定しようとす
る。ここでパストランジスタ論理１の出力がまだ確定す
る前の，出力信号電圧が中間値にあるあいだに，クロッ
ク付きインバータ２にクロック入力信号を与える。すな
わち，ＰＭＯＳトランジスタ２２には反転クロック入力
を，ＮＭＯＳトランジスタ２３には非反転クロック入力
を与える。ただし出力信号電圧の中間値といっても，あ
る閾値を越えて最終的な出力信号電圧の値に近づいてい
ることが必要である。この閾値はインバータの入力閾値
である。クロック入力を与えることによりＰＭＯＳトラ
ンジスタ２２およびＮＭＯＳトランジスタ２３は導通状
態となり，その結果，ＰＭＯＳトランジスタ２１とＮＭ
ＯＳトランジスタ２４はインバータとして動作を始め
る。同インバータは，中間値にあるパストランジスタ論
理１の出力信号電圧をインバータの入力閾値と比較して
高電圧か低電圧か判別しつつ，反転増幅し出力する。こ
の出力は，ＰＭＯＳトランジスタ２２とＮＭＯＳトラン
ジスタ２３の接続点に現れ，データ保持回路３の保持し
ていた信号値を書き換える。この場合，クロック付きイ
ンバータ２が動作を始めるのは，パストランジスタ論理
１の出力信号電圧がまだ中間値にあるあいだである。こ
のため，クロック付きインバータ２には，ＰＭＯＳトラ
ンジスタ２１，２２とＮＭＯＳトランジスタ２３，２４
を通して貫通電流が流れる。しかしながら，クロック付
きインバータ２の動作開始と同時に，正帰還回路４も動
作を始める。ここで正帰還回路４は，パストランジスタ
論理１の出力信号電圧が，前述のインバータの入力閾値
より高ければそれをさらに高めるように作用し，インバ
ータの入力閾値より低ければそれをさらに低めるように
作用する。ところで正帰還回路４が動作を始めるのは，
パストランジスタ論理１の出力信号電圧の値が，緩やか
に変化してインバータの入力閾値を越えた後である。し
たがって正帰還回路４は，パストランジスタ論理１の出
力信号電圧が緩やかに変化している変化の速度を加速す
る向きに働く。これにより，同出力信号電圧の値は急速
に中間値を脱して最終的な値に落ち着く。このことによ
りクロック付きインバータ２に貫通電流が流れる時間は
ごく短時間に抑えられ，したがって貫通電流に基づく電
力消費を削減することができ，前述の問題を解決した低
消費電力論理回路が実現される。
と，少し遅れてその出力信号電圧は緩やかに変化を始
め，電圧の中間値を経て，やがて出力が確定しようとす
る。ここでパストランジスタ論理１の出力がまだ確定す
る前の，出力信号電圧が中間値にあるあいだに，クロッ
ク付きインバータ２にクロック入力信号を与える。すな
わち，ＰＭＯＳトランジスタ２２には反転クロック入力
を，ＮＭＯＳトランジスタ２３には非反転クロック入力
を与える。ただし出力信号電圧の中間値といっても，あ
る閾値を越えて最終的な出力信号電圧の値に近づいてい
ることが必要である。この閾値はインバータの入力閾値
である。クロック入力を与えることによりＰＭＯＳトラ
ンジスタ２２およびＮＭＯＳトランジスタ２３は導通状
態となり，その結果，ＰＭＯＳトランジスタ２１とＮＭ
ＯＳトランジスタ２４はインバータとして動作を始め
る。同インバータは，中間値にあるパストランジスタ論
理１の出力信号電圧をインバータの入力閾値と比較して
高電圧か低電圧か判別しつつ，反転増幅し出力する。こ
の出力は，ＰＭＯＳトランジスタ２２とＮＭＯＳトラン
ジスタ２３の接続点に現れ，データ保持回路３の保持し
ていた信号値を書き換える。この場合，クロック付きイ
ンバータ２が動作を始めるのは，パストランジスタ論理
１の出力信号電圧がまだ中間値にあるあいだである。こ
のため，クロック付きインバータ２には，ＰＭＯＳトラ
ンジスタ２１，２２とＮＭＯＳトランジスタ２３，２４
を通して貫通電流が流れる。しかしながら，クロック付
きインバータ２の動作開始と同時に，正帰還回路４も動
作を始める。ここで正帰還回路４は，パストランジスタ
論理１の出力信号電圧が，前述のインバータの入力閾値
より高ければそれをさらに高めるように作用し，インバ
ータの入力閾値より低ければそれをさらに低めるように
作用する。ところで正帰還回路４が動作を始めるのは，
パストランジスタ論理１の出力信号電圧の値が，緩やか
に変化してインバータの入力閾値を越えた後である。し
たがって正帰還回路４は，パストランジスタ論理１の出
力信号電圧が緩やかに変化している変化の速度を加速す
る向きに働く。これにより，同出力信号電圧の値は急速
に中間値を脱して最終的な値に落ち着く。このことによ
りクロック付きインバータ２に貫通電流が流れる時間は
ごく短時間に抑えられ，したがって貫通電流に基づく電
力消費を削減することができ，前述の問題を解決した低
消費電力論理回路が実現される。
【００３０】次に本発明の第２の実施例について説明す
る。
る。
【００３１】図５は，本発明の第２の実施例である。図
５の回路構成は，図３に対して，ＰＭＯＳトランジスタ
２５とＮＭＯＳトランジスタ２６とそれらに接続するデ
ータ保持回路６，およびＰＭＯＳトランジスタ２７とＮ
ＭＯＳトランジスタ２８とそれらに接続するデータ保持
回路７を追加したものである。本回路構成は，パストラ
ンジスタ論理１で生成した論理信号の反転したものを書
き込むべき相手のレジスタが，１個ではなく複数個存在
する場合に対応できるよう，第１の実施例（図３）を拡
張したものである。図５におけるＰＭＯＳトランジスタ
２２，２５，２７の働きは，図３におけるＰＭＯＳトラ
ンジスタ２２の働きと同様であり，図５におけるＮＭＯ
Ｓトランジスタ２３，２６，２８の働きは，図３におけ
るＮＭＯＳトランジスタ２３の働きと同様である。すな
わち，例えばＰＭＯＳトランジスタ２７に反転クロック
入力を与えＮＭＯＳトランジスタ２８に非反転クロック
入力を与えるならば，両トランジスタは導通状態とな
り，これによりＰＭＯＳトランジスタ２１とＮＭＯＳト
ランジスタ２４は普通のインバータとして動作を始め
る。インバータの出力は，ＰＭＯＳトランジスタ２７と
ＮＭＯＳトランジスタ２８の接続点に現れ，同接続点に
直結しているデータ保持回路７の保持する信号値を書き
換える。以上の動作は，ＰＭＯＳトランジスタ２５とＮ
ＭＯＳトランジスタ２６の組においても，ＰＭＯＳトラ
ンジスタ２２とＮＭＯＳトランジスタ２３の組において
もまったく同様である。すなわち，３組あるクロック入
力のいずれに入力信号を与えるかによって，データ保持
回路３，６，７のいずれに書き込みを行うかが決まるこ
とを除けば，その他の部分の回路構成も回路の動作も，
図３の場合とまったく同じとなる。したがって，貫通電
流を削減するために，パストランジスタ論理１の出力信
号電圧の変化に対して，いずれのタイミングでクロック
入力を与えるべきかに関しても，第１の実施例の場合と
まったく同様に行えばよい。
５の回路構成は，図３に対して，ＰＭＯＳトランジスタ
２５とＮＭＯＳトランジスタ２６とそれらに接続するデ
ータ保持回路６，およびＰＭＯＳトランジスタ２７とＮ
ＭＯＳトランジスタ２８とそれらに接続するデータ保持
回路７を追加したものである。本回路構成は，パストラ
ンジスタ論理１で生成した論理信号の反転したものを書
き込むべき相手のレジスタが，１個ではなく複数個存在
する場合に対応できるよう，第１の実施例（図３）を拡
張したものである。図５におけるＰＭＯＳトランジスタ
２２，２５，２７の働きは，図３におけるＰＭＯＳトラ
ンジスタ２２の働きと同様であり，図５におけるＮＭＯ
Ｓトランジスタ２３，２６，２８の働きは，図３におけ
るＮＭＯＳトランジスタ２３の働きと同様である。すな
わち，例えばＰＭＯＳトランジスタ２７に反転クロック
入力を与えＮＭＯＳトランジスタ２８に非反転クロック
入力を与えるならば，両トランジスタは導通状態とな
り，これによりＰＭＯＳトランジスタ２１とＮＭＯＳト
ランジスタ２４は普通のインバータとして動作を始め
る。インバータの出力は，ＰＭＯＳトランジスタ２７と
ＮＭＯＳトランジスタ２８の接続点に現れ，同接続点に
直結しているデータ保持回路７の保持する信号値を書き
換える。以上の動作は，ＰＭＯＳトランジスタ２５とＮ
ＭＯＳトランジスタ２６の組においても，ＰＭＯＳトラ
ンジスタ２２とＮＭＯＳトランジスタ２３の組において
もまったく同様である。すなわち，３組あるクロック入
力のいずれに入力信号を与えるかによって，データ保持
回路３，６，７のいずれに書き込みを行うかが決まるこ
とを除けば，その他の部分の回路構成も回路の動作も，
図３の場合とまったく同じとなる。したがって，貫通電
流を削減するために，パストランジスタ論理１の出力信
号電圧の変化に対して，いずれのタイミングでクロック
入力を与えるべきかに関しても，第１の実施例の場合と
まったく同様に行えばよい。
【００３２】次に本発明の第３の実施例について説明す
る。第３の実施例は，図３の構成を持つ論理回路からデ
ータ保持回路３だけを除いたものを複数用意し，それら
のおのおのに含まれるクロック付きインバータ２の出力
を互いに接続し，さらに互いに接続したクロック付きイ
ンバータ２の出力をただ１個のデータ保持回路３の入力
に接続した回路構成のものである。これは，相異なる複
数の論理回路のいずれかから，ただ１個のレジスタにデ
ータ転送する必要がある場合の回路構成にあたる。使用
方法は，１個のデータ保持回路３へ複数の論理回路から
同時に書き込みを行うことがないように注意さえすれ
ば，あとは図３の論理回路とまったく同じに扱えばよ
い。
る。第３の実施例は，図３の構成を持つ論理回路からデ
ータ保持回路３だけを除いたものを複数用意し，それら
のおのおのに含まれるクロック付きインバータ２の出力
を互いに接続し，さらに互いに接続したクロック付きイ
ンバータ２の出力をただ１個のデータ保持回路３の入力
に接続した回路構成のものである。これは，相異なる複
数の論理回路のいずれかから，ただ１個のレジスタにデ
ータ転送する必要がある場合の回路構成にあたる。使用
方法は，１個のデータ保持回路３へ複数の論理回路から
同時に書き込みを行うことがないように注意さえすれ
ば，あとは図３の論理回路とまったく同じに扱えばよ
い。
【００３３】
【発明の効果】本発明によれば，パストランジスタを多
段に接続したパストランジスタ論理を低消費電力論理回
路として使用可能になる。このようなパストランジスタ
論理は，従来方法によれば，次段に接続されるＣＭＯＳ
インバータに大きな貫通電流を流すため，低消費電力用
途には使用できなかったものであるが，本発明は，前記
貫通電流を削減することによりそれを可能とした。パス
トランジスタを多段に接続したパストランジスタ論理
は，従来例に比べて，途中のＣＭＯＳインバータを削除
したことで大きな消費電力削減効果を持つ。すなわち，
従来例と対比して，ＣＭＯＳインバータに使用する分の
トランジスタ数の削減と，ＣＭＯＳインバータを流れる
貫通電流の削減の２重の効果により，大幅な消費電力の
削減が可能となる。したがって本発明の実施により，従
来に比べ電力消費を大幅に改善した低消費電力論理回路
が得られる。
段に接続したパストランジスタ論理を低消費電力論理回
路として使用可能になる。このようなパストランジスタ
論理は，従来方法によれば，次段に接続されるＣＭＯＳ
インバータに大きな貫通電流を流すため，低消費電力用
途には使用できなかったものであるが，本発明は，前記
貫通電流を削減することによりそれを可能とした。パス
トランジスタを多段に接続したパストランジスタ論理
は，従来例に比べて，途中のＣＭＯＳインバータを削除
したことで大きな消費電力削減効果を持つ。すなわち，
従来例と対比して，ＣＭＯＳインバータに使用する分の
トランジスタ数の削減と，ＣＭＯＳインバータを流れる
貫通電流の削減の２重の効果により，大幅な消費電力の
削減が可能となる。したがって本発明の実施により，従
来に比べ電力消費を大幅に改善した低消費電力論理回路
が得られる。
【００３４】また本発明によれば，クロック付きインバ
ータのクロック入力がデータ保持回路への書き込み制御
信号を兼ねるために，従来例のレジスタの代わりに簡素
なデータ保持回路を使用することができ，この部分でも
トランジスタ数削減による消費電力削減効果が得られ
る。
ータのクロック入力がデータ保持回路への書き込み制御
信号を兼ねるために，従来例のレジスタの代わりに簡素
なデータ保持回路を使用することができ，この部分でも
トランジスタ数削減による消費電力削減効果が得られ
る。
【００３５】また本発明によれば，従来例に比べて，論
理回路を構成する総トランジスタ数を削減できるため
に，ＬＳＩのチップ面積減少による生産コスト低減の効
果がある。
理回路を構成する総トランジスタ数を削減できるため
に，ＬＳＩのチップ面積減少による生産コスト低減の効
果がある。
【００３６】さらに本発明に基づく回路構成は，共通バ
スを排除したディジタルシステムの設計に適し，共通バ
スの充放電にともなう電力消費を削減したい場合に有効
である。ここで共通バスを使用する回路について簡単に
説明するならば，例えば，パストランジスタ論理１の後
段のクロック付きインバータ２の出力部分が特別な信号
線，すなわち共通バスとなっていて，ここを他系統の回
路も時分割で共通利用しており，この共通バスの後段
に，データ保持回路の代わりに書き込み制御信号線付き
のレジスタが複数個接続している形態のものである。こ
の共通バスは，共通利用されるために信号値の変化確率
が高く，従ってバスの充放電頻度が高いために消費電力
も大きい傾向がある。一方本発明では，共通バスを介す
ることなくデータ保持回路を直結しているために，バス
の充放電にともなう無駄な電力消費は起こらない。
スを排除したディジタルシステムの設計に適し，共通バ
スの充放電にともなう電力消費を削減したい場合に有効
である。ここで共通バスを使用する回路について簡単に
説明するならば，例えば，パストランジスタ論理１の後
段のクロック付きインバータ２の出力部分が特別な信号
線，すなわち共通バスとなっていて，ここを他系統の回
路も時分割で共通利用しており，この共通バスの後段
に，データ保持回路の代わりに書き込み制御信号線付き
のレジスタが複数個接続している形態のものである。こ
の共通バスは，共通利用されるために信号値の変化確率
が高く，従ってバスの充放電頻度が高いために消費電力
も大きい傾向がある。一方本発明では，共通バスを介す
ることなくデータ保持回路を直結しているために，バス
の充放電にともなう無駄な電力消費は起こらない。
【図１】低消費電力論理回路の構成図であり，本発明の
実施の形態を表す。
実施の形態を表す。
【図２】低消費電力論理回路の構成図であり，本発明の
実施の形態を表す。
実施の形態を表す。
【図３】低消費電力論理回路の回路図であり，本発明の
実施例を表す。
実施例を表す。
【図４】パストランジスタ論理の回路図であり，本発明
の実施例の一部分を成す。
の実施例の一部分を成す。
【図５】低消費電力論理回路の回路図であり，本発明の
実施例を表す。
実施例を表す。
【図６】従来技術に基づいたパストランジスタ論理を含
む論理回路の構成図である。
む論理回路の構成図である。
【図７】従来技術に基づいたパストランジスタ論理を含
む論理回路の回路図である。
む論理回路の回路図である。
１ パストランジスタ論理 ２，５ クロック付きインバータ ３，６，７ データ保持回路 ４ 正帰還回路 ２１，２２，２５，２７，４１，１２１ ＰＭＯＳトラ
ンジスタ ２３，２４，２６，２８，４２，１２２ ＮＭＯＳトラ
ンジスタ ３１，３２，１０２，１０５，１０７，１０９ ＣＭＯ
Ｓインバータ ３３ 抵抗器 １０１，１０４，１０６，１０８ 段数の少ないパスト
ランジスタ論理 １０３ レジスタ １１１，１１２ ＮＭＯＳパストランジスタ
ンジスタ ２３，２４，２６，２８，４２，１２２ ＮＭＯＳトラ
ンジスタ ３１，３２，１０２，１０５，１０７，１０９ ＣＭＯ
Ｓインバータ ３３ 抵抗器 １０１，１０４，１０６，１０８ 段数の少ないパスト
ランジスタ論理 １０３ レジスタ １１１，１１２ ＮＭＯＳパストランジスタ
Claims (2)
- 【請求項１】 ＭＯＳ型パストランジスタの相互接続
よりなるパストランジスタ論理（１）と，パストランジ
スタ論理（１）の出力に接続するクロック付きインバー
タ（２）と，クロック付きインバータ（２）の出力に接
続するデータ保持回路（３）よりなり，かつクロック付
きインバータ（２）のクロック入力がデータ保持回路
（３）に対する書き込み制御信号を兼ねる低消費電力論
理回路。 - 【請求項２】 クロック付きインバータ（２）の第２
の出力から入力へ反転信号を供給する正帰還回路（４）
を設け，かつクロック付きインバータ（２）にクロック
入力が入ったときのみ正帰還回路（４）が動作すること
を特徴とする「請求項１」記載の低消費電力論理回路。
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| JP26608995A JP3618424B2 (ja) | 1995-09-07 | 1995-09-07 | 低消費電力論理回路 |
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Applications Claiming Priority (2)
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| JP26608995A JP3618424B2 (ja) | 1995-09-07 | 1995-09-07 | 低消費電力論理回路 |
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