JPH0983354A - Ｄｐｌｌ回路 - Google Patents
Ｄｐｌｌ回路Info
- Publication number
- JPH0983354A JPH0983354A JP7230581A JP23058195A JPH0983354A JP H0983354 A JPH0983354 A JP H0983354A JP 7230581 A JP7230581 A JP 7230581A JP 23058195 A JP23058195 A JP 23058195A JP H0983354 A JPH0983354 A JP H0983354A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- clock
- counter
- change point
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 230000002401 inhibitory effect Effects 0.000 claims description 6
- 230000010363 phase shift Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 受信データのジッタあるいは受信データと受
信クロックの位相によって位相調整の不完全となるのを
防ぐ。 【解決手段】 ソースクロック（×１６ＣＬＫ）をカウ
ントして受信クロックを生成すると共に、受信データの
変化点検出時のカウント値が８〜１５又は１〜７の場合
位相遅れ又は進みを示す信号ＤＬＹ又はＦＷＤをセット
してカウンタのフルカウント数１６を１又は２減らし又
は増やして受信クロックの位相調整をするＤＰＬＬ回路
において、カウント値が８〜１０又は５〜７の場合に信
号ＤＬＹ又はＦＷＤの遅延信号ＤＬＹＬＡＴ又はＦＷＤ
ＬＡＴをセットし、信号ＤＬＹＬＡＴはＦＷＤ及びＦＷ
ＤＬＡＴを禁止し、信号ＦＷＤＬＡＴはＤＬＹ及びＤＬ
ＹＬＡＴを禁止する手段を設け、位相ずれの大きい間は
受信クロックの位相調整をプラス，マイナス交互に繰り
返すことのないようにした。
信クロックの位相によって位相調整の不完全となるのを
防ぐ。 【解決手段】 ソースクロック（×１６ＣＬＫ）をカウ
ントして受信クロックを生成すると共に、受信データの
変化点検出時のカウント値が８〜１５又は１〜７の場合
位相遅れ又は進みを示す信号ＤＬＹ又はＦＷＤをセット
してカウンタのフルカウント数１６を１又は２減らし又
は増やして受信クロックの位相調整をするＤＰＬＬ回路
において、カウント値が８〜１０又は５〜７の場合に信
号ＤＬＹ又はＦＷＤの遅延信号ＤＬＹＬＡＴ又はＦＷＤ
ＬＡＴをセットし、信号ＤＬＹＬＡＴはＦＷＤ及びＦＷ
ＤＬＡＴを禁止し、信号ＦＷＤＬＡＴはＤＬＹ及びＤＬ
ＹＬＡＴを禁止する手段を設け、位相ずれの大きい間は
受信クロックの位相調整をプラス，マイナス交互に繰り
返すことのないようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータ通
信において、位相の異なる相手より受信したデータに受
信クロックの位相を調整して同期させるデータ通信のＤ
ＰＬＬ回路に関する。
信において、位相の異なる相手より受信したデータに受
信クロックの位相を調整して同期させるデータ通信のＤ
ＰＬＬ回路に関する。
【０００２】
【従来の技術】従来データ通信のＤＰＬＬ回路は、受信
データとそのボーレートより高い周波数のソースクロッ
クを入力して受信データと同期した受信クロックを生成
する。ソースクロックには通常ボーレートの１６倍又は
３２倍の周波数を使用し、これをカウントして受信クロ
ックを生成する。位相調整は受信データの変化点毎に受
信データと受信クロックの位相を比較して、カウント値
を１ビットあるいは２ビットずつ補正することによって
行われる。
データとそのボーレートより高い周波数のソースクロッ
クを入力して受信データと同期した受信クロックを生成
する。ソースクロックには通常ボーレートの１６倍又は
３２倍の周波数を使用し、これをカウントして受信クロ
ックを生成する。位相調整は受信データの変化点毎に受
信データと受信クロックの位相を比較して、カウント値
を１ビットあるいは２ビットずつ補正することによって
行われる。
【０００３】従来ＤＰＬＬ回路は図３に示すように、ソ
ースクロックを用いて受信データＲＸＤの変化点を検出
する変化点検出回路１と、ソースクロックをカウントす
る同期式バイナリカウンタ２と、このカウンタのカウン
ト値とソースクロック及び変化点検出信号が入力し、カ
ウント値が所定の値より大きい場合又は小さい場合クロ
ック位相が遅れ又は進みを示す信号がセットされ、これ
によりカウンタ２のフルカウント数を減少又は増加させ
て受信データと同期した受信クロックＲＸＣを出力する
位相調整回路３で構成されている。
ースクロックを用いて受信データＲＸＤの変化点を検出
する変化点検出回路１と、ソースクロックをカウントす
る同期式バイナリカウンタ２と、このカウンタのカウン
ト値とソースクロック及び変化点検出信号が入力し、カ
ウント値が所定の値より大きい場合又は小さい場合クロ
ック位相が遅れ又は進みを示す信号がセットされ、これ
によりカウンタ２のフルカウント数を減少又は増加させ
て受信データと同期した受信クロックＲＸＣを出力する
位相調整回路３で構成されている。
【０００４】ボーレートの３２倍のソースクロック（×
３２ＣＬＫ）を使用したＰＬＬ回路の動作について説明
する。変化点検出回路１が受信データの変化点を検出し
たとき、カウンタ２のカウント値が１〜１５の場合（こ
の場合受信データに対して出力する受信クロックの位相
が進んでいることになる。）、位相調整回路３はカウン
タ２のフルカウント値が３３又は３４に増加するように
受信クロック位相の進みを示す信号ＦＷＤをセットして
次の受信クロックの位相を遅らせる。逆に受信データの
変化点が検出されたときカウンタ２のカウント値が１６
〜３１の場合（この場合は受信データに対して出力する
受信クロックの位相が遅れていることになる。）、位相
調整回路３はカウンタ２のフルカウント値が３１又は３
０に減小するように受信クロック位相の遅れを示す信号
ＤＬＹをセットして次の受信クロックの位相を進める。
また、カウント値が０の時は、受信データと受信クロッ
クの位相が最適であるため、位相の補正は行わない。以
上のようにして位相ずれのない受信クロックを出力す
る。
３２ＣＬＫ）を使用したＰＬＬ回路の動作について説明
する。変化点検出回路１が受信データの変化点を検出し
たとき、カウンタ２のカウント値が１〜１５の場合（こ
の場合受信データに対して出力する受信クロックの位相
が進んでいることになる。）、位相調整回路３はカウン
タ２のフルカウント値が３３又は３４に増加するように
受信クロック位相の進みを示す信号ＦＷＤをセットして
次の受信クロックの位相を遅らせる。逆に受信データの
変化点が検出されたときカウンタ２のカウント値が１６
〜３１の場合（この場合は受信データに対して出力する
受信クロックの位相が遅れていることになる。）、位相
調整回路３はカウンタ２のフルカウント値が３１又は３
０に減小するように受信クロック位相の遅れを示す信号
ＤＬＹをセットして次の受信クロックの位相を進める。
また、カウント値が０の時は、受信データと受信クロッ
クの位相が最適であるため、位相の補正は行わない。以
上のようにして位相ずれのない受信クロックを出力す
る。
【０００５】
【発明が解決しようとする課題】上記従来のＰＬＬ回路
では、受信データにジッタがあり、受信クロックとの位
相のずれが最大となるタイミング（ソースクロックがボ
ーレートの３２倍ではカウント値が１５又は１６、ボー
レートの１６倍ではカウント値が７又は８）で受信デー
タを受信した場合、受信クロックの補正が受信データの
変化点の度にプラス，マイナスを交互に繰返し、最適な
位相へ進行しないケースが生ずる。この動作をボーレー
トの１６倍の周波数のソースクロック（×１６ＣＬＫ）
を使用したＤＰＬＬ回路で説明する。ＤＰＬＬ回路を図
３に、そのタイミングを図４に示す。
では、受信データにジッタがあり、受信クロックとの位
相のずれが最大となるタイミング（ソースクロックがボ
ーレートの３２倍ではカウント値が１５又は１６、ボー
レートの１６倍ではカウント値が７又は８）で受信デー
タを受信した場合、受信クロックの補正が受信データの
変化点の度にプラス，マイナスを交互に繰返し、最適な
位相へ進行しないケースが生ずる。この動作をボーレー
トの１６倍の周波数のソースクロック（×１６ＣＬＫ）
を使用したＤＰＬＬ回路で説明する。ＤＰＬＬ回路を図
３に、そのタイミングを図４に示す。
【０００６】このＤＰＬＬ回路は、受信データＲＸＤの
変化点時のカウンタ２のカウント値が１〜７の場合はフ
ルカウント数を１７に増やし、８〜１５の場合はフルカ
ウント数を１５に減らす方式である。受信データはＨレ
ベルが正規ビット長より短いジッタを含んだ波形で入力
される。図４において、受信データＲＸＤの一番最初の
変化点時のカウンタ２のカウント値は８なので、位相調
整回路３にクロック位相の遅れを示す信号ＤＬＹがセッ
トされる。これにより、フルカウント数を１５に減らし
て受信クロックＲＸＣの位相を進める。受信データＲＸ
Ｄの二番目の変化点時のカウント値は７なので、位相調
整回路３にクロックの進みを示す信号ＦＷＤがセットさ
れる。これにより、フルカウント数を１７に増やしてク
ロック位相を遅らせる。受信データＲＸＤの三番目の変
化点時には前の２回のクロック位相の補正でプラス，マ
イナスされているので、最初の位相に戻っている。
変化点時のカウンタ２のカウント値が１〜７の場合はフ
ルカウント数を１７に増やし、８〜１５の場合はフルカ
ウント数を１５に減らす方式である。受信データはＨレ
ベルが正規ビット長より短いジッタを含んだ波形で入力
される。図４において、受信データＲＸＤの一番最初の
変化点時のカウンタ２のカウント値は８なので、位相調
整回路３にクロック位相の遅れを示す信号ＤＬＹがセッ
トされる。これにより、フルカウント数を１５に減らし
て受信クロックＲＸＣの位相を進める。受信データＲＸ
Ｄの二番目の変化点時のカウント値は７なので、位相調
整回路３にクロックの進みを示す信号ＦＷＤがセットさ
れる。これにより、フルカウント数を１７に増やしてク
ロック位相を遅らせる。受信データＲＸＤの三番目の変
化点時には前の２回のクロック位相の補正でプラス，マ
イナスされているので、最初の位相に戻っている。
【０００７】以上のようにジッタのある場合は、３番目
以降のクロック位相の補正はカウント数のプラス，マイ
ナスを交互に繰り返すだけで、いつまでたっても最適な
位相へ進行しない。この場合のデータパターンは１，
０，１，…であるが、サンプリングされるデータは全て
０となる。
以降のクロック位相の補正はカウント数のプラス，マイ
ナスを交互に繰り返すだけで、いつまでたっても最適な
位相へ進行しない。この場合のデータパターンは１，
０，１，…であるが、サンプリングされるデータは全て
０となる。
【０００８】本発明は、従来のこのような問題点に鑑み
てなされたものであり、その目的とするところは、受信
データのジッタあるいは受信データと受信クロックの位
相によって位相調整が不完全となることのないＰＬＬ回
路を提供することにある。
てなされたものであり、その目的とするところは、受信
データのジッタあるいは受信データと受信クロックの位
相によって位相調整が不完全となることのないＰＬＬ回
路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ソースクロックを用いて受信データの変
化点を検出する変化点検出回路と、ソースクロックをカ
ウントするカウンタと、カウンタのカウント値から受信
クロックを生成すると共に、変化点検出時のカウント値
が位相ずれが最大となるタイミングの値より大又は小の
場合受信クロックの位相遅れ又は進みを示す信号をセッ
トしてカウンタのフルカウント数を１ビットあるいは２
ビット減らし又は増やしてクロック位相を調整する回路
とを有するＤＰＬＬ回路において、前記位相を調整する
回路に、変化点検出時のカウント値が位相ずれが最大と
なるタイミングの値より大又は小でそのカウント値が前
記タイミングの値に近い所定の範囲内にある場合、前記
位相遅れ又は進みを示す信号の遅延信号をセットする手
段と、この位相遅れを示す信号の遅延信号で位相進みを
示す信号及びその遅延信号を禁止する手段と、前記位相
進みを示す信号の遅延信号で位相遅れを示す信号及びそ
の遅延信号を禁止する手段とを設けてなるものである。
に、本発明は、ソースクロックを用いて受信データの変
化点を検出する変化点検出回路と、ソースクロックをカ
ウントするカウンタと、カウンタのカウント値から受信
クロックを生成すると共に、変化点検出時のカウント値
が位相ずれが最大となるタイミングの値より大又は小の
場合受信クロックの位相遅れ又は進みを示す信号をセッ
トしてカウンタのフルカウント数を１ビットあるいは２
ビット減らし又は増やしてクロック位相を調整する回路
とを有するＤＰＬＬ回路において、前記位相を調整する
回路に、変化点検出時のカウント値が位相ずれが最大と
なるタイミングの値より大又は小でそのカウント値が前
記タイミングの値に近い所定の範囲内にある場合、前記
位相遅れ又は進みを示す信号の遅延信号をセットする手
段と、この位相遅れを示す信号の遅延信号で位相進みを
示す信号及びその遅延信号を禁止する手段と、前記位相
進みを示す信号の遅延信号で位相遅れを示す信号及びそ
の遅延信号を禁止する手段とを設けてなるものである。
【００１０】
【発明の実施の形態】図１にＤＰＬＬ回路を、図２にそ
のタイミングを示す。図１においては、１はボーレート
の１６倍のソースクロック（×１６ＣＬＫ）を用いて受
信データＲＸＤの変化点を検出する変化点検出回路、２
はソースクロックをカウントする同期式バイナリカウン
タ、３はこのカウンタのカウント値とソースクロック及
び変化点検出信号（ＤＥＴＥＣＴ）が入力し、受信クロ
ックを出力する位相調整回路、４はカウンタ２のカウン
ト値がフルカウント数に達したとき位相調整回路３から
出力される信号ＣＹを反転させてカウンタ２をクリアさ
せるインバータである。
のタイミングを示す。図１においては、１はボーレート
の１６倍のソースクロック（×１６ＣＬＫ）を用いて受
信データＲＸＤの変化点を検出する変化点検出回路、２
はソースクロックをカウントする同期式バイナリカウン
タ、３はこのカウンタのカウント値とソースクロック及
び変化点検出信号（ＤＥＴＥＣＴ）が入力し、受信クロ
ックを出力する位相調整回路、４はカウンタ２のカウン
ト値がフルカウント数に達したとき位相調整回路３から
出力される信号ＣＹを反転させてカウンタ２をクリアさ
せるインバータである。
【００１１】位相調整回路３は、変化点検出回路から変
化点検出信号が入力した時（変化点時）のカウンタ２の
カウント値が８〜１５の場合、カウンタ２のフルカウン
ト数１６を１５に減らすためのクロックの遅れを示す信
号ＤＬＹをセットする手段と、カウンタ２のカウント値
が８〜１５の場合次の変化点時まで信号ＤＬＹの遅延信
号ＤＬＹＬＡＴをセットし、それ以外ではリセットされ
る手段と、また、変化点時のカウント値が１〜７の場
合、クロックのカウンタ２のフルカウント数を１７に増
やすための進みを示す信号ＦＷＤをセットする手段と、
カウンタ２のカウント値が５〜７の場合次の変化点時ま
で信号ＦＷＤの遅延信号ＦＷＤＬＡＴをセットし、それ
以外ではリセットする手段と、信号ＤＬＹＬＡＴで信号
ＦＷＤ及びＦＷＤＬＡＴをインヒビットする手段と、信
号ＦＷＤＬＡＴで信号ＤＬＹ及びＤＬＹＬＡＴをインヒ
ビットする手段を有する。
化点検出信号が入力した時（変化点時）のカウンタ２の
カウント値が８〜１５の場合、カウンタ２のフルカウン
ト数１６を１５に減らすためのクロックの遅れを示す信
号ＤＬＹをセットする手段と、カウンタ２のカウント値
が８〜１５の場合次の変化点時まで信号ＤＬＹの遅延信
号ＤＬＹＬＡＴをセットし、それ以外ではリセットされ
る手段と、また、変化点時のカウント値が１〜７の場
合、クロックのカウンタ２のフルカウント数を１７に増
やすための進みを示す信号ＦＷＤをセットする手段と、
カウンタ２のカウント値が５〜７の場合次の変化点時ま
で信号ＦＷＤの遅延信号ＦＷＤＬＡＴをセットし、それ
以外ではリセットする手段と、信号ＤＬＹＬＡＴで信号
ＦＷＤ及びＦＷＤＬＡＴをインヒビットする手段と、信
号ＦＷＤＬＡＴで信号ＤＬＹ及びＤＬＹＬＡＴをインヒ
ビットする手段を有する。
【００１２】次にこのＤＰＬＬ回路の動作を図２を参照
して説明する。変化点検出回路１は受信データＲＸＤの
変化点を検出する。受信号データＲＸＤの最初の変化点
時のカウンタ２のカウント値は８なので、信号ＤＬＹ及
びＤＬＹＬＡＴが位相調整回路３内にセットされ、カウ
ンタ２のフルカウント数が１５に減らされ、カウント数
がフルカウント数１５に達すると信号ＣＹが出力し、イ
ンバータ４を介してカウンタ２をクリアする。このため
次の受信クロックの位相が１カウント分進むことにな
る。
して説明する。変化点検出回路１は受信データＲＸＤの
変化点を検出する。受信号データＲＸＤの最初の変化点
時のカウンタ２のカウント値は８なので、信号ＤＬＹ及
びＤＬＹＬＡＴが位相調整回路３内にセットされ、カウ
ンタ２のフルカウント数が１５に減らされ、カウント数
がフルカウント数１５に達すると信号ＣＹが出力し、イ
ンバータ４を介してカウンタ２をクリアする。このため
次の受信クロックの位相が１カウント分進むことにな
る。
【００１３】２番目の変化点時のカウンタ２のカウント
値は７であるが、位相調整回路３内に遅延信号ＤＬＹＬ
ＡＴがセットされているため、信号ＦＷＤ及びＦＷＤＬ
ＡＴはインヒビットされ、セットされないので、カウン
タ２のカウント値が通常のフルカウント数１６に達する
とクリアされる。
値は７であるが、位相調整回路３内に遅延信号ＤＬＹＬ
ＡＴがセットされているため、信号ＦＷＤ及びＦＷＤＬ
ＡＴはインヒビットされ、セットされないので、カウン
タ２のカウント値が通常のフルカウント数１６に達する
とクリアされる。
【００１４】３番目の変化点時のカウンタ２のカウント
値は９となるので、位相調整回路３内に信号ＤＬＹ及び
ＤＬＹＬＡＴ信号が前記一番目と同様にセットされると
共に再びフルカウント数は１５に減らされるので、カウ
ント数がフルカウント数１５に達するとカウンタ２をク
リアする。これにより次の受信クロックの位相が１カウ
ント分進む。同様に４番目以降の変化点時のカウント値
は１０，１１，１２，…と１個ずつ増えて０で落ち着
く。なお、変化点時のカウンタ２のカウンタ値が１１〜
１５になると信号ＤＬＹにより従来同様に動作する。
値は９となるので、位相調整回路３内に信号ＤＬＹ及び
ＤＬＹＬＡＴ信号が前記一番目と同様にセットされると
共に再びフルカウント数は１５に減らされるので、カウ
ント数がフルカウント数１５に達するとカウンタ２をク
リアする。これにより次の受信クロックの位相が１カウ
ント分進む。同様に４番目以降の変化点時のカウント値
は１０，１１，１２，…と１個ずつ増えて０で落ち着
く。なお、変化点時のカウンタ２のカウンタ値が１１〜
１５になると信号ＤＬＹにより従来同様に動作する。
【００１５】また、最初の変化点時のカウンタ２のカウ
ント値が７の場合は、位相調整回路３内に信号ＦＷＤ及
びＦＷＤＬＡＴがセットされ、信号ＤＬＹ及びＤＬＹＬ
ＡＴはインヒビットされてセットされないので、フルカ
ウント数が１７に増やされ、前記とは逆に変化点時のカ
ウント値は６，５，４…と１個ずつ減って０で落ち着く
ように動作する。
ント値が７の場合は、位相調整回路３内に信号ＦＷＤ及
びＦＷＤＬＡＴがセットされ、信号ＤＬＹ及びＤＬＹＬ
ＡＴはインヒビットされてセットされないので、フルカ
ウント数が１７に増やされ、前記とは逆に変化点時のカ
ウント値は６，５，４…と１個ずつ減って０で落ち着く
ように動作する。
【００１６】
【発明の効果】本発明によれば、位相調整を完全に行う
ことができるので、従来のように受信データのジッタ又
は受信データと受信クロックの位相によって位相調整が
不定に終わるケースが発生することがなくなる。
ことができるので、従来のように受信データのジッタ又
は受信データと受信クロックの位相によって位相調整が
不定に終わるケースが発生することがなくなる。
【図１】実施の態様にかかるＤＰＬＬ回路のブロック
図。
図。
【図２】実施の態様のタイミング図。
【図３】従来例にかかるＤＰＬＬ回路のブロック図。
【図４】従来例のタイミング図。
１…受信データの変化点検出回路 ２…同期式バイナリカウンタ ３…位相調整回路 ＲＸＤ…受信データ ＲＸＣ…受信クロック ＤＥＴＥＣＴ…受信データの変化点検出信号 ＤＬＹ…位相遅れを示す信号 ＤＬＹＬＡＴ…位相遅れを示す信号の遅延信号 ＦＷＤ…位相進みを示す信号 ＦＷＤＬＡＴ…位相進みを示す信号の遅延信号
Claims (1)
- 【請求項１】 ソースクロックを用いて受信データの変
化点を検出する変化点検出回路と、 ソースクロックをカウントするカウンタと、 カウンタのカウント値から受信クロックを生成すると共
に、変化点検出時のカウント値が位相ずれが最大となる
タイミングの値より大又は小の場合受信クロックの位相
遅れ又は進みを示す信号をセットしてカウンタのフルカ
ウント数を１ビットあるいは２ビット減らし又は増やし
てクロック位相を調整する回路とを有するＤＰＬＬ回路
において、 前記位相を調整する回路に、 変化点検出時のカウント値が位相ずれが最大となるタイ
ミングの値より大又は小でそのカウント値が前記タイミ
ングの値に近い所定の範囲内にある場合、前記位相遅れ
又は進みを示す信号の遅延信号をセットする手段と、 この位相遅れを示す信号の遅延信号で前記位相進みを示
す信号及び位相進みを示す信号の遅延信号を禁止する手
段と、 前記位相進みを示す信号の遅延信号で前記位相遅れを示
す信号及び位相遅れを示す信号の遅延信号を禁止する手
段と、 を設け、受信データと受信クロックの位相のずれが大き
い間は受信クロックの位相調整をプラス，マイナス交互
に繰り返さないようにしたことを特徴とするＤＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230581A JPH0983354A (ja) | 1995-09-08 | 1995-09-08 | Ｄｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230581A JPH0983354A (ja) | 1995-09-08 | 1995-09-08 | Ｄｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983354A true JPH0983354A (ja) | 1997-03-28 |
Family
ID=16909990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230581A Pending JPH0983354A (ja) | 1995-09-08 | 1995-09-08 | Ｄｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404248B1 (en) | 2000-09-26 | 2002-06-11 | Nec Corporation | Delay locked loop circuit for synchronizing internal supply clock with reference clock |
| US8488062B2 (en) | 2009-03-12 | 2013-07-16 | Fujitsu Limited | Analog-digital converting apparatus and clock signal output apparatus |
-
1995
- 1995-09-08 JP JP7230581A patent/JPH0983354A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404248B1 (en) | 2000-09-26 | 2002-06-11 | Nec Corporation | Delay locked loop circuit for synchronizing internal supply clock with reference clock |
| US8488062B2 (en) | 2009-03-12 | 2013-07-16 | Fujitsu Limited | Analog-digital converting apparatus and clock signal output apparatus |
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