JPH098463A - 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 - Google Patents
多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置Info
- Publication number
- JPH098463A JPH098463A JP7151635A JP15163595A JPH098463A JP H098463 A JPH098463 A JP H098463A JP 7151635 A JP7151635 A JP 7151635A JP 15163595 A JP15163595 A JP 15163595A JP H098463 A JPH098463 A JP H098463A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- printed wiring
- wiring board
- conductive path
- multilayer printed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 小型化、薄型化に対応した多層プリント配線
板、その製造方法、及び多層プリント配線板を用いた半
導体装置を提供する。 【構成】 多層プリント配線板は、複数の絶縁層１と、
この絶縁層１の少なくとも一層以上を貫通した窪み２を
有し、上記窪み２を構成する貫通孔１２を有する第１の
絶縁層１ａと、第１の絶縁層１ａの内層面４ａに異なる
電位が加わる複数のべた状の導電路層５と、反対側に入
力端子６と、貫通孔１２の内壁３に金属メッキ路７と、
及び、メッキを削り取って第１の絶縁層１ａを露出させ
た分離路９を備えている。製造方法は、第１の回路板に
形成された貫通孔の内壁に金属メッキを施す工程、上記
第１の回路板の同一の面に異なる電位のべた状の導電路
層を形成する工程、金属メッキ層の一部を削り取り、金
属メッキ路を形成する工程、入力端子を形成する工程、
及び、べた状の導電路層上にプリプレグを介して第２の
回路板を重ね、加熱成形する工程からなる。
板、その製造方法、及び多層プリント配線板を用いた半
導体装置を提供する。 【構成】 多層プリント配線板は、複数の絶縁層１と、
この絶縁層１の少なくとも一層以上を貫通した窪み２を
有し、上記窪み２を構成する貫通孔１２を有する第１の
絶縁層１ａと、第１の絶縁層１ａの内層面４ａに異なる
電位が加わる複数のべた状の導電路層５と、反対側に入
力端子６と、貫通孔１２の内壁３に金属メッキ路７と、
及び、メッキを削り取って第１の絶縁層１ａを露出させ
た分離路９を備えている。製造方法は、第１の回路板に
形成された貫通孔の内壁に金属メッキを施す工程、上記
第１の回路板の同一の面に異なる電位のべた状の導電路
層を形成する工程、金属メッキ層の一部を削り取り、金
属メッキ路を形成する工程、入力端子を形成する工程、
及び、べた状の導電路層上にプリプレグを介して第２の
回路板を重ね、加熱成形する工程からなる。
Description
【０００１】
【産業上の利用分野】本発明は電子機器に用いられる多
層プリント配線板、その製造方法、及び多層プリント配
線板を用いた半導体装置に関するものである。
層プリント配線板、その製造方法、及び多層プリント配
線板を用いた半導体装置に関するものである。
【０００２】
【従来の技術】半導体チップ等を多層プリント配線板に
搭載した半導体装置が知られている。上記プリント配線
板にあっては、半導体チップの周囲に信号回路と、電源
回路やアース回路等のべた状の導電路層を各層に形成
し、これらの入力端子と半導体チップをワイヤーで接続
して用いられる。近年の小型化、薄型化に伴い、多層プ
リント配線板の回路形成にあっては、少ない層数で多数
の信号回路とべた状の導電路層を有する多層プリント配
線板、及び、半導体装置が求められている。
搭載した半導体装置が知られている。上記プリント配線
板にあっては、半導体チップの周囲に信号回路と、電源
回路やアース回路等のべた状の導電路層を各層に形成
し、これらの入力端子と半導体チップをワイヤーで接続
して用いられる。近年の小型化、薄型化に伴い、多層プ
リント配線板の回路形成にあっては、少ない層数で多数
の信号回路とべた状の導電路層を有する多層プリント配
線板、及び、半導体装置が求められている。
【０００３】
【発明が解決しようとする課題】本発明は上述の事実に
鑑みてなされたもので、その目的とするところは、小型
化、薄型化に対応した多層プリント配線板、その製造方
法、及び多層プリント配線板を用いた半導体装置を提供
することにある。
鑑みてなされたもので、その目的とするところは、小型
化、薄型化に対応した多層プリント配線板、その製造方
法、及び多層プリント配線板を用いた半導体装置を提供
することにある。
【０００４】
【課題を解決するための手段】本発明の請求項１に係る
多層プリント配線板は、複数の絶縁層１と、この絶縁層
１の少なくとも一層以上を貫通した、半導体チップ搭載
用の窪み２を有する多層プリント配線板であって、上記
窪み２を構成する貫通孔１２を有する第１の絶縁層１ａ
と、上記第１の絶縁層１ａの内層面４ａに形成された、
上記貫通孔１２の端縁１３に達する、異なる電位が加わ
る複数のべた状の導電路層５と、上記内層面４ａと反対
側の第１の絶縁層１ａの面４ｂに形成された、異なる電
位が加わる複数の入力端子６と、上記第１の絶縁層１ａ
の貫通孔１２の内壁３に、上記べた状の導電路層５と入
力端子６を各々連接する金属メッキ路７と、及び、上記
第１の絶縁層１ａの貫通孔１２に、べた状の導電路層５
の境界に設けられた絶縁路８に連接し、メッキを削り取
って上記第１の絶縁層１ａを露出させた分離路９を備え
ていることを特徴とする。
多層プリント配線板は、複数の絶縁層１と、この絶縁層
１の少なくとも一層以上を貫通した、半導体チップ搭載
用の窪み２を有する多層プリント配線板であって、上記
窪み２を構成する貫通孔１２を有する第１の絶縁層１ａ
と、上記第１の絶縁層１ａの内層面４ａに形成された、
上記貫通孔１２の端縁１３に達する、異なる電位が加わ
る複数のべた状の導電路層５と、上記内層面４ａと反対
側の第１の絶縁層１ａの面４ｂに形成された、異なる電
位が加わる複数の入力端子６と、上記第１の絶縁層１ａ
の貫通孔１２の内壁３に、上記べた状の導電路層５と入
力端子６を各々連接する金属メッキ路７と、及び、上記
第１の絶縁層１ａの貫通孔１２に、べた状の導電路層５
の境界に設けられた絶縁路８に連接し、メッキを削り取
って上記第１の絶縁層１ａを露出させた分離路９を備え
ていることを特徴とする。
【０００５】本発明の請求項２に係る多層プリント配線
板の製造方法は、半導体チップ搭載用の窪み２と、この
窪み２の周囲に異なる電位のべた状の導電路層５を有す
る多層プリント配線板を、下記の工程により作製するこ
とを特徴とする。上記工程は、第１の回路板１１ａに形
成された半導体チップ搭載用の貫通孔１２の内壁３に金
属メッキを施す工程、上記第１の回路板１１ａの同一の
面であって、上記貫通孔１２の端縁１３に達する、異な
る電位のべた状の導電路層５を形成する工程、上記第１
の回路板１１ａの内壁３に形成された金属メッキ層のう
ち、上記べた状の導電路層５の境界に設けられた絶縁路
８と接する金属メッキ層を削り取り、上記べた状の導電
路層５と連接する金属メッキ路７を形成する工程、上記
第１の回路板１１ａの金属メッキ路７と連接する入力端
子６を、べた状の導電路層５と反対側の第１の回路板１
１ａ上に形成する工程、及び、上記第１の回路板１１ａ
に形成されたべた状の導電路層５に、半導体チップ搭載
用の貫通孔１２ａを有するプリプレグ１０を介して、第
２の回路板１１ｂを重ね、加熱成形する工程からなる。
板の製造方法は、半導体チップ搭載用の窪み２と、この
窪み２の周囲に異なる電位のべた状の導電路層５を有す
る多層プリント配線板を、下記の工程により作製するこ
とを特徴とする。上記工程は、第１の回路板１１ａに形
成された半導体チップ搭載用の貫通孔１２の内壁３に金
属メッキを施す工程、上記第１の回路板１１ａの同一の
面であって、上記貫通孔１２の端縁１３に達する、異な
る電位のべた状の導電路層５を形成する工程、上記第１
の回路板１１ａの内壁３に形成された金属メッキ層のう
ち、上記べた状の導電路層５の境界に設けられた絶縁路
８と接する金属メッキ層を削り取り、上記べた状の導電
路層５と連接する金属メッキ路７を形成する工程、上記
第１の回路板１１ａの金属メッキ路７と連接する入力端
子６を、べた状の導電路層５と反対側の第１の回路板１
１ａ上に形成する工程、及び、上記第１の回路板１１ａ
に形成されたべた状の導電路層５に、半導体チップ搭載
用の貫通孔１２ａを有するプリプレグ１０を介して、第
２の回路板１１ｂを重ね、加熱成形する工程からなる。
【０００６】本発明の請求項３に係る半導体装置は、請
求項１記載の多層プリント配線板の窪み２の底に半導体
チップ１４を搭載したことを特徴とする。
求項１記載の多層プリント配線板の窪み２の底に半導体
チップ１４を搭載したことを特徴とする。
【０００７】
【作用】本発明の請求項１に係る多層プリント配線板
は、異なる電位が加わる複数のべた状の導電路層５を第
１の絶縁層１ａの内層面４ａに形成し、上記第１の絶縁
層１ａの貫通孔１２の内壁３に、上記べた状の導電路層
５と入力端子６を各々連接する金属メッキ路７と、メッ
キを削り取って上記第１の絶縁層１ａを露出させた分離
路９を備えているので、電位毎に別の層を設けずにすむ
ため、層数が少なくできる。
は、異なる電位が加わる複数のべた状の導電路層５を第
１の絶縁層１ａの内層面４ａに形成し、上記第１の絶縁
層１ａの貫通孔１２の内壁３に、上記べた状の導電路層
５と入力端子６を各々連接する金属メッキ路７と、メッ
キを削り取って上記第１の絶縁層１ａを露出させた分離
路９を備えているので、電位毎に別の層を設けずにすむ
ため、層数が少なくできる。
【０００８】本発明の請求項２に係る多層プリント配線
板の製造方法は、第１の回路板１１ａの内壁３に形成さ
れた金属メッキ層のうち、上記べた状の導電路層５の境
界に設けられた絶縁路８と接する金属メッキ層を削り取
り、上記べた状の導電路層５と連接する金属メッキ路７
を形成するので、第１の回路板１１ａの同一の面に異な
る電位のべた状の導電路層５を形成することができるた
め、多層プリント配線板の層数を少なくできる。
板の製造方法は、第１の回路板１１ａの内壁３に形成さ
れた金属メッキ層のうち、上記べた状の導電路層５の境
界に設けられた絶縁路８と接する金属メッキ層を削り取
り、上記べた状の導電路層５と連接する金属メッキ路７
を形成するので、第１の回路板１１ａの同一の面に異な
る電位のべた状の導電路層５を形成することができるた
め、多層プリント配線板の層数を少なくできる。
【０００９】本発明の請求項３に係る半導体装置は、請
求項１記載の層数の少ない多層プリント配線板を用い
て、異なる電位のべた状の導電路層５と半導体チップを
接続できる。
求項１記載の層数の少ない多層プリント配線板を用い
て、異なる電位のべた状の導電路層５と半導体チップを
接続できる。
【００１０】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。
る。
【００１１】図１（ａ）は本発明の一実施例に係る多層
プリント配線板の要部を拡大した断面図であり、（ｂ）
は多層プリント配線板を構成する第１の絶縁層の要部を
拡大した斜視図であり、図２（ａ）は本発明の一実施例
に係る多層プリント配線板の製造方法で作製した第１の
回路板の一部破断した断面斜視図であり、（ｂ）は本発
明の一実施例に係る多層プリント配線板の製造方法の工
程を示した要部断面図であり、図３は図１（ａ）の多層
プリント配線板を用いた半導体装置の断面図である。
プリント配線板の要部を拡大した断面図であり、（ｂ）
は多層プリント配線板を構成する第１の絶縁層の要部を
拡大した斜視図であり、図２（ａ）は本発明の一実施例
に係る多層プリント配線板の製造方法で作製した第１の
回路板の一部破断した断面斜視図であり、（ｂ）は本発
明の一実施例に係る多層プリント配線板の製造方法の工
程を示した要部断面図であり、図３は図１（ａ）の多層
プリント配線板を用いた半導体装置の断面図である。
【００１２】本発明の多層プリント配線板は図１（ａ）
に示す如く、複数の絶縁層１と、この絶縁層１の少なく
とも一層以上を貫通した、半導体チップ搭載用の窪み２
を有する。上記絶縁層１は、基材に樹脂を含浸乾燥して
得られるプリプレグの樹脂を硬化させた基板が用いられ
る。上記樹脂としてはエポキシ樹脂、ポリイミド樹脂、
フッソ樹脂、フェノール樹脂、不飽和ポリエステル樹
脂、ＰＰＯ樹脂等の単独、変性物、混合物等が用いられ
る。上記基材としては、特に限定するものではないが、
ガラス繊維等の無機材料の方が耐熱性、耐湿性等に優れ
て好ましい。また、耐熱性に優れる有機繊維布基材及び
これらの混合物を用いることもできる。
に示す如く、複数の絶縁層１と、この絶縁層１の少なく
とも一層以上を貫通した、半導体チップ搭載用の窪み２
を有する。上記絶縁層１は、基材に樹脂を含浸乾燥して
得られるプリプレグの樹脂を硬化させた基板が用いられ
る。上記樹脂としてはエポキシ樹脂、ポリイミド樹脂、
フッソ樹脂、フェノール樹脂、不飽和ポリエステル樹
脂、ＰＰＯ樹脂等の単独、変性物、混合物等が用いられ
る。上記基材としては、特に限定するものではないが、
ガラス繊維等の無機材料の方が耐熱性、耐湿性等に優れ
て好ましい。また、耐熱性に優れる有機繊維布基材及び
これらの混合物を用いることもできる。
【００１３】図１（ａ）及び（ｂ）に示す如く、本発明
の多層プリント配線板を構成する第１の絶縁層１ａは、
上記窪み２を構成する貫通孔１２を有すると共に、異な
る電位が加わるべた状の導電路層５を備える。図中５
ａ，５ｂは異なる電位が加わる導電路層５を示す。上記
べた状の導電路層５は、例えば、電源回路やアース回路
として利用されるものである。本発明においては、上記
複数のべた状の導電路層５ａ、５ｂが内層面４ａとなる
同一の面に形成され、上記導電路層５ａ、５ｂの境界に
絶縁路８が設けられ、これら導電路層５ａ、５ｂは上記
貫通孔１２の端縁１３にまで達している。さらに、上記
第１の絶縁層１ａの内層面４ａと反対側の面４ｂに異な
る電位が加わる複数の入力端子６が形成されている。図
中６ａ，６ｂは異なる電位が加わる入力端子６を示す。
の多層プリント配線板を構成する第１の絶縁層１ａは、
上記窪み２を構成する貫通孔１２を有すると共に、異な
る電位が加わるべた状の導電路層５を備える。図中５
ａ，５ｂは異なる電位が加わる導電路層５を示す。上記
べた状の導電路層５は、例えば、電源回路やアース回路
として利用されるものである。本発明においては、上記
複数のべた状の導電路層５ａ、５ｂが内層面４ａとなる
同一の面に形成され、上記導電路層５ａ、５ｂの境界に
絶縁路８が設けられ、これら導電路層５ａ、５ｂは上記
貫通孔１２の端縁１３にまで達している。さらに、上記
第１の絶縁層１ａの内層面４ａと反対側の面４ｂに異な
る電位が加わる複数の入力端子６が形成されている。図
中６ａ，６ｂは異なる電位が加わる入力端子６を示す。
【００１４】本発明においては、上記第１の絶縁層１ａ
の貫通孔１２の内壁３に、上記べた状の導電路層５と入
力端子６を各々連接する金属メッキ路７と、及び、上記
絶縁路８に連接する分離路９を備えている。金属メッキ
路７ａは導電路層５ａと入力端子６ａを連接し、金属メ
ッキ路７ｂは導電路層５ｂと入力端子６ｂを連接する。
上記金属メッキ路７は貫通孔１２の内壁３に金属メッキ
を施すことにより形成される。上記金属メッキ路７の層
構成は、金属メッキ一層でも、複層でもよいが、内層に
銅メッキ層を外層に金メッキ層の複層構成が適する。上
記分離路９は、貫通孔１２の内壁３に施した金属メッキ
を削り取ることにより形成される。
の貫通孔１２の内壁３に、上記べた状の導電路層５と入
力端子６を各々連接する金属メッキ路７と、及び、上記
絶縁路８に連接する分離路９を備えている。金属メッキ
路７ａは導電路層５ａと入力端子６ａを連接し、金属メ
ッキ路７ｂは導電路層５ｂと入力端子６ｂを連接する。
上記金属メッキ路７は貫通孔１２の内壁３に金属メッキ
を施すことにより形成される。上記金属メッキ路７の層
構成は、金属メッキ一層でも、複層でもよいが、内層に
銅メッキ層を外層に金メッキ層の複層構成が適する。上
記分離路９は、貫通孔１２の内壁３に施した金属メッキ
を削り取ることにより形成される。
【００１５】本発明の多層プリント配線板は、上記構成
により、電位毎に別の層を設けずに同一の面に複数の導
電路層５を備えるので、層数が少なくできるため、半導
体装置の小型化、薄型化を実現できる。
により、電位毎に別の層を設けずに同一の面に複数の導
電路層５を備えるので、層数が少なくできるため、半導
体装置の小型化、薄型化を実現できる。
【００１６】次に、本発明の多層プリント配線板の製造
方法を図２（ａ）及び（ｂ）に基づいて説明する。
方法を図２（ａ）及び（ｂ）に基づいて説明する。
【００１７】本発明は、半導体チップ搭載用の貫通孔１
２を有する第１の回路板１１ａの内壁３に金属メッキを
施す。上記金属メッキは、例えば、内層として銅メッキ
を外層として金メッキを施すメッキ方法が挙げられる。
２を有する第１の回路板１１ａの内壁３に金属メッキを
施す。上記金属メッキは、例えば、内層として銅メッキ
を外層として金メッキを施すメッキ方法が挙げられる。
【００１８】本発明は、上記第１の回路板１１ａの同一
の面に、異なる電位のべた状の導電路層５を形成する。
上記べた状の導電路層５は、例えば、電源回路やアース
回路として利用されるものである。図中５ａ，５ｂは異
なる電位が加わる導電路層５を示す。上記導電路層５は
貫通孔１２の端縁１３に達するよう形成し、且つ、導電
路層５の境界に絶縁路８が形成されている。上記導電路
層５は、例えば、回路板１１ａに配設された金属箔をエ
ッチングすることにより形成される。さらに、上記第１
の回路板１１ａに、べた状の導電路層５と反対側の面に
複数の入力端子６を形成する。上記入力端子６ａ、６ｂ
は異なる電位が加わる入力端子６を示し、搭載する半導
体チップ等と接続される。上記入力端子６は、例えば、
回路板１１ａに配設された金属箔をエッチングすること
により形成される。
の面に、異なる電位のべた状の導電路層５を形成する。
上記べた状の導電路層５は、例えば、電源回路やアース
回路として利用されるものである。図中５ａ，５ｂは異
なる電位が加わる導電路層５を示す。上記導電路層５は
貫通孔１２の端縁１３に達するよう形成し、且つ、導電
路層５の境界に絶縁路８が形成されている。上記導電路
層５は、例えば、回路板１１ａに配設された金属箔をエ
ッチングすることにより形成される。さらに、上記第１
の回路板１１ａに、べた状の導電路層５と反対側の面に
複数の入力端子６を形成する。上記入力端子６ａ、６ｂ
は異なる電位が加わる入力端子６を示し、搭載する半導
体チップ等と接続される。上記入力端子６は、例えば、
回路板１１ａに配設された金属箔をエッチングすること
により形成される。
【００１９】本発明においては、上記第１の回路板１１
ａの内壁３に形成された金属メッキ層のうち、上記べた
状の導電路層５の境界に設けられた絶縁路８と接する金
属メッキ層を削り取り、第１の絶縁層１ａを露出させる
ことにより、べた状の導電路層５と入力端子６を、各々
連接する金属メッキ路７を内壁３に形成する。金属メッ
キ路７ａは導電路層５ａと入力端子６ａを、金属メッキ
路７ｂは導電路層５ｂと入力端子６ｂを連接するように
形成する。上記金属メッキ層を削り取る場合、第１の絶
縁層１ａの露出を確実にするため、絶縁層１ａの表層も
削り取ることが好ましい。上記金属メッキ層の削り取る
方法は、例えば、ルーターによる切削でもよく、金型に
よる打ち抜きによってもよい。なお、上記第１の回路板
１１ａを作製する工程の作製順序は特に限定されない。
ａの内壁３に形成された金属メッキ層のうち、上記べた
状の導電路層５の境界に設けられた絶縁路８と接する金
属メッキ層を削り取り、第１の絶縁層１ａを露出させる
ことにより、べた状の導電路層５と入力端子６を、各々
連接する金属メッキ路７を内壁３に形成する。金属メッ
キ路７ａは導電路層５ａと入力端子６ａを、金属メッキ
路７ｂは導電路層５ｂと入力端子６ｂを連接するように
形成する。上記金属メッキ層を削り取る場合、第１の絶
縁層１ａの露出を確実にするため、絶縁層１ａの表層も
削り取ることが好ましい。上記金属メッキ層の削り取る
方法は、例えば、ルーターによる切削でもよく、金型に
よる打ち抜きによってもよい。なお、上記第１の回路板
１１ａを作製する工程の作製順序は特に限定されない。
【００２０】次に、図２（ａ）に示す如く、上記第１の
回路板１１ａに形成されたべた状の導電路層５に、半導
体チップ搭載用の貫通孔１２ａを有するプリプレグ１０
を介して、第２の回路板１１ｂを重ね、加熱成形する
と、べた状の導電路層５を内層回路として有する多層プ
リント配線板が作製される。
回路板１１ａに形成されたべた状の導電路層５に、半導
体チップ搭載用の貫通孔１２ａを有するプリプレグ１０
を介して、第２の回路板１１ｂを重ね、加熱成形する
と、べた状の導電路層５を内層回路として有する多層プ
リント配線板が作製される。
【００２１】本発明の多層プリント配線板の製造方法
は、上記工程によって作製されるので、電位毎に別の層
を形成する必要がなく、同一の面に複数の導電路層５を
形成するため、層数を少なくできる。従って、半導体装
置の小型化、薄型化を実現する多層プリント配線板が得
られる。
は、上記工程によって作製されるので、電位毎に別の層
を形成する必要がなく、同一の面に複数の導電路層５を
形成するため、層数を少なくできる。従って、半導体装
置の小型化、薄型化を実現する多層プリント配線板が得
られる。
【００２２】なお、上記多層プリント配線板、及び、そ
の製造方法は上記実施例に限定されない。第１の絶縁層
１ａとなる第１の回路板１１ａを外層材として用いた
が、内層材としてもよい。（図示せず） 上記多層プリント配線板は、図３に示す如く、窪み２の
底に半導体チップ１４を搭載し、この半導体チップ１４
と、入力端子６をワイヤー１５でワイヤボンデングし
て、半導体装置として用いられる。上記半導体装置は、
ピンを用いたピングリッドアレイ（ＰＧＡ型）、リード
フレイムを用いたクアドラフラットパッケージ（ＱＦＰ
型）、テープオートメイテッドボンディング（ＴＡＢ
型）、多層プリント配線板の端面に外部接続端子を有す
るリードレスチップキャリアー（ＬＣＣ型）、半田ボー
ルを有するボールグリッドアレイ（ＢＧＡ型）が挙げら
れる。
の製造方法は上記実施例に限定されない。第１の絶縁層
１ａとなる第１の回路板１１ａを外層材として用いた
が、内層材としてもよい。（図示せず） 上記多層プリント配線板は、図３に示す如く、窪み２の
底に半導体チップ１４を搭載し、この半導体チップ１４
と、入力端子６をワイヤー１５でワイヤボンデングし
て、半導体装置として用いられる。上記半導体装置は、
ピンを用いたピングリッドアレイ（ＰＧＡ型）、リード
フレイムを用いたクアドラフラットパッケージ（ＱＦＰ
型）、テープオートメイテッドボンディング（ＴＡＢ
型）、多層プリント配線板の端面に外部接続端子を有す
るリードレスチップキャリアー（ＬＣＣ型）、半田ボー
ルを有するボールグリッドアレイ（ＢＧＡ型）が挙げら
れる。
【００２３】本発明の半導体装置は、上記多層プリント
配線板を用いるので、小型化、薄型化を実現することが
できる。
配線板を用いるので、小型化、薄型化を実現することが
できる。
【００２４】
【発明の効果】本発明の請求項１に係る多層プリント配
線板は、上記構成により、電位毎に別の層を設けずに同
一の面に複数の導電路層５を備えるので、層数が少なく
できるため、半導体装置の小型化、薄型化を実現でき
る。
線板は、上記構成により、電位毎に別の層を設けずに同
一の面に複数の導電路層５を備えるので、層数が少なく
できるため、半導体装置の小型化、薄型化を実現でき
る。
【００２５】本発明の請求項２に係る多層プリント配線
板の製造方法は、上記工程によって作製されるので、電
位毎に別の層を形成する必要がなく、同一の面に複数の
導電路層５を形成するため、層数を少なくできる。従っ
て、半導体装置の小型化、薄型化を実現する多層プリン
ト配線板が得られる。
板の製造方法は、上記工程によって作製されるので、電
位毎に別の層を形成する必要がなく、同一の面に複数の
導電路層５を形成するため、層数を少なくできる。従っ
て、半導体装置の小型化、薄型化を実現する多層プリン
ト配線板が得られる。
【００２６】本発明の請求項３に係る半導体装置は、請
求項１記載の層数の少ない多層プリント配線板を用いる
ので、小型化、薄型化を実現することができる。
求項１記載の層数の少ない多層プリント配線板を用いる
ので、小型化、薄型化を実現することができる。
【図１】（ａ）は本発明の一実施例に係る多層プリント
配線板の要部を拡大した断面図であり、（ｂ）は多層プ
リント配線板を構成する第１の絶縁層の要部を拡大した
断面斜視図である。
配線板の要部を拡大した断面図であり、（ｂ）は多層プ
リント配線板を構成する第１の絶縁層の要部を拡大した
断面斜視図である。
【図２】（ａ）は本発明の一実施例に係る多層プリント
配線板の製造方法で作製した第１の回路板の一部破断し
た断面斜視図であり、（ｂ）は本発明の一実施例に係る
多層プリント配線板の製造方法の工程を示した要部断面
図である。
配線板の製造方法で作製した第１の回路板の一部破断し
た断面斜視図であり、（ｂ）は本発明の一実施例に係る
多層プリント配線板の製造方法の工程を示した要部断面
図である。
【図３】図１（ａ）の多層プリント配線板を用いた半導
体装置の断面図である。
体装置の断面図である。
１，１ａ 絶縁層 ２ 窪み ３ 内壁 ４ａ 内層面 ４ｂ 面 ５，５ａ，５ｂ 導電路層 ６，６ａ，６ｂ 入力端子 ７，７ａ，７ｂ 金属メッキ路 ８ 絶縁路 ９ 分離路 １０ プリプレグ １１ａ 第１の回路板 １１ｂ 第２の回路板 １２，１２ａ 貫通孔 １３ 端縁 １４ 半導体チップ
Claims (3)
- 【請求項１】 複数の絶縁層（１）と、この絶縁層
（１）の少なくとも一層以上を貫通した、半導体チップ
搭載用の窪み（２）を有する多層プリント配線板であっ
て、上記窪み（２）を構成する貫通孔（１２）を有する
第１の絶縁層（１ａ）、上記第１の絶縁層（１ａ）の内
層面（４ａ）に形成された、上記貫通孔（１２）の端縁
（１３）に達する、異なる電位が加わる複数のべた状の
導電路層（５）、上記内層面（４ａ）と反対側の第１の
絶縁層（１ａ）の面（４ｂ）に形成された、異なる電位
が加わる複数の入力端子（６）、上記第１の絶縁層（１
ａ）の貫通孔（１２）の内壁（３）に、上記べた状の導
電路層（５）と入力端子（６）を各々連接する金属メッ
キ路（７）、及び、上記第１の絶縁層（１ａ）の貫通孔
（１２）に、べた状の導電路層（５）の境界に設けられ
た絶縁路（８）に連接し、メッキを削り取って上記第１
の絶縁層（１ａ）を露出させた分離路（９）を備えてい
ることを特徴とする多層プリント配線板。 - 【請求項２】 半導体チップ搭載用の窪み（２）と、こ
の窪み（２）の周囲に異なる電位のべた状の導電路層
（５）を有する多層プリント配線板を、下記の工程によ
り作製することを特徴とするプリント配線板の製造方
法。上記工程は、第１の回路板（１１ａ）に形成された
半導体チップ搭載用の貫通孔（１２）の内壁（３）に金
属メッキを施す工程、上記第１の回路板（１１ａ）の同
一の面であって、上記貫通孔（１２）の端縁（１３）に
達する、異なる電位のべた状の導電路層（５）を形成す
る工程、上記第１の回路板（１１ａ）の内壁（３）に形
成された金属メッキ層のうち、上記べた状の導電路層
（５）の境界に設けられた絶縁路（８）と接する金属メ
ッキ層を削り取り、上記べた状の導電路層（５）と連接
する金属メッキ路（７）を形成する工程、上記第１の回
路板（１１ａ）の金属メッキ路（７）と連接する入力端
子（６）を、べた状の導電路層（５）と反対側の第１の
回路板（１１ａ）上に形成する工程、及び、上記第１の
回路板（１１ａ）に形成されたべた状の導電路層（５）
に、半導体チップ搭載用の貫通孔（１２ａ）を有するプ
リプレグ（１０）を介して、第２の回路板（１１ｂ）を
重ね、加熱成形する工程からなる。 - 【請求項３】 請求項１記載の多層プリント配線板の窪
み（２）の底に半導体チップ（１４）を搭載したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151635A JPH098463A (ja) | 1995-06-19 | 1995-06-19 | 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151635A JPH098463A (ja) | 1995-06-19 | 1995-06-19 | 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098463A true JPH098463A (ja) | 1997-01-10 |
Family
ID=15522862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151635A Withdrawn JPH098463A (ja) | 1995-06-19 | 1995-06-19 | 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261181A (ja) * | 2001-02-27 | 2002-09-13 | Kyocera Corp | 半導体素子収納用パッケージおよびその製造方法 |
| JP2014232851A (ja) * | 2013-05-30 | 2014-12-11 | 京セラ株式会社 | 電子素子搭載用基板および電子装置 |
-
1995
- 1995-06-19 JP JP7151635A patent/JPH098463A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261181A (ja) * | 2001-02-27 | 2002-09-13 | Kyocera Corp | 半導体素子収納用パッケージおよびその製造方法 |
| JP2014232851A (ja) * | 2013-05-30 | 2014-12-11 | 京セラ株式会社 | 電子素子搭載用基板および電子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3895303B2 (ja) | メッキリード線を使用しないパッケージ基板の製造方法 | |
| US7754538B2 (en) | Packaging substrate structure with electronic components embedded therein and method for manufacturing the same | |
| US20060118931A1 (en) | Assembly structure and method for embedded passive device | |
| US20110314667A1 (en) | Method of manufacturing printed circuit board including electronic component embedded therein | |
| US7591067B2 (en) | Thermally enhanced coreless thin substrate with embedded chip and method for manufacturing the same | |
| US20080073771A1 (en) | Semiconductor package and semiconductor system in package using the same | |
| KR20110003453A (ko) | 회로판 및 그 제조방법 | |
| KR100907508B1 (ko) | 패키지 기판 및 그 제조방법 | |
| US8436463B2 (en) | Packaging substrate structure with electronic component embedded therein and method for manufacture of the same | |
| JP3899059B2 (ja) | 低抵抗高密度信号線をする電子パッケージおよびその製造方法 | |
| US6896173B2 (en) | Method of fabricating circuit substrate | |
| JPH07106509A (ja) | 多層構造半導体装置 | |
| JP2001015629A (ja) | 半導体装置及びその製造方法 | |
| JPH098463A (ja) | 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 | |
| JP2529987B2 (ja) | 多層印刷配線板装置の製造方法 | |
| CN101958292A (zh) | 印刷电路板、封装件及其制造方法 | |
| JPH098222A (ja) | 半導体装置を搭載した電子部品装置 | |
| JPH11102991A (ja) | 半導体素子搭載フレーム | |
| CN113838829B (zh) | 封装载板及其制作方法 | |
| KR20050073678A (ko) | 비지에이 타입 패키지의 제조방법 | |
| JPH0553269U (ja) | 高周波シールド構造を有する多層配線基板 | |
| JPH01183195A (ja) | 多層印刷配線板装置の製造方法 | |
| JP2769723B2 (ja) | フィルムキャリア | |
| JP3959697B2 (ja) | 半導体装置及び半導体装置の製造方法並びに配線基板 | |
| JPH10308493A (ja) | 半導体装置及びその製造方法並びに多層プリント基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |