JPH098610A - 発振回路及びこれを用いた情報処理装置 - Google Patents
発振回路及びこれを用いた情報処理装置Info
- Publication number
- JPH098610A JPH098610A JP7149923A JP14992395A JPH098610A JP H098610 A JPH098610 A JP H098610A JP 7149923 A JP7149923 A JP 7149923A JP 14992395 A JP14992395 A JP 14992395A JP H098610 A JPH098610 A JP H098610A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- input
- terminal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 56
- 230000007704 transition Effects 0.000 claims abstract description 16
- 230000004044 response Effects 0.000 claims abstract description 12
- 230000010365 information processing Effects 0.000 claims description 15
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
Abstract
(57)【要約】
【目的】 発振回路の発振信号の繰返し周波数を変化さ
せる。 【構成】 セット入力端子への入力遷移に応答して正出
力端子の出力が遷移しかつリセット入力端子への入力遷
移に応答して負出力端子の出力が遷移するフリップフロ
ップ３を設ける。このフリップフロップ３の正出力端子
の出力とリセット入力端子の入力との間に遅延素子４を
設け、負出力端子の出力とセット入力端子の入力との間
に遅延手段５〜８を設ける。外部入力に応じて遅延手段
５〜８をセレクタ９で選択し、この選択出力を発振信号
として導出する。 【効果】 ＣＰＵがアクセスするデバイスに応じて発振
信号の繰返し周波数を変化させることができ、各デバイ
スに適した周波数での動作を実現できる。
せる。 【構成】 セット入力端子への入力遷移に応答して正出
力端子の出力が遷移しかつリセット入力端子への入力遷
移に応答して負出力端子の出力が遷移するフリップフロ
ップ３を設ける。このフリップフロップ３の正出力端子
の出力とリセット入力端子の入力との間に遅延素子４を
設け、負出力端子の出力とセット入力端子の入力との間
に遅延手段５〜８を設ける。外部入力に応じて遅延手段
５〜８をセレクタ９で選択し、この選択出力を発振信号
として導出する。 【効果】 ＣＰＵがアクセスするデバイスに応じて発振
信号の繰返し周波数を変化させることができ、各デバイ
スに適した周波数での動作を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は発振回路及びこれを用い
た情報処理装置に関し、特にディジタル同期回路用の発
振回路及びこれを用いた情報処理装置に関する。
た情報処理装置に関し、特にディジタル同期回路用の発
振回路及びこれを用いた情報処理装置に関する。
【０００２】
【従来の技術】一般に、情報処理装置におけるＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
は一定の繰返し周波数を有する発振信号であるクロック
信号に同期して動作している。この発振信号は発振回路
によって生成される。
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
は一定の繰返し周波数を有する発振信号であるクロック
信号に同期して動作している。この発振信号は発振回路
によって生成される。
【０００３】ここで、従来の発振回路は、図５に示され
ているように、移相シフタ及び増幅アンプ１と、同調回
路２とを含んで構成されている。かかる発振回路は、図
６に示されているように、同調回路２の同調周波数に応
じた繰返し周波数の波形となり、その繰返し周波数は固
定であった。繰返し周波数が固定であるため、発振信号
のパルス幅（同図中のｔ）も固定であった。
ているように、移相シフタ及び増幅アンプ１と、同調回
路２とを含んで構成されている。かかる発振回路は、図
６に示されているように、同調回路２の同調周波数に応
じた繰返し周波数の波形となり、その繰返し周波数は固
定であった。繰返し周波数が固定であるため、発振信号
のパルス幅（同図中のｔ）も固定であった。
【０００４】
【発明が解決しようとする課題】上述した従来の発振回
路では、発振信号の繰返し周波数が固定であった。その
ため、発振信号の繰返し周波数を自在に、かつ瞬時に変
化させることのできる発振回路の実現が期待されてい
た。
路では、発振信号の繰返し周波数が固定であった。その
ため、発振信号の繰返し周波数を自在に、かつ瞬時に変
化させることのできる発振回路の実現が期待されてい
た。
【０００５】ところで、特開昭６４―７３８１４号公報
にはクロック信号の遅延量を変化させる回路が記載され
ているが、クロック信号の繰返し周波数自体は固定であ
り、上記の欠点を解決できない。また、特開平３―２６
０１６号公報にはクロック信号のパルス幅の制御を高精
度に行う回路が記載されているが、これもクロック信号
の繰返し周波数自体は固定であり、上記の欠点を解決で
きない。
にはクロック信号の遅延量を変化させる回路が記載され
ているが、クロック信号の繰返し周波数自体は固定であ
り、上記の欠点を解決できない。また、特開平３―２６
０１６号公報にはクロック信号のパルス幅の制御を高精
度に行う回路が記載されているが、これもクロック信号
の繰返し周波数自体は固定であり、上記の欠点を解決で
きない。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は発振信号の繰
返し周波数を自在に、かつ瞬時に変化させることのでき
る発振回路を提供することである。
るためになされたものであり、その目的は発振信号の繰
返し周波数を自在に、かつ瞬時に変化させることのでき
る発振回路を提供することである。
【０００７】
【課題を解決するための手段】本発明による情報処理装
置は、所定の周波数を有する発振信号を出力する発振回
路と、前記発振信号に応じて動作するＣＰＵとを含む情
報処理装置であって、前記発振回路は前記ＣＰＵがアク
セスするデバイスに応じて前記発振信号の周波数が変化
することを特徴とする。
置は、所定の周波数を有する発振信号を出力する発振回
路と、前記発振信号に応じて動作するＣＰＵとを含む情
報処理装置であって、前記発振回路は前記ＣＰＵがアク
セスするデバイスに応じて前記発振信号の周波数が変化
することを特徴とする。
【０００８】本発明による発振回路は、セット入力端子
への入力遷移に応答して正出力端子の出力が遷移しかつ
リセット入力端子への入力遷移に応答して負出力端子の
出力が遷移するフリップフロップと、前記正出力端子の
出力を遅延せしめて前記リセット入力端子に入力せしめ
る第１の遅延手段と、前記負出力端子の出力を遅延せし
めて前記セット入力端子に入力せしめる第２の遅延手段
と、外部入力に応じて前記第１及び第２の遅延手段の少
なくとも一方の遅延量を変化制御する遅延量制御手段と
を含み、前記第１及び第２の遅延手段のいずれか一方の
出力を発振信号として導出することを特徴とする。
への入力遷移に応答して正出力端子の出力が遷移しかつ
リセット入力端子への入力遷移に応答して負出力端子の
出力が遷移するフリップフロップと、前記正出力端子の
出力を遅延せしめて前記リセット入力端子に入力せしめ
る第１の遅延手段と、前記負出力端子の出力を遅延せし
めて前記セット入力端子に入力せしめる第２の遅延手段
と、外部入力に応じて前記第１及び第２の遅延手段の少
なくとも一方の遅延量を変化制御する遅延量制御手段と
を含み、前記第１及び第２の遅延手段のいずれか一方の
出力を発振信号として導出することを特徴とする。
【０００９】
【作用】セット入力端子への入力遷移に応答して正出力
端子の出力が遷移しかつリセット入力端子への入力遷移
に応答して負出力端子の出力が遷移するフリップフロッ
プを設ける。このフリップフロップの正出力端子の出力
とリセット入力端子の入力との間に第１の遅延手段を設
け、負出力端子の出力とセット入力端子の入力との間に
第２の遅延手段を設ける。外部入力に応じてこれら遅延
手段の少なくとも一方の遅延量を変化制御し、これら出
力の一方を発振信号として導出する。ＣＰＵのアドレス
に応じて遅延量を変化制御すれば、ＣＰＵがアクセスす
るデバイスに応じて発振信号の繰返し周波数を変化させ
ることができ、各デバイスに適した動作を実現できる。
端子の出力が遷移しかつリセット入力端子への入力遷移
に応答して負出力端子の出力が遷移するフリップフロッ
プを設ける。このフリップフロップの正出力端子の出力
とリセット入力端子の入力との間に第１の遅延手段を設
け、負出力端子の出力とセット入力端子の入力との間に
第２の遅延手段を設ける。外部入力に応じてこれら遅延
手段の少なくとも一方の遅延量を変化制御し、これら出
力の一方を発振信号として導出する。ＣＰＵのアドレス
に応じて遅延量を変化制御すれば、ＣＰＵがアクセスす
るデバイスに応じて発振信号の繰返し周波数を変化させ
ることができ、各デバイスに適した動作を実現できる。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明による発振回路の一実施例の
構成を示すブロック図である。図において、フリップフ
ロップ３は周知のリセット―セット型のフリップフロッ
プ（以下、ＦＦと呼ぶ）である。すなわちＦＦ３は、セ
ット入力端子ＳＥＴへの入力遷移に応答して正出力端子
Ｑの出力が遷移し、かつリセット入力端子ＲＳＴへの入
力遷移に応答して負出力端子バーＱの出力が遷移するフ
リップフロップである。
構成を示すブロック図である。図において、フリップフ
ロップ３は周知のリセット―セット型のフリップフロッ
プ（以下、ＦＦと呼ぶ）である。すなわちＦＦ３は、セ
ット入力端子ＳＥＴへの入力遷移に応答して正出力端子
Ｑの出力が遷移し、かつリセット入力端子ＲＳＴへの入
力遷移に応答して負出力端子バーＱの出力が遷移するフ
リップフロップである。
【００１２】このＦＦ３の正出力端子Ｑとリセット入力
端子ＲＳＴとの間には遅延素子（ディレイライン）４が
設けられている。一方、ＦＦ３の負出力端子バーＱには
４つの遅延素子５〜８が接続されており、これら４つの
遅延素子５〜８のうちの１つの遅延出力がセレクタ９で
選択されて発振信号として出力される。また、この発振
信号はＦＦ３のセット入力端子ＳＥＴに入力されてい
る。なお、遅延素子４〜８による遅延時間は、互いに異
なるものとし、本例ではｔａ〜ｔｅであるものとする。
端子ＲＳＴとの間には遅延素子（ディレイライン）４が
設けられている。一方、ＦＦ３の負出力端子バーＱには
４つの遅延素子５〜８が接続されており、これら４つの
遅延素子５〜８のうちの１つの遅延出力がセレクタ９で
選択されて発振信号として出力される。また、この発振
信号はＦＦ３のセット入力端子ＳＥＴに入力されてい
る。なお、遅延素子４〜８による遅延時間は、互いに異
なるものとし、本例ではｔａ〜ｔｅであるものとする。
【００１３】セレクタ９は、セレクタ入力端子Ａ及びＢ
への外部からの入力に応じて遅延素子５〜８の各出力を
選択して出力するものである。なお、同図の状態では遅
延素子５の出力が選択されている。
への外部からの入力に応じて遅延素子５〜８の各出力を
選択して出力するものである。なお、同図の状態では遅
延素子５の出力が選択されている。
【００１４】かかる構成において、ＦＦ３の正出力端子
Ｑの出力は遅延素子４を経由し、位相が反転されてＦＦ
３に戻り、同様に負出力端子バーＱの出力は遅延素子５
を経由し、位相が反転されてＦＦ３に戻る。したがっ
て、本回路は自走発振動作を行う。
Ｑの出力は遅延素子４を経由し、位相が反転されてＦＦ
３に戻り、同様に負出力端子バーＱの出力は遅延素子５
を経由し、位相が反転されてＦＦ３に戻る。したがっ
て、本回路は自走発振動作を行う。
【００１５】この発振動作について図２のタイムチャー
トを参照して説明する。同図には、図１におけるセレク
タ入力端子Ａ及びＢへの入力内容及び発振信号出力が示
されている。
トを参照して説明する。同図には、図１におけるセレク
タ入力端子Ａ及びＢへの入力内容及び発振信号出力が示
されている。
【００１６】本例では、ＦＦ３の正出力端子Ｑの出力側
に設けられている遅延素子４の遅延時間がｔａに固定さ
れている。そのため、図２を参照するとその波形のロー
レベルの期間は常にｔａで一定である。これに対し、Ｆ
Ｆ３の負出力端子バーＱの出力側に設けられている遅延
素子のうち、遅延素子８（遅延時間ｔｅ）、遅延素子５
（遅延時間ｔｂ）がセレクタ９で選択されると、セレク
タ入力端子Ａ及びＢへの入力によって、波形のハイレベ
ルの期間はｔｅ及びｔｂである。
に設けられている遅延素子４の遅延時間がｔａに固定さ
れている。そのため、図２を参照するとその波形のロー
レベルの期間は常にｔａで一定である。これに対し、Ｆ
Ｆ３の負出力端子バーＱの出力側に設けられている遅延
素子のうち、遅延素子８（遅延時間ｔｅ）、遅延素子５
（遅延時間ｔｂ）がセレクタ９で選択されると、セレク
タ入力端子Ａ及びＢへの入力によって、波形のハイレベ
ルの期間はｔｅ及びｔｂである。
【００１７】したがって、この図２の波形を参照する
と、発振信号の繰返し周波数が１周期毎に瞬時に変化す
ることになる。つまり、セレクタ９のセレクタ入力端子
Ａ及びＢへの入力内容を変えれば、任意の繰返し周波数
の発振信号を得ることができるのである。
と、発振信号の繰返し周波数が１周期毎に瞬時に変化す
ることになる。つまり、セレクタ９のセレクタ入力端子
Ａ及びＢへの入力内容を変えれば、任意の繰返し周波数
の発振信号を得ることができるのである。
【００１８】なお本例では遅延素子を、負出力端子バー
Ｑの出力側に４個設けているが、この数に限定されずよ
り多くの遅延素子を設けても良いことは明らかである。
この場合、セレクタの入力端子数を増加すれば良い。
Ｑの出力側に４個設けているが、この数に限定されずよ
り多くの遅延素子を設けても良いことは明らかである。
この場合、セレクタの入力端子数を増加すれば良い。
【００１９】また負出力端子バーＱの出力側ではなく、
正出力端子Ｑの出力側に複数の遅延素子を設け、セレク
タで選択しても良いことは明らかである。
正出力端子Ｑの出力側に複数の遅延素子を設け、セレク
タで選択しても良いことは明らかである。
【００２０】次に、この図１の発振回路を用いた情報処
理装置について図３を参照して説明する。
理装置について図３を参照して説明する。
【００２１】図においては、図１の発振回路１５の出力
である発振信号を、クロック信号としてＣＰＵ１０に供
給した構成が示されている。図においてＣＰＵ１０は、
アドレス１００を出力し、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）１２及びＲＡＭ（Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）１３をアクセスする。つま
り、ＲＯＭ１２及びＲＡＭ１３が、ＣＰＵ１０のアクセ
ス対象のデバイスである。
である発振信号を、クロック信号としてＣＰＵ１０に供
給した構成が示されている。図においてＣＰＵ１０は、
アドレス１００を出力し、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）１２及びＲＡＭ（Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）１３をアクセスする。つま
り、ＲＯＭ１２及びＲＡＭ１３が、ＣＰＵ１０のアクセ
ス対象のデバイスである。
【００２２】またアドレス１００はデコーダ１１におい
てデコードされ、デコーダ１１からはチップセレクト信
号１６及び１７が出力される。このチップセレクト信号
１６及び１７によって、ＲＯＭ１２及びＲＡＭ１３のい
ずれかが選択され、ＣＰＵ１０のアクセス対象となるデ
バイスが確定する。
てデコードされ、デコーダ１１からはチップセレクト信
号１６及び１７が出力される。このチップセレクト信号
１６及び１７によって、ＲＯＭ１２及びＲＡＭ１３のい
ずれかが選択され、ＣＰＵ１０のアクセス対象となるデ
バイスが確定する。
【００２３】さらにチップセレクト信号１６及び１７
は、発振回路１５のセレクタ入力端子Ａ及びＢにも入力
される。これにより、ＣＰＵ１０のアクセス対象のデバ
イスに適した発振信号が得られる。つまり、ＣＰＵ１０
がアクセスするデバイスに応じて発振信号の周波数が変
化するのである。
は、発振回路１５のセレクタ入力端子Ａ及びＢにも入力
される。これにより、ＣＰＵ１０のアクセス対象のデバ
イスに適した発振信号が得られる。つまり、ＣＰＵ１０
がアクセスするデバイスに応じて発振信号の周波数が変
化するのである。
【００２４】すなわち、チップセレクト信号１６及び１
７に応じて発振回路１５内の遅延素子を選択すれば、Ｒ
ＯＭ１２、ＲＡＭ１３に夫々適した繰返し周波数の発振
信号を得ることができるのである。しかも発振信号の繰
返し周波数を、１クロックサイクル毎に、かつ瞬時に変
化させることができるのである。したがって、ＣＰＵ１
０からのアドレス値毎に夫々最適な発振信号を得ること
ができるのである。
７に応じて発振回路１５内の遅延素子を選択すれば、Ｒ
ＯＭ１２、ＲＡＭ１３に夫々適した繰返し周波数の発振
信号を得ることができるのである。しかも発振信号の繰
返し周波数を、１クロックサイクル毎に、かつ瞬時に変
化させることができるのである。したがって、ＣＰＵ１
０からのアドレス値毎に夫々最適な発振信号を得ること
ができるのである。
【００２５】ここで、一般にＣＰＵがアクセスするデバ
イスのうちＲＯＭが最もアクセススピードが遅く、ＲＡ
Ｍはその次に遅い。このため、図４に示されているよう
に、ＲＯＭ１２に対するアクセス時のみかけ上の繰返し
周波数と、ＲＡＭ１３に対するアクセス時のみかけ上の
繰返し周波数とは異なるものとなる。そして、ＲＯＭ１
２に対するアクセス時のパルス幅は、ＲＡＭ１３に対す
るアクセス時のパルス幅よりも広くなる。
イスのうちＲＯＭが最もアクセススピードが遅く、ＲＡ
Ｍはその次に遅い。このため、図４に示されているよう
に、ＲＯＭ１２に対するアクセス時のみかけ上の繰返し
周波数と、ＲＡＭ１３に対するアクセス時のみかけ上の
繰返し周波数とは異なるものとなる。そして、ＲＯＭ１
２に対するアクセス時のパルス幅は、ＲＡＭ１３に対す
るアクセス時のパルス幅よりも広くなる。
【００２６】一般に、デバイスの種類によってアクセス
スピードが異なるため、従来は情報処理装置内に論理回
路等によるウエイト回路を設け、ウエイトサイクルを作
ってタイミング調整をする必要があった。これに対し、
上述したように、本装置ではアクセス対象のデバイスに
適した発振信号をＣＰＵ１０に供給することにより、タ
イミング調整が不要となり、ウエイト回路を設ける必要
がないのである。ＲＯＭやＲＡＭ以外のＩ／Ｏデバイス
等に対しても適切な遅延素子を選択すれば、最適な発振
信号を得ることができ、この発振信号でＣＰＵを動作さ
せることができる。
スピードが異なるため、従来は情報処理装置内に論理回
路等によるウエイト回路を設け、ウエイトサイクルを作
ってタイミング調整をする必要があった。これに対し、
上述したように、本装置ではアクセス対象のデバイスに
適した発振信号をＣＰＵ１０に供給することにより、タ
イミング調整が不要となり、ウエイト回路を設ける必要
がないのである。ＲＯＭやＲＡＭ以外のＩ／Ｏデバイス
等に対しても適切な遅延素子を選択すれば、最適な発振
信号を得ることができ、この発振信号でＣＰＵを動作さ
せることができる。
【００２７】ところで本情報処理装置では、発振信号の
繰返し周波数を、１クロックサイクル毎に変化させるこ
とができる。繰返し周波数が一定である場合は、装置か
ら生じるＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ
Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズは特定の周波数値を
有するものとなる。したがって、ノイズのエネルギが特
定の周波数に集中することになる。
繰返し周波数を、１クロックサイクル毎に変化させるこ
とができる。繰返し周波数が一定である場合は、装置か
ら生じるＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ
Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズは特定の周波数値を
有するものとなる。したがって、ノイズのエネルギが特
定の周波数に集中することになる。
【００２８】これに対し、本装置のように繰返し周波数
を１クロックサイクル毎に変化させれば、ＥＭＩノイズ
の周波数も特定の値ではなくなり、ノイズのエネルギは
拡散され、特定の周波数に集中することはない。この結
果、本装置ではＥＭＩノイズの与える影響が少ないので
ある。
を１クロックサイクル毎に変化させれば、ＥＭＩノイズ
の周波数も特定の値ではなくなり、ノイズのエネルギは
拡散され、特定の周波数に集中することはない。この結
果、本装置ではＥＭＩノイズの与える影響が少ないので
ある。
【００２９】
【発明の効果】以上説明したように本発明は、遅延素子
を選択することにより、発振回路の発振信号の繰返し周
波数を自在に、かつ瞬時に変化させることができるとい
う効果がある。また、かかる発振回路を用いて情報処理
装置を構成することにより、ＣＰＵ１０のアクセス対象
のデバイスに適した発振信号が得られ、タイミング調整
が不要で、ウエイト回路を設ける必要がないという効果
がある。さらに、繰返し周波数を１クロックサイクル毎
に変化させることにより、ＥＭＩノイズの周波数が特定
の周波数になることがなく、該ノイズの与える影響が少
ないという効果がある。
を選択することにより、発振回路の発振信号の繰返し周
波数を自在に、かつ瞬時に変化させることができるとい
う効果がある。また、かかる発振回路を用いて情報処理
装置を構成することにより、ＣＰＵ１０のアクセス対象
のデバイスに適した発振信号が得られ、タイミング調整
が不要で、ウエイト回路を設ける必要がないという効果
がある。さらに、繰返し周波数を１クロックサイクル毎
に変化させることにより、ＥＭＩノイズの周波数が特定
の周波数になることがなく、該ノイズの与える影響が少
ないという効果がある。
【図１】本発明の実施例による発振回路の構成を示すブ
ロック図である。
ロック図である。
【図２】図１の発振回路の動作を示すタイムチャートで
ある。
ある。
【図３】図１の発振回路を用いた情報処理装置の構成を
示すブロック図である。
示すブロック図である。
【図４】図３の情報処理装置の動作を示すタイムチャー
トである。
トである。
【図５】従来の発振回路の構成を示すブロック図であ
る。
る。
【図６】図５の発振回路の動作を示すタイムチャートで
ある。
ある。
３ フリップフロップ ４〜８ 遅延素子 ９ セレクタ １０ ＣＰＵ １１ デコーダ １２ ＲＯＭ １３ ＲＡＭ １５ 発振回路 １６、１７ チップセレクト信号 １００ アドレス
Claims (7)
- 【請求項１】 所定の周波数を有する発振信号を出力す
る発振回路と、前記発振信号に応じて動作するＣＰＵと
を含む情報処理装置であって、前記発振回路は前記ＣＰ
Ｕがアクセスするデバイスに応じて前記発振信号の周波
数が変化することを特徴とする情報処理装置。 - 【請求項２】 前記発振回路は、セット入力端子への入
力遷移に応答して正出力端子の出力が遷移しかつリセッ
ト入力端子への入力遷移に応答して負出力端子の出力が
遷移するフリップフロップと、前記正出力端子の出力を
遅延せしめて前記リセット入力端子に入力せしめる第１
の遅延手段と、前記負出力端子の出力を遅延せしめて前
記セット入力端子に入力せしめる第２の遅延手段と、外
部入力に応じて前記第１及び第２の遅延手段の少なくと
も一方の遅延量を変化制御する遅延量制御手段とを含
み、前記第１及び第２の遅延手段のいずれか一方の出力
を前記発振信号として導出することを特徴とする請求項
１記載の情報処理装置。 - 【請求項３】 前記遅延量制御手段は、互いに異なる遅
延量を有する複数の遅延素子と、前記外部入力に応じて
これら複数の遅延素子のいずれか１つを選択する選択手
段とを含むことを特徴とする請求項２記載の情報処理装
置。 - 【請求項４】 前記外部入力はＣＰＵからのアドレスで
あり、前記複数の遅延素子は前記ＣＰＵによってアクセ
スされるデバイスの動作周波数に応じた遅延量を有する
ことを特徴とする請求項３記載の情報処理装置。 - 【請求項５】 セット入力端子への入力遷移に応答して
正出力端子の出力が遷移しかつリセット入力端子への入
力遷移に応答して負出力端子の出力が遷移するフリップ
フロップと、前記正出力端子の出力を遅延せしめて前記
リセット入力端子に入力せしめる第１の遅延手段と、前
記負出力端子の出力を遅延せしめて前記セット入力端子
に入力せしめる第２の遅延手段と、外部入力に応じて前
記第１及び第２の遅延手段の少なくとも一方の遅延量を
変化制御する遅延量制御手段とを含み、前記第１及び第
２の遅延手段のいずれか一方の出力を発振信号として導
出することを特徴とする発振回路。 - 【請求項６】 前記遅延量制御手段は、互いに異なる遅
延量を有する複数の遅延素子と、前記外部入力に応じて
これら複数の遅延素子のいずれか１つを選択する選択手
段とを含むことを特徴とする請求項５記載の発振回路。 - 【請求項７】 前記外部入力はＣＰＵからのアドレスで
あり、前記複数の遅延素子は前記ＣＰＵによってアクセ
スされるデバイスの動作周波数に応じた遅延量を有する
ことを特徴とする請求項６記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149923A JPH098610A (ja) | 1995-06-16 | 1995-06-16 | 発振回路及びこれを用いた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149923A JPH098610A (ja) | 1995-06-16 | 1995-06-16 | 発振回路及びこれを用いた情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098610A true JPH098610A (ja) | 1997-01-10 |
Family
ID=15485541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149923A Pending JPH098610A (ja) | 1995-06-16 | 1995-06-16 | 発振回路及びこれを用いた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098610A (ja) |
-
1995
- 1995-06-16 JP JP7149923A patent/JPH098610A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| US4845390A (en) | Delay control circuit | |
| US5847590A (en) | Delay device and delay time measurement device using a ring oscillator | |
| US5119045A (en) | Pulse width modulation circuit | |
| US7688671B2 (en) | Semiconductor memory chip with on-die termination function | |
| KR20000011504A (ko) | 셀프타이밍제어회로 | |
| KR0133471B1 (ko) | 반도체 집적 회로(Semiconductor integrated circuit) | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| KR20060017859A (ko) | 클록의 시간 해상도 증가 장치와 펄스 폭 변조 신호 발생장치 및 방법 | |
| US5815694A (en) | Apparatus and method to change a processor clock frequency | |
| US6157267A (en) | Variable frequency multiple loop ring oscillator | |
| KR0176092B1 (ko) | 클럭 입력신호의 주파수 체배장치 | |
| JPH098610A (ja) | 発振回路及びこれを用いた情報処理装置 | |
| US4764687A (en) | Variable timing sequencer | |
| US6040723A (en) | Interface circuit with high speed data transmission | |
| KR100305027B1 (ko) | 지연장치 | |
| JPH02219117A (ja) | マイクロプロセッサ制御回路 | |
| JPH08149119A (ja) | ビット位相同期回路 | |
| KR100386949B1 (ko) | 디지털 데이터 처리 시스템 | |
| JP2006525750A (ja) | 波形グリッチ防止方法 | |
| JP2004343291A (ja) | 位相調整回路 | |
| JPH05315898A (ja) | トリガ同期回路 | |
| KR100537206B1 (ko) | 더블 데이터 레이트 싱크로너스 디램 | |
| KR19980050372A (ko) | 데이타 전송 동기용 클럭 발생장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031118 |