JPH02219117A - マイクロプロセッサ制御回路 - Google Patents
マイクロプロセッサ制御回路Info
- Publication number
- JPH02219117A JPH02219117A JP1040772A JP4077289A JPH02219117A JP H02219117 A JPH02219117 A JP H02219117A JP 1040772 A JP1040772 A JP 1040772A JP 4077289 A JP4077289 A JP 4077289A JP H02219117 A JPH02219117 A JP H02219117A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- clock
- circuit
- clock signal
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ制御回路に関し、特にＣＭ
Ｏ８構造を有するマイクロプロセッサ等の集積回路から
なる回路での消費電力を極力小さく抑えるためのマイク
ロプロセッサ制御回路に関する。
Ｏ８構造を有するマイクロプロセッサ等の集積回路から
なる回路での消費電力を極力小さく抑えるためのマイク
ロプロセッサ制御回路に関する。
従来、この種のマイクロプロセッサ制御回路としては、
ウェイト端子を利用してマイクロプロセッサの動作を一
時的に停止させるようにした構成がある。
ウェイト端子を利用してマイクロプロセッサの動作を一
時的に停止させるようにした構成がある。
上述した従来のマイクロプロセッサ制御回路では、マイ
クロプロセッサの動作が一時的に完全に停止されるので
、−時停止期間において消費電力を抑えることはできる
が如何なる制御動作も行えない状態になってしまい、そ
の間ではマイクロプロセッサに最低限の処理動作さえ行
わせることができないという欠点がある。
クロプロセッサの動作が一時的に完全に停止されるので
、−時停止期間において消費電力を抑えることはできる
が如何なる制御動作も行えない状態になってしまい、そ
の間ではマイクロプロセッサに最低限の処理動作さえ行
わせることができないという欠点がある。
本発明の目的は、上述の欠点を除去し消費電力を小さく
抑えている間でもマイクロプロセッサに動作を実行させ
られるようにしたマイクロプロセッサ制御回路を実現す
ることにある。
抑えている間でもマイクロプロセッサに動作を実行させ
られるようにしたマイクロプロセッサ制御回路を実現す
ることにある。
本発明の回路は、ＣＭＯ３構造を有する集積回路から成
り所要の動作速度を得られる範囲で最低の周波数のクロ
ック信号を選択するための選択信号を発するマイクロプ
ロセッサ回路と、前記選択信号に応答して周波数を可変
選択したクロック信号を発生し前記マイクロプロセッサ
回路へ送るクロック選択手段とを備えていることを特徴
とする。
り所要の動作速度を得られる範囲で最低の周波数のクロ
ック信号を選択するための選択信号を発するマイクロプ
ロセッサ回路と、前記選択信号に応答して周波数を可変
選択したクロック信号を発生し前記マイクロプロセッサ
回路へ送るクロック選択手段とを備えていることを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
参照番号１はＣＭＯＳ集積回路からなるマイクロプロセ
ッサ回路、２はマイクロプロセッサ（ＣＰＵ）、１０，
１１．及び１２はそれぞれＣＰＵ２に接続した入出力ポ
ート（Ｉｌｏ）、読出し専用メモリー（ＲＯＭ）、及び
書込み読出し両用メモリー（ｒ（ＡＭ） 、５はｎ個の
周波数の異なるクロック源５−１〜５−ｎを持つクロッ
ク回路、６はＣＰＵ２から与えられる選択信号の制御に
よりｎ個のクロック源５−１〜５−ｎから一つのクロッ
ク信号を選ぶセレクター回路を示す。
ッサ回路、２はマイクロプロセッサ（ＣＰＵ）、１０，
１１．及び１２はそれぞれＣＰＵ２に接続した入出力ポ
ート（Ｉｌｏ）、読出し専用メモリー（ＲＯＭ）、及び
書込み読出し両用メモリー（ｒ（ＡＭ） 、５はｎ個の
周波数の異なるクロック源５−１〜５−ｎを持つクロッ
ク回路、６はＣＰＵ２から与えられる選択信号の制御に
よりｎ個のクロック源５−１〜５−ｎから一つのクロッ
ク信号を選ぶセレクター回路を示す。
同図において、マイクロプロセッサ回路１が高速動作を
要求されないが最低限の制御動作だけは要求されるよう
な定常状態にある場合、マイクロプロセッサ２は、選択
信号をセレクター回路６へ送出してクロック源５−１〜
５−ｎの出力信号のうちで最も低い周波数のクロック信
号を選択させ、このクロック信号を受けて低速の動作を
行う。マイクロプロセッサ回路１はＣＭＯＳ集積回路よ
りなるので、消費電力はこの時最小となる。高速動作を
必要とするような事象が発生して非定常状態に移行する
場合には、マイクロプロセッサ２は、選択信号をセレク
ター回路６へ送信してクロック源５−１〜５−ｎの出力
信号のうちからその事象の処理に最適な、すなわち必要
とされる動作速度を満足する範囲内で最低の周波数のク
ロック信号を選択させ、このクロック信号により事象処
理を実行する。この結果、マイクロプロセッサ回路１は
、必要以上の高いクロック周波数で動作せずに済み、低
消費電力で所要の動作速度が得られる制御を実現できる
。なお、複数のクロック源５−１〜５−ｎの代りに電圧
制御形発振器（ＶＣＯ）を使用して、ＣＰＵ２からディ
ジタルデータの選択信号を与えＶＣＯの出力周波数を制
御しても良く、本実施例と同様な効果を得られることは
明らかである。
要求されないが最低限の制御動作だけは要求されるよう
な定常状態にある場合、マイクロプロセッサ２は、選択
信号をセレクター回路６へ送出してクロック源５−１〜
５−ｎの出力信号のうちで最も低い周波数のクロック信
号を選択させ、このクロック信号を受けて低速の動作を
行う。マイクロプロセッサ回路１はＣＭＯＳ集積回路よ
りなるので、消費電力はこの時最小となる。高速動作を
必要とするような事象が発生して非定常状態に移行する
場合には、マイクロプロセッサ２は、選択信号をセレク
ター回路６へ送信してクロック源５−１〜５−ｎの出力
信号のうちからその事象の処理に最適な、すなわち必要
とされる動作速度を満足する範囲内で最低の周波数のク
ロック信号を選択させ、このクロック信号により事象処
理を実行する。この結果、マイクロプロセッサ回路１は
、必要以上の高いクロック周波数で動作せずに済み、低
消費電力で所要の動作速度が得られる制御を実現できる
。なお、複数のクロック源５−１〜５−ｎの代りに電圧
制御形発振器（ＶＣＯ）を使用して、ＣＰＵ２からディ
ジタルデータの選択信号を与えＶＣＯの出力周波数を制
御しても良く、本実施例と同様な効果を得られることは
明らかである。
以上説明したように本発明は、制御目的に応じてクロッ
ク周波数を可変することにより、低消費力でかつ処理速
度が最適なマイクロプロセッタシステムを提供すること
ができる。
ク周波数を可変することにより、低消費力でかつ処理速
度が最適なマイクロプロセッタシステムを提供すること
ができる。
第１図は本発明の実施例のブロック図である。
１・・・マイクロプロセッサ回路、２・・・マイクロプ
ロセッサ（ＣＰＵ）、５・・・クロック回路、６・・・
セレクター回路、５−１〜５−ｎ・・・クロック源。
ロセッサ（ＣＰＵ）、５・・・クロック回路、６・・・
セレクター回路、５−１〜５−ｎ・・・クロック源。
Claims (1)
- ＣＭＯＳ構造を有する集積回路から成り所要の動作速度
を得られる範囲で最低の周波数のクロック信号を選択す
るための選択信号を発するマイクロプロセッサ回路と、
前記選択信号に応答して周波数を可変選択したクロック
信号を発生し前記マイクロプロセッサ回路へ送るクロッ
ク選択手段とを備えていることを特徴とするマイクロプ
ロセッサ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040772A JPH02219117A (ja) | 1989-02-20 | 1989-02-20 | マイクロプロセッサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040772A JPH02219117A (ja) | 1989-02-20 | 1989-02-20 | マイクロプロセッサ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219117A true JPH02219117A (ja) | 1990-08-31 |
Family
ID=12589925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040772A Pending JPH02219117A (ja) | 1989-02-20 | 1989-02-20 | マイクロプロセッサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016184279A (ja) * | 2015-03-26 | 2016-10-20 | ラピスセミコンダクタ株式会社 | 情報処理装置 |
| JP2018112861A (ja) * | 2017-01-11 | 2018-07-19 | キヤノン株式会社 | 乱数生成装置、集積回路 |
-
1989
- 1989-02-20 JP JP1040772A patent/JPH02219117A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016184279A (ja) * | 2015-03-26 | 2016-10-20 | ラピスセミコンダクタ株式会社 | 情報処理装置 |
| JP2018112861A (ja) * | 2017-01-11 | 2018-07-19 | キヤノン株式会社 | 乱数生成装置、集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2507833B2 (ja) | マイクロコンピュ−タ | |
| US5652536A (en) | Non-glitch clock switching circuit | |
| JP4686065B2 (ja) | クロック制御装置およびクロック制御方法 | |
| US5606293A (en) | Clock generator for microcomputer having reduced start-up time | |
| JPH02219117A (ja) | マイクロプロセッサ制御回路 | |
| US5822572A (en) | Electronic equipment that changes active time of signals for a peripheral circuit from a microprocessor that switches its operating clock frequency | |
| US7171577B2 (en) | Methods and apparatus for a system clock divider | |
| JP2758702B2 (ja) | 集積回路装置 | |
| JP2003067324A (ja) | インタフェース回路 | |
| JPH0224712A (ja) | データ処理回路 | |
| JPH0362611A (ja) | クロック発生回路 | |
| JPH098610A (ja) | 発振回路及びこれを用いた情報処理装置 | |
| JPS6081627A (ja) | 電子計算装置 | |
| JP2000013196A (ja) | クロック選択回路 | |
| JPH0318912A (ja) | クロック信号発生回路 | |
| JPH11250032A (ja) | メモリを内蔵する集積回路装置 | |
| JP4754715B2 (ja) | クロック信号の選択出力方法および選択出力回路 | |
| JPH02130020A (ja) | 遅延回路 | |
| JPH06175956A (ja) | Ｓｃｓｉコントローラ | |
| JPS62163130A (ja) | マイクロコンピユ−タの動作速度制御装置 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH0247743A (ja) | マイクロコンピュータ | |
| JPH05275931A (ja) | 可変周波数発振回路 | |
| JPH0553676A (ja) | 半導体装置 | |
| JPH025133A (ja) | 動作速度可変形コンピュータシステム |