JPH098859A - 遅延検波回路 - Google Patents
遅延検波回路Info
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- 238000005070 sampling Methods 0.000 claims description 17
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000000819 phase cycle Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013139 quantization Methods 0.000 description 6
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- 230000003111 delayed effect Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換器の消費電力を低減する。
【構成】 ベースバンド信号Ｉ、Ｑをそれぞれ少語長Ａ
／Ｄ変換器１０１、１０２と多語長Ａ／Ｄ変換器１０
３、１０４でディジタル信号ｄ１〜ｄ４とし、これをマ
ルチプレクサ１０６で直交信号の各成分ごとの多重化時
系列データＤＩ、ＤＱにする。そしてＤＩとＤＱの比か
ら位相角θの時系列データを求め、これをデマルチプレ
クサ１０８で少語長Ａ／Ｄ変換器出力対応の時系列デー
タθ１と多語長Ａ／Ｄ変換器出力対応の時系列データθ
２に分離し、θ１からＤＰＬＬ１１３によりシンボルク
ロックを抽出し、θ２から判定回路１１４によって復調
出力を得る。 【効果】 多語長Ａ／Ｄ変換器、少語長Ａ／Ｄ変換器と
もに従来よりスイッチレグ回数が大幅にへり、消費電力
が低減できる。
／Ｄ変換器１０１、１０２と多語長Ａ／Ｄ変換器１０
３、１０４でディジタル信号ｄ１〜ｄ４とし、これをマ
ルチプレクサ１０６で直交信号の各成分ごとの多重化時
系列データＤＩ、ＤＱにする。そしてＤＩとＤＱの比か
ら位相角θの時系列データを求め、これをデマルチプレ
クサ１０８で少語長Ａ／Ｄ変換器出力対応の時系列デー
タθ１と多語長Ａ／Ｄ変換器出力対応の時系列データθ
２に分離し、θ１からＤＰＬＬ１１３によりシンボルク
ロックを抽出し、θ２から判定回路１１４によって復調
出力を得る。 【効果】 多語長Ａ／Ｄ変換器、少語長Ａ／Ｄ変換器と
もに従来よりスイッチレグ回数が大幅にへり、消費電力
が低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号で位相
差変調された変調信号の復調を行う遅延検波回路に係
り、とくに携帯用無線機等の消費電力の節減が要求され
る場合に好適な遅延検波回路に関する。
差変調された変調信号の復調を行う遅延検波回路に係
り、とくに携帯用無線機等の消費電力の節減が要求され
る場合に好適な遅延検波回路に関する。
【０００２】
【従来の技術】ディジタル方式の無線電話装置等で用い
られる従来のＱＰＳＫ方式の遅延検波回路の構成例を図
２に示す。受信信号を直交検波した後のベースバンド信
号である直交検波信号Ｉ、Ｑは、シンボルレートの２倍
以上のサンプリング速度で多語長Ａ／Ｄ変換器２０１、
２０２によりディジタル信号に変換される。ここで多語
長Ａ／Ｄ変換器というのは、量子化ビット数、即ち語長
が２〜３ビット以下のものを少語長Ａ／Ｄ変換器とした
とき、これに比べて語長の長い、例えば語長が８ビット
以上のＡ／Ｄ変換器を指すものとする。
られる従来のＱＰＳＫ方式の遅延検波回路の構成例を図
２に示す。受信信号を直交検波した後のベースバンド信
号である直交検波信号Ｉ、Ｑは、シンボルレートの２倍
以上のサンプリング速度で多語長Ａ／Ｄ変換器２０１、
２０２によりディジタル信号に変換される。ここで多語
長Ａ／Ｄ変換器というのは、量子化ビット数、即ち語長
が２〜３ビット以下のものを少語長Ａ／Ｄ変換器とした
とき、これに比べて語長の長い、例えば語長が８ビット
以上のＡ／Ｄ変換器を指すものとする。
【０００３】位相検出回路２０３は、Ａ／Ｄ変換器２０
１、２０２出力よりアークタンジェントを求める等の計
算を行って受信信号の位相θを算出し出力する。ディジ
タル信号の１シンボル時間をＴとすると、遅延検波で
は、Ｔ時間前の信号の位相と現時点の信号の位相の差分
を取るため、Ｎ（オーバーサンプリング数）サンプル分
の遅延回路２０４を用いて上記θを１シンボル時間Ｔだ
け遅らせた遅延信号を作成する。この場合、Ａ／Ｄ変換
器２０１、２０２の語長（量子化ビット数）をｍとする
と、１サンプル値がｍビットで表されるからｍ×Ｎビッ
ト分、つまりｍ×Ｎ段の遅延素子を備えた遅延回路を用
いることになる。こうして１シンボル分遅延された位相
と現時点の位相の差が差分回路２０５で算出される。デ
ィジタル位相同期回路（以下ＤＰＬＬという）２０６
は、差分回路２０５出力からシンボルクロック位相を抽
出し、この抽出位相のタイミングで差分回路２０５出力
の位相値が判定回路２０７で判定され、復調ディジタル
信号（ＤＥＭ ＯＵＴ）が得られる。
１、２０２出力よりアークタンジェントを求める等の計
算を行って受信信号の位相θを算出し出力する。ディジ
タル信号の１シンボル時間をＴとすると、遅延検波で
は、Ｔ時間前の信号の位相と現時点の信号の位相の差分
を取るため、Ｎ（オーバーサンプリング数）サンプル分
の遅延回路２０４を用いて上記θを１シンボル時間Ｔだ
け遅らせた遅延信号を作成する。この場合、Ａ／Ｄ変換
器２０１、２０２の語長（量子化ビット数）をｍとする
と、１サンプル値がｍビットで表されるからｍ×Ｎビッ
ト分、つまりｍ×Ｎ段の遅延素子を備えた遅延回路を用
いることになる。こうして１シンボル分遅延された位相
と現時点の位相の差が差分回路２０５で算出される。デ
ィジタル位相同期回路（以下ＤＰＬＬという）２０６
は、差分回路２０５出力からシンボルクロック位相を抽
出し、この抽出位相のタイミングで差分回路２０５出力
の位相値が判定回路２０７で判定され、復調ディジタル
信号（ＤＥＭ ＯＵＴ）が得られる。
【０００４】
【発明が解決しようとする課題】ディジタル回路のパル
スの立ち上がり、立ち下がり時点には回路の充放電が生
じ、このために消費電力が大きくなる。従って、上記の
従来回路では多語長Ａ／Ｄ変換器の出力パルスが１シン
ボル時間Ｔの間にｍ×Ｎ個となって電力消費量が大きく
なる。また、遅延回路もｍ×Ｎ段のシフトレジスタ等の
遅延素子の多い回路で構成され、回路規模が増大すると
いう問題があった。
スの立ち上がり、立ち下がり時点には回路の充放電が生
じ、このために消費電力が大きくなる。従って、上記の
従来回路では多語長Ａ／Ｄ変換器の出力パルスが１シン
ボル時間Ｔの間にｍ×Ｎ個となって電力消費量が大きく
なる。また、遅延回路もｍ×Ｎ段のシフトレジスタ等の
遅延素子の多い回路で構成され、回路規模が増大すると
いう問題があった。
【０００５】本発明の目的は、Ａ／Ｄ変換器に於る電力
消費量が少なく、かつ遅延回路をより小さい規模で実現
可能な遅延検波回路を提供するにある。
消費量が少なく、かつ遅延回路をより小さい規模で実現
可能な遅延検波回路を提供するにある。
【０００６】
【課題を解決するための手段】本発明は、４相位相差変
調信号を直交検波して生成した第１及び第２のベースバ
ンド信号をサンプリングクロックによりサンプリングし
て少語長の第１及び第２のディジタル信号を生成する少
語長Ａ／Ｄ変換器と、前記第１及び第２のベースバンド
信号をシンボルクロックによりサンプリングして多語長
の第３及び第４のディジタル信号を生成するための多語
長Ａ／Ｄ変換器と、前記第１及び第２のディジタル信号
の比の逆正接から第１の位相時系列データを算出しまた
前記第３及び第４のディジタル信号の比の逆正接から第
２の位相時系列データを算出するための位相検出手段
と、前記第１の位相時系列データを前記サンプリングク
ロックの一周期分遅延させるための第１の遅延回路と、
前記第１の位相時系列データと前記第１の遅延回路の出
力との差を求める第１の減算器と、該第１の減算器の出
力から前記シンボルクロックを生成するための位相周期
回路と、前記第２の位相時系列データを前記シンボルク
ロックの一周期分遅延させるための第２の遅延回路と、
前記第２の時系列データと前記第２の遅延回路の出力と
の差を求める第２の減算器と、該第２の減算器の出力と
前記シンボルクロックの位相で判定して復調出力を生成
する判定回路と、を備えたことを特徴とする遅延検波回
路を開示する。
調信号を直交検波して生成した第１及び第２のベースバ
ンド信号をサンプリングクロックによりサンプリングし
て少語長の第１及び第２のディジタル信号を生成する少
語長Ａ／Ｄ変換器と、前記第１及び第２のベースバンド
信号をシンボルクロックによりサンプリングして多語長
の第３及び第４のディジタル信号を生成するための多語
長Ａ／Ｄ変換器と、前記第１及び第２のディジタル信号
の比の逆正接から第１の位相時系列データを算出しまた
前記第３及び第４のディジタル信号の比の逆正接から第
２の位相時系列データを算出するための位相検出手段
と、前記第１の位相時系列データを前記サンプリングク
ロックの一周期分遅延させるための第１の遅延回路と、
前記第１の位相時系列データと前記第１の遅延回路の出
力との差を求める第１の減算器と、該第１の減算器の出
力から前記シンボルクロックを生成するための位相周期
回路と、前記第２の位相時系列データを前記シンボルク
ロックの一周期分遅延させるための第２の遅延回路と、
前記第２の時系列データと前記第２の遅延回路の出力と
の差を求める第２の減算器と、該第２の減算器の出力と
前記シンボルクロックの位相で判定して復調出力を生成
する判定回路と、を備えたことを特徴とする遅延検波回
路を開示する。
【０００７】
【作用】シンボルクロックを抽出するための少語長Ａ／
Ｄ変換器は、サンプリング数は通常のものであるが出力
語長が小さく、従って単位時間当たりのパルス変換点も
少ない。一方復調信号を得るための多語長Ａ／Ｄ変換器
は、出力語長は長いがサンプリング数が少なく、やはり
単位時間当たりのパルス変換点が少なくてよい。このこ
とからＡ／Ｄ変換器の消費電力が少なくてよく、かつ遅
延回路の素子数も少なくできる。
Ｄ変換器は、サンプリング数は通常のものであるが出力
語長が小さく、従って単位時間当たりのパルス変換点も
少ない。一方復調信号を得るための多語長Ａ／Ｄ変換器
は、出力語長は長いがサンプリング数が少なく、やはり
単位時間当たりのパルス変換点が少なくてよい。このこ
とからＡ／Ｄ変換器の消費電力が少なくてよく、かつ遅
延回路の素子数も少なくできる。
【０００８】
【実施例】以下、本発明を図１の実施例により詳細に説
明する。図１に於て、受信信号を直交検波して得られた
ベースバンド信号である直交検波信号Ｉ、Ｑは、少語長
Ａ／Ｄ変換器１０１及び１０２と、多語長Ａ／Ｄ変換器
１０３及び１０４へ入力される。少語長Ａ／Ｄ変換器１
０１及び１０２は、クロック発生器１０５からのサンプ
リングクロックにより入力信号Ｉ、Ｑをサンプリング
し、少語長の量子化を行ってディジタル信号を出力す
る。一方多語長Ａ／Ｄ変換器１０３及び１０４は、シン
ボルクロックにより入力信号Ｉ、Ｑをサンプリングし、
多語長の量子化を行ってディジタル信号を出力する。こ
こでクロック発生器１０５からのサンプリングクロック
は、１シンボル期間ＴSBの間にＮ（オーバーサンプリン
グ数）個のパルスを含む周期ＴSPのパルス列であり、シ
ンボルクロックをＮ逓倍したものであるとする。また以
下ではＮ＝８とする。
明する。図１に於て、受信信号を直交検波して得られた
ベースバンド信号である直交検波信号Ｉ、Ｑは、少語長
Ａ／Ｄ変換器１０１及び１０２と、多語長Ａ／Ｄ変換器
１０３及び１０４へ入力される。少語長Ａ／Ｄ変換器１
０１及び１０２は、クロック発生器１０５からのサンプ
リングクロックにより入力信号Ｉ、Ｑをサンプリング
し、少語長の量子化を行ってディジタル信号を出力す
る。一方多語長Ａ／Ｄ変換器１０３及び１０４は、シン
ボルクロックにより入力信号Ｉ、Ｑをサンプリングし、
多語長の量子化を行ってディジタル信号を出力する。こ
こでクロック発生器１０５からのサンプリングクロック
は、１シンボル期間ＴSBの間にＮ（オーバーサンプリン
グ数）個のパルスを含む周期ＴSPのパルス列であり、シ
ンボルクロックをＮ逓倍したものであるとする。また以
下ではＮ＝８とする。
【０００９】図３はこれら少語長Ａ／Ｄ変換器及び多語
長Ａ／Ｄ変換器の動作例を示す波形図であり、各Ａ／Ｄ
変換器１０１〜１０４のディジタル出力ｄ１〜ｄ４が示
されている。この例では少語長Ａ／Ｄ変換器１０１、１
０２は入力の正負のみを示す１ビット量子化を行ってお
り、出力ｄ１、ｄ２の１つの矢印が１つのサンプル値を
表している。また多語長Ａ／Ｄ変換器１０３、１０４は
８ビット量子化を行っていて、その８ビットで表される
サンプル値が図の１つの矢印で示されている。
長Ａ／Ｄ変換器の動作例を示す波形図であり、各Ａ／Ｄ
変換器１０１〜１０４のディジタル出力ｄ１〜ｄ４が示
されている。この例では少語長Ａ／Ｄ変換器１０１、１
０２は入力の正負のみを示す１ビット量子化を行ってお
り、出力ｄ１、ｄ２の１つの矢印が１つのサンプル値を
表している。また多語長Ａ／Ｄ変換器１０３、１０４は
８ビット量子化を行っていて、その８ビットで表される
サンプル値が図の１つの矢印で示されている。
【００１０】図１に戻って、上記のようにしてディジタ
ル化された信号ｄ１〜ｄ４は、マルチプレクサ１０６に
より時分割多重化され、２つのパルス列に変換される。
即ち、少語長Ａ／Ｄ変換器１０１及び多語長Ａ／Ｄ変換
器１０３により、入力信号Ｉをディジタル化した出力ｄ
１及びｄ３が多重化されて１つのパルス列信号ＤＩとさ
れ、少語長Ａ／Ｄ変換器１０２及び多語長Ａ／Ｄ変換器
１０４により入力信号Ｑをディジタル化した出力ｄ２及
びｄ４が多重化されて１つのパルス列信号ＤＱとされ
る。
ル化された信号ｄ１〜ｄ４は、マルチプレクサ１０６に
より時分割多重化され、２つのパルス列に変換される。
即ち、少語長Ａ／Ｄ変換器１０１及び多語長Ａ／Ｄ変換
器１０３により、入力信号Ｉをディジタル化した出力ｄ
１及びｄ３が多重化されて１つのパルス列信号ＤＩとさ
れ、少語長Ａ／Ｄ変換器１０２及び多語長Ａ／Ｄ変換器
１０４により入力信号Ｑをディジタル化した出力ｄ２及
びｄ４が多重化されて１つのパルス列信号ＤＱとされ
る。
【００１１】図４は、この多重化されたパルス列信号Ｄ
Ｉ、ＤＱを示すもので、各矢印は８ビットから成るデー
タの値をしめしており、図３のｄ１〜ｄ４の１つの矢印
と同じ意味である。また細線の矢印は少語長Ａ／Ｄ変換
器出力ｄ１、ｄ２を、太線の矢印は多語長Ａ／Ｄ変換器
出力ｄ３、ｄ４を示している。但し細線の矢印は、図３
のｄ１、ｄ２の段階では１ビットのパルスで表されてい
たが、これに“０”を７個後ろにつけて８ビットパルス
を表すものとする。太線矢印はもともと８ビットデータ
を表しているので、上記のようにしてパルス列レベルの
周期を合わせている。さらに多重化の前には図４の太線
矢印の位置にも細線矢印のデータ（ｄ１、ｄ２のデー
タ）が存在していたが、多重化にあたってこれを除去し
て太線矢印のデータが挿入されている。このようにｄ
１、ｄ２のパルスに欠損が生じても、後述のようにこれ
からはシンボルクロックを抽出するだけなので問題は生
じない。
Ｉ、ＤＱを示すもので、各矢印は８ビットから成るデー
タの値をしめしており、図３のｄ１〜ｄ４の１つの矢印
と同じ意味である。また細線の矢印は少語長Ａ／Ｄ変換
器出力ｄ１、ｄ２を、太線の矢印は多語長Ａ／Ｄ変換器
出力ｄ３、ｄ４を示している。但し細線の矢印は、図３
のｄ１、ｄ２の段階では１ビットのパルスで表されてい
たが、これに“０”を７個後ろにつけて８ビットパルス
を表すものとする。太線矢印はもともと８ビットデータ
を表しているので、上記のようにしてパルス列レベルの
周期を合わせている。さらに多重化の前には図４の太線
矢印の位置にも細線矢印のデータ（ｄ１、ｄ２のデー
タ）が存在していたが、多重化にあたってこれを除去し
て太線矢印のデータが挿入されている。このようにｄ
１、ｄ２のパルスに欠損が生じても、後述のようにこれ
からはシンボルクロックを抽出するだけなので問題は生
じない。
【００１２】マルチプレクサ１０６により多重化して生
成されたパルス列信号ＤＩ、ＤＱは位相検出回路１０７
へ入力され、ここでｔａｎ-1（ＤＱ／ＤＩ）の演算を行
って位相角θが検出される。この演算は図４の各矢印ご
とに１つのθを算出するもので、その結果が図５に示さ
れている。
成されたパルス列信号ＤＩ、ＤＱは位相検出回路１０７
へ入力され、ここでｔａｎ-1（ＤＱ／ＤＩ）の演算を行
って位相角θが検出される。この演算は図４の各矢印ご
とに１つのθを算出するもので、その結果が図５に示さ
れている。
【００１３】マルチプレクサ１０８は、位相検出回路１
０７から出力された位相角θの図５のような時系列デー
タを、少語長Ａ／Ｄ変換器１０１、１０２の出力ｄ１、
ｄ２に対応する位相角時系列データθ１と、多語長Ａ／
Ｄ変換器１０３、１０４の出力ｄ３、ｄ４に対応する位
相角時系列データθ２とに分離する。図６は、図５の時
系列データを分離した結果を示している。
０７から出力された位相角θの図５のような時系列デー
タを、少語長Ａ／Ｄ変換器１０１、１０２の出力ｄ１、
ｄ２に対応する位相角時系列データθ１と、多語長Ａ／
Ｄ変換器１０３、１０４の出力ｄ３、ｄ４に対応する位
相角時系列データθ２とに分離する。図６は、図５の時
系列データを分離した結果を示している。
【００１４】こうした分離された時系列データのうち、
θ１に対しては遅延回路１０９と減算器１１１とにより
隣接位相差が算出され、その差出力からＤＰＬＬ１１３
によりシンボルクロックが抽出される。時系列データθ
１は少語長Ａ／Ｄ変換器１０１、１０２出力から求めら
れた位相値の系列であって、その語長は短くて量子化誤
差は大きいが、シンボルクロックの抽出はシンボル間の
位相変化情報により行われるので、サンプル数が十分で
あればクロック抽出は十分行える。
θ１に対しては遅延回路１０９と減算器１１１とにより
隣接位相差が算出され、その差出力からＤＰＬＬ１１３
によりシンボルクロックが抽出される。時系列データθ
１は少語長Ａ／Ｄ変換器１０１、１０２出力から求めら
れた位相値の系列であって、その語長は短くて量子化誤
差は大きいが、シンボルクロックの抽出はシンボル間の
位相変化情報により行われるので、サンプル数が十分で
あればクロック抽出は十分行える。
【００１５】一方、デマルチプレクサ１０８により分離
された時系列データθ２からは、遅延回路１１０と減算
器１１２とによって隣接位相差が算出され、その差出力
が判定回路１１４で判定されて復調ディジタル信号（Ｄ
ＥＭ ＯＵＴ）が得られる。この判定出力は、多語長で
はあるがサンプル数が少ない多語長Ａ／Ｄ変換器１０
３、１０４の出力から遅延検波して判定したものであ
る。従って多語長Ａ／Ｄ変換器１０３、１０４に於るサ
ンプリングのタイミングが実質的なシンボル判定のタイ
ミングとなっている必要がある。しかしシンボルクロッ
クは既に別の経路で検出され同期がとられていて、これ
を用いて多語長Ａ／Ｄ変換器に於るサンプリングを行っ
ているから、このサンプリングを実質的なシンボル判定
タイミングするという条件は満たされている。
された時系列データθ２からは、遅延回路１１０と減算
器１１２とによって隣接位相差が算出され、その差出力
が判定回路１１４で判定されて復調ディジタル信号（Ｄ
ＥＭ ＯＵＴ）が得られる。この判定出力は、多語長で
はあるがサンプル数が少ない多語長Ａ／Ｄ変換器１０
３、１０４の出力から遅延検波して判定したものであ
る。従って多語長Ａ／Ｄ変換器１０３、１０４に於るサ
ンプリングのタイミングが実質的なシンボル判定のタイ
ミングとなっている必要がある。しかしシンボルクロッ
クは既に別の経路で検出され同期がとられていて、これ
を用いて多語長Ａ／Ｄ変換器に於るサンプリングを行っ
ているから、このサンプリングを実質的なシンボル判定
タイミングするという条件は満たされている。
【００１６】以上の実施例によれば、少語長Ａ／Ｄ変換
器１０１、１０２は従来と同じサンプル数であるが語長
が短いので単位時間当たりのパルスの変換点は少なくて
すむ。また、前述のように多重化にあたって“０”を付
加すると、論理的にはパルス数は増える。しかしこのパ
ルス列は通常１００％デューティで、“０”に対しては
レベル変化のないパルスが用いられるから、パルスの変
換点を増やすことはない。一方多語長Ａ／Ｄ変換器１０
３、１０４の方は多語長であるがサンプル数が少ない。
このためやはり単位時間当たりのパルスの変換点は少な
い。このようにして、本実施例の構成を用いることによ
りＡ／Ｄ変換器に於る消費電力を大幅に低減できる。ま
た、遅延回路１０９、１１０に於る遅延素子の所要個数
も、上記と同じ理由によって少なくできる。
器１０１、１０２は従来と同じサンプル数であるが語長
が短いので単位時間当たりのパルスの変換点は少なくて
すむ。また、前述のように多重化にあたって“０”を付
加すると、論理的にはパルス数は増える。しかしこのパ
ルス列は通常１００％デューティで、“０”に対しては
レベル変化のないパルスが用いられるから、パルスの変
換点を増やすことはない。一方多語長Ａ／Ｄ変換器１０
３、１０４の方は多語長であるがサンプル数が少ない。
このためやはり単位時間当たりのパルスの変換点は少な
い。このようにして、本実施例の構成を用いることによ
りＡ／Ｄ変換器に於る消費電力を大幅に低減できる。ま
た、遅延回路１０９、１１０に於る遅延素子の所要個数
も、上記と同じ理由によって少なくできる。
【００１７】
【発明の効果】本発明によれば、Ａ／Ｄ変換器に於る消
費電力を大幅に低減でき、遅延回路を少ない遅延素子数
で構成できるという効果がある。
費電力を大幅に低減でき、遅延回路を少ない遅延素子数
で構成できるという効果がある。
【図１】本発明の遅延検波回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】従来の遅延検波回路の構成例を示すブロック図
である。
である。
【図３】少語長Ａ／Ｄ変換器及び多語長Ａ／Ｄ変換器の
動作説明図である。
動作説明図である。
【図４】マルチプレクサ出力の例を示す図である。
【図５】位相検出器出力の例を示す図である。
【図６】デマルチプレクサ出力の例を示す図である。
１０１、１０２ 少語長Ａ／Ｄ変換器 １０３、１０４ 多語長Ａ／Ｄ変換器 １０５ サンプリングクロック発生回路 １０６ マルチプレクサ １０７ 位相検出器 １０８ デマルチプレクサ １０９、１１０ 遅延回路 １１１、１１２ 減算器 １１４ 判定回路
Claims (3)
- 【請求項１】 ４相位相差変調信号を直交検波して生成
した第１及び第２のベースバンド信号をサンプリングク
ロックによりサンプリングして少語長の第１及び第２の
ディジタル信号を生成する少語長Ａ／Ｄ変換器と、 前記第１及び第２のベースバンド信号をシンボルクロッ
クによりサンプリングして多語長の第３及び第４のディ
ジタル信号を生成するための多語長Ａ／Ｄ変換器と、 前記第１及び第２のディジタル信号の比の逆正接から第
１の位相時系列データを算出しまた前記第３及び第４の
ディジタル信号の比の逆正接から第２の位相時系列デー
タを算出するための位相検出手段と、 前記第１の位相時系列データを前記サンプリングクロッ
クの一周期分遅延させるための第１の遅延回路と、 前記第１の位相時系列データと前記第１の遅延回路の出
力との差を求める第１の減算器と、 該第１の減算器の出力から前記シンボルクロックを生成
するための位相周期回路と、 前記第２の位相時系列データを前記シンボルクロックの
一周期分遅延させるための第２の遅延回路と、 前記第２の時系列データと前記第２の遅延回路の出力と
の差を求める第２の減算器と、 該第２の減算器の出力を前記シンボルクロックの位相で
判定して復調出力を生成する判定回路と、 を備えたことを特徴とする遅延検波回路。 - 【請求項２】 前記位相検出手段は、 前記第１及び第３のディジタル信号を第１の多重時系列
データに時分割多重し、かつ前記第２及び第４のディジ
タル信号を第２の多重時系列データに時分割多重するた
めのマルチプレクサと、 前記第１及び第２の多重時系列データの比の逆正接から
位相時系列データを算出するための位相演算手段と、 該手段の出力時系列データを前記第１の位相時系列デー
タ及び第２の位相時系列データに分離するためのデマル
チプレクサと、 から構成されたことを特徴とする請求項１記載の遅延検
波回路。 - 【請求項３】 前記少語長Ａ／Ｄ変換器の出力語長を１
ビットとし、前記多語長Ａ／Ｄ変換器の出力語長を８ビ
ットとし、かつ前記サンプリングクロックの周波数を前
記シンボルクロックの周波数の８倍としたことを特徴と
する請求項１または２記載の遅延検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157491A JPH098859A (ja) | 1995-06-23 | 1995-06-23 | 遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157491A JPH098859A (ja) | 1995-06-23 | 1995-06-23 | 遅延検波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098859A true JPH098859A (ja) | 1997-01-10 |
Family
ID=15650855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7157491A Pending JPH098859A (ja) | 1995-06-23 | 1995-06-23 | 遅延検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000115266A (ja) * | 1998-10-09 | 2000-04-21 | Futaba Corp | シンボル同期装置および周波数ホッピング受信装置 |
-
1995
- 1995-06-23 JP JP7157491A patent/JPH098859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000115266A (ja) * | 1998-10-09 | 2000-04-21 | Futaba Corp | シンボル同期装置および周波数ホッピング受信装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |