JPH099055A

JPH099055A - 画像処理回路

Info

Publication number: JPH099055A
Application number: JP7158994A
Authority: JP
Inventors: Satohiko Mise; 聰彦三瀬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】メモリの容量や数量が増加しないような画像
処理回路を提供することを目的とする。【構成】白データを取得、格納するメモリ１９を複数
のバンクに分けて構成し、複数のバンクの各々に白基準
板の読み取り位置が互いに異なる条件での白データを取
得し、例えば各読み取り画素において、複数のバンクに
取得された白データの最大値が所定のバンクに格納され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージセンサを用い
て原稿画像を読み取る画像読み取り装置に組み込まれる
画像処理回路に関するものである。

【０００２】

【従来の技術】イメージセンサを用いて画像を読み取る
画像読み取り装置としては、イメージスキャナやファク
シミリ装置など多くの製品が開発されている。このよう
な画像読み取り装置において使用されるイメージセンサ
は、ＣＣＤラインセンサあるいは密着型イメージセンサ
に大別される。ＣＣＤラインセンサは原稿画像を光学的
に縮小してセンサ上に結像させ、画像を読み取るタイプ
のイメージセンサである。一方、密着型イメージセンサ
は原稿画像を１対１でセンサ上に結像させて画像を読み
取るタイプのイメージセンサである。これらのイメージ
センサが、原稿画像の濃淡を電気的信号のレベルに変換
し、アナログの画像データとして出力する。イメージセ
ンサからのアナログの画像データはアナログデジタル変
換（以下、Ａ／Ｄ変換と称す。）、シェーディング補
正、ＭＴＦ補正などを行う画像処理回路を経て、デジタ
ルの画像データに変換される。

【０００３】図４は、従来の画像処理回路における画像
処理の流れを簡単に表したブロック図である。図４にお
いて、１はイメージセンサである。２は、イメージセン
サ１の出力であるアナログの画像データを増幅したりク
ランプしたりするアナログ信号処理部であり、つまり画
像データをアナログ的に加工する部分である。３は、ア
ナログ信号をデジタル信号に変換するアナログデジタル
変換部である。アナログデジタル変換部３により、イメ
ージセンサ１で読み取ったアナログレベルの画像データ
がデジタルの画像データに変換される。

【０００４】４はシェーディング補正部である。シェー
ディング補正部４における処理内容については後で詳細
に説明する。５はＭＴＦ補正、γ補正、２値化処理など
の画像処理を行う部分であり、本発明の説明に直接関係
しないので、詳しい説明は省略する。なお、簡単に説明
すると、ＭＴＦ補正は、画像読み取り装置においてレン
ズなどの光学系やイメージセンサの空間周波数特性によ
りＭＴＦ（Ｍodulation Ｔransfer Ｆunction）が低
下することで、読み取った画像がボケてしまうのを補正
し、画像を鮮明化するための処理である。γ補正は、読
み取った画像データを出力する装置（プリンタ、モニタ
ー等）のγ特性に応じて画像データを補正する処理であ
る。２値化処理は、読み取った画像データをプリンタに
出力させる場合等、多値の画像データを２値の画像デー
タに変換する処理である。

【０００５】ここで、シェーディング補正部４において
行われるシェーディング補正に関して説明を行う。シェ
ーディング補正とは、主に光源の光量分布特性やイメー
ジセンサの各画素間での感度バラツキなどの影響で、一
定濃度の原稿画像を読み込んだ場合でもイメージセンサ
の各画素における出力がバラツキ、読み取り画像に濃度
ムラが発生するといった現象を抑えるための処理であ
る。原稿画像を読み取る前に、通常シェーディング補正
が行われる。その処理を行う部分をシェーディング補正
部４として図４に示した。

【０００６】シェーディング補正に関して図５を参照し
ながら説明する。図５は従来の画像読み取り装置の読み
取り部の構成図であり、イメージセンサとしてＣＣＤラ
インセンサを使用した構成例である。図５において、６
は原稿載置部材であり、板ガラスなどが使用される。原
稿載置部材６の上に原稿７を置き、画像を読み取る。８
はキャリッジであり、原稿７の画像を読み取るための光
学ユニットである。キャリッジ８内にはイメージセンサ
９、光源１０、複数の反射板１１〜１３およびレンズ１
４が装備されている。光源１０を点灯し、光が原稿７の
像面に反射してキャリッジ８に返ってくると、反射板１
１〜１３によって偏光され、レンズ１４を通ってイメー
ジセンサ９上の画素（受光素子）に結像する。原稿画像
の濃淡に応じてイメージセンサ９上の画素（受光素子）
に結像する光量が変化し、イメージセンサ９にて光量を
電気的信号に変換して画像の濃淡を検出し、画像を読み
取る。キャリッジ８は図示しない駆動源により矢印ｄの
方向に移動し、画像を読み取る。ここで、本明細書の説
明においては、矢印ｄの方向を読み取りの副走査方向と
する。一方、これと直交する、図４における紙面垂直方
向を読み取りの主走査方向とする。

【０００７】図６は従来の画像読み取り装置における読
み取り領域とイメージセンサ９の画素の対応図である。
主走査方向にイメージセンサ９の画素（受光素子）が一
列に配置される。便宜上、イメージセンサ９の１画素と
読み取る画像の１画素を１対１に対応させて記載してい
るが、イメージセンサ１０が図５のようにＣＣＤライン
センサの場合、ＣＣＤラインセンサの１画素は読み取る
画像の１画素に比べて非常に小さく、読み取る画像の１
画素を光学的に縮小してＣＣＤラインセンサの１画素に
結像させる。主走査方向の読み取り幅は、イメージセン
サ９の画素数に依存し、副走査方向の読み取り幅は、キ
ャリッジ８の移動量に依存する。１５は白基準板であ
り、シェーディング補正時の白データ（Ｄｗ）取得に際
して使用する。

【０００８】さて、シェーディング補正を行うには、画
像の濃度レベルを決定する上で基準となる白データ（Ｄ
ｗ）と黒データ（Ｄｋ）を取得する必要がある。白デー
タとは、白基準板１５を読み取ったときのイメージセン
サ９の各画素の出力レベルである。黒データとは、例え
ば光源１０を消灯した状態でのイメージセンサ９の各画
素の出力レベルである。従って、白データおよび黒デー
タの取得は図５のように、白基準板１５を読み取れる位
置にキャリッジ８を移動した状態で行える。

【０００９】図７は従来の画像読み取り装置における白
データおよび黒データの概念図である。画像を読み込ん
だ時のイメージセンサ出力（画像データ）は、基本的に
図６のように白データと黒データの間で原稿画像の濃淡
に応じて変化する。読み込んだ画像データのレベルを白
データと黒データ間に占める割合で表すことで、上述し
た一定濃度の原稿画像を読み込んだ場合のイメージセン
サ９の各画素間における出力のバラツキを補正し、画像
データを均一なレベルに補正することができる。画像デ
ータ（Ｄ）を８ビットのデータ量で扱う場合、一般に式
（１）のような補正式によりシェーディング補正を行
う。

【００１０】Ｄｓ＝（Ｄ−Ｄｋ）÷（Ｄｗ−Ｄｋ）×２５５ …式（１）式（１）により画像データ（Ｄ）が８ビットで正規化さ
れたことになり、正規化された画像データ（Ｄｓ）が真
の画像データである。白データは主走査方向の読み取り
画素１ライン分（イメージセンサの読み取り画素数分）
取得することが望ましい。前記した光源の光量分布特性
などの影響で、白レベルがイメージセンサの各画素間で
大きくバラつく。白データはハイライト基準であり、イ
メージセンサ出力の最大レベルと考えるので、それだけ
画素間でのレベルのバラツキ幅が大きく、画像に与える
影響が強いからである。一方、黒データはダーク基準で
あり、イメージセンサ９に光が入らない状態での出力レ
ベルなので、前記したような影響が小さい。従って、黒
データ取得は、例えば光源を消灯した状態である画素の
レベルをサンプリングしてデータを保持することで行わ
れる。このことから、シェーディング補正に関しては、
白データの取得用に少なくとも主走査方向の読み取り画
素１ライン分（イメージセンサの読み取り画素数分）の
データを格納できるメモリが必要となる。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
画像処理回路においては、次のような課題があった。シ
ェーディング補正において、例えば白基準板１５の読み
取り位置にたまたまゴミやよごれが付着していたとする
と、白データの取得に際して、ゴミやよごれが付着して
いた部分に対応するイメージセンサの画素の出力レベル
が極端に低下し、その影響で読み取り画像にスジが出る
などの不具合が発生する。このような不具合の発生を抑
えるために、白基準板１５の読み取り位置を変えながら
白データの取得を複数ラインにわたって行う方法がとら
れる。その場合、例えばイメージセンサの各画素におい
て、複数ラインにわたって取得したデータの最大値をも
って白データとし、最終的に１ライン分の白データを形
成するといった処理を行う。しかし、このような方法を
とることにより、読み取るライン数に応じて白データ格
納用のメモリ容量が増加し、さらに読み取り解像度の高
解像度化や読み取り幅の増大に伴い１ライン分の画素数
が増加すると、１つのメモリでは対応できないため複数
のメモリが必要になるなど、コストアップを招くという
問題点があった。

【００１２】そこで本発明は、メモリの容量や数量が増
加しないような画像処理回路を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明では、白基準板を
読んだときの白データを取得、格納するメモリを複数の
バンクに分けて構成する。

【００１４】

【作用】上記構成により、複数のバンクの各々に白基準
板の読み取り位置が互いに異なる条件での白データが取
得され、例えば各読み取り画素において、複数のバンク
に取得された白データの最大値が所定のバンクに格納さ
れる。

【００１５】

【実施例】次に図面を参照しながら本発明の実施例につ
いて説明する。

【００１６】図１は、本発明の一実施例における画像処
理回路の構成図である。図１において、１６は、図示し
ないイメージセンサから出力され、図示しないアナログ
信号処理部で増幅等の信号処理が施されたアナログレベ
ルの画像データをデジタルの画像データに変換するＡＤ
コンバータである。ＡＤコンバータ１６の分解能によっ
て、画像データ（Ｄ）のデータ量が決まる。本実施例で
はＡＤコンバータ１６の分解能を８ビットとし、これに
より画像データのデータ量は最大２５６レベルである。

【００１７】１７は、シェーディング補正に必要な黒デ
ータ（Ｄｋ）の値を保持する黒メモリである。通常、レ
ジスタラッチが使用される。１８は、式（１）の演算を
行うシェーディング演算部である。シェーディング演算
部１８には、式（１）の演算に必要なデータ（Ｄ、Ｄ
ｋ、Ｄｗ）が入力され、演算結果がＤｓとして出力され
る。１９のメモリは、シェーディング補正時に白データ
（Ｄｗ）を取得、格納するメモリである。メモリ１９に
示すＡＢはアドレスバスを示し、ＤＢはデータバスを示
している。メモリ１９の構成については後で説明する。

【００１８】２０は、画像読み取り装置の制御を司るＣ
ＰＵである。ＣＰＵ２０は、キャリッジの制御（位置制
御、速度制御等）や画像読み取りタイミングの制御等、
画像読み取り装置の様々な制御を行う。ＣＰＵ２０に示
すＡＢはアドレスバスを示し、ＤＢはデータバスを示し
ている。本実施例ではＣＰＵ２０は８ビットのマイクロ
コンピュータとし、データバスのビット長は８ビットで
ある。

【００１９】２１は、メモリ１９に対してアドレス信号
を発生するアドレス生成部であり、通常カウンタなどで
構成される。２２は、メモリ１９のアドレスを、ＣＰＵ
２０とアドレス生成部２１のどちらから与えるかを選択
するセレクタである。

【００２０】ここでは、入力する選択信号の論理がハイ
のときはＣＰＵ２０のアドレス信号を選択し、ローのと
きはアドレス生成部２１のアドレス信号を選択してメモ
リ１９に与えるものとする。選択信号は、図示しないア
ドレスデコード回路において、アドレス空間の割り付け
に従い、ＣＰＵ２０のアドレス信号をデコード（ＣＰＵ
２０のアドレス信号がメモリ１９に割り当てられたアド
レスであるか否かの判定）することで得られる。

【００２１】ＣＰＵ２０がメモリ１９に割り当てられた
アドレス空間に対応するアドレス信号を発すると選択信
号はハイとなり、ＣＰＵ２０がメモリ１９に対してアク
セス可能となる。それ以外のとき、選択信号は常にロー
である。

【００２２】２３は信号線の接続、非接続を制御する単
方向バスコントローラである。信号Ａの論理によって、
入力出力間の接続、非接続を制御する。信号Ａは、例え
ばＣＰＵ２０のＩ／Ｏポートから出力される。ここでは
信号Ａがローのとき、単方向バスコントローラ２３の入
出力間が接続するものとする。単方向バスコントローラ
２３は、ＡＤコンバータ１６の出力とメモリ１９のデー
タバス間の接続を制御する。シェーディング補正時、白
基準板を読んで白データをメモリ１９に取得する（書き
込む）時のみ信号Ａをローにする。また、信号Ａはメモ
リ１９のアドレスの最上位ビットを兼用しており、ＣＰ
Ｕ２０がメモリ１９をアクセスする場合を除き、メモリ
１９のアドレスはアドレス生成部２１からのアドレス信
号と信号Ａで構成される。

【００２３】２４は信号線の接続、非接続を制御する双
方向バスコントローラである。イネーブル信号の論理に
よって、双方向バスコントローラ２４の入出力間の接
続、非接続が制御され、さらに入出力制御信号の論理に
応じて入出力が決定される。ここではイネーブル信号が
ハイのときにＪＫ間が接続し、ＪＫ間が接続した状態で
入出力制御信号がローのときはＪが入力、Ｋが出力とな
り、逆にＪＫ間が接続した状態で入出力制御信号がハイ
のときはＪが出力、Ｋが入力となる。イネーブル信号お
よび入出力制御信号は、図示しないアドレスデコード回
路において、アドレス空間の割り付けに従い、ＣＰＵ２
０のアドレス信号とリードライト信号（ＣＰＵ２０が外
部Ｉ／Ｏに対してリード動作を行うかライト動作を行う
かを示す信号（図示せず））とをデコード（ＣＰＵ２０
のアドレス信号がメモリ１９に割り当てられたアドレス
であるか否かと、ＣＰＵ２０のアクセスモード（リード
／ライト）の判定）することで得られる。

【００２４】ＣＰＵ２０がメモリ１９のアドレス空間に
対応するアドレス信号を発すると、イネーブル信号はハ
イとなってＣＰＵ２０がメモリ１９に対してアクセス可
能となり、リードライト信号の論理によって入出力制御
信号の状態が決まる。

【００２５】さて、メモリ１９の構成について図２を用
いて説明する。説明を簡潔にするため、本実施例におい
て、メモリ１９は８１９２×８ビットの構成で、すなわ
ち容量が８ＫＢ（キロバイト）メモリとする。メモリ１
９のアドレスは１６進数記述で、００００ｈ〜１ＦＦＦ
ｈである。従って、メモリ１９のアドレスは１３ビット
であり、その最上位ビットの論理（０…ロー、１…ハ
イ）によって、２つのバンク（バンク０、バンク１）に
分けて構成し、使用する。バンク０、バンク１の容量は
ともに４ＫＢである。図１において、ＣＰＵ２０による
メモリ１９のアクセス時以外は、メモリ１９のアドレス
（１３ビット）は最上位ビットが信号Ａ、下位１２ビッ
トがアドレス生成部２１からのアドレス信号で構成され
ることから、信号Ａの論理によってバンクが選択される
ことになる。

【００２６】以上のように構成された画像処理回路にお
いて、シェーディング補正時の白データの取得について
説明を行う。説明に際し、図３のフローチャートを参照
しながら説明を行う。まずＣＰＵ２０によって、キャリ
ッジ８を白基準板１５の読み取り位置に移動する（ステ
ップ１、図５参照）。

【００２７】白基準板１５を読み取ったデータ（白デー
タ）の取得は、単方向バスコントローラ２３を介してデ
ータをメモリ１９のバンク０に書き込むことである。よ
って、信号Ａをローとし、ＡＤコンバータ１６の出力と
メモリ１９のデータバス間を接続するとともに、ＣＰＵ
２０によるメモリ１９のアクセスを禁止することで選択
信号はローであり、セレクタ２２を介して信号Ａとアド
レス生成部２１からのアドレス信号によりメモリ１９の
アドレスが構成される。白データは、主走査方向の各画
素毎に次々とメモリ１９のバンク０（アドレス００００
ｈ〜０ＦＦＦｈ）に書き込まれ、メモリ１９に主走査方
向１ライン分の全読み取り画素における白データが格納
される（ステップ３）。なお、読み取りラインの先頭読
み取り画素の白データはアドレス００００ｈに書き込ま
れ、以下画素毎に順次０００１ｈ、０００２ｈと更新さ
れたアドレスに書き込まれる。

【００２８】メモリ１９への主走査方向１ライン分の白
データの取得が終わると、今度はＣＰＵ２０がメモリ１
９をアクセスする。ＣＰＵ２０のアクセス中は選択信号
がハイとなり、メモリ１９のアドレスはＣＰＵ２０のア
ドレスバス（ＡＢ）から与えられる。また、ＣＰＵ２０
がメモリ１９のアクセスを正常に行えるように、メモリ
１９とＡＤコンバータ１６の接続を解除しなければなら
ない。よって、信号Ａをハイに切り換える（ステップ
４）。

【００２９】白データの取得が１ライン目である時（ス
テップ５）、ＣＰＵ２０はメモリ１９のバンク０に取得
された白データを読み出しては、対応するバンク１のア
ドレスに書き込む（バンク０のデータをバンク１にコピ
ーする）処理を、主走査方向１ライン分の全読み取り画
素にわたって行う（ステップ６）。

【００３０】バンク０とバンク１のアドレス対応は、ア
ドレスの下位１２ビットの一致である。例えば、バンク
０のアドレス００００ｈはバンク１のアドレス１０００
ｈに対応する。

【００３１】このようにして、ＣＰＵ２０が主走査方向
１ライン分の全読み取り画素における白データをメモリ
１９のバンク１に書き込み終わると、白基準板１５の読
み取り位置を変え、新たに主走査方向１ライン分の白デ
ータの取得に入る。ＣＰＵ２０によってキャリッジ８の
位置を変え、白基準板１５の読み取り位置を変える（ス
テップ１）。上述したように、白データの取得において
は、信号Ａはローであり、ＣＰＵ２０によるメモリ１９
のアクセスを禁止するので、選択信号はローである（ス
テップ２）。そして、新たに主走査方向１ライン分の白
データをメモリ１９のバンク０に取得する（ステップ
３）。この時点で、メモリ１９のバンク１には、最初に
取得した主走査方向１ライン分の白データ（１ライン目
の白データ）が格納されたままの状態である。

【００３２】メモリ１９への主走査方向１ライン分の白
データの取得が終わると、ＣＰＵ２０がメモリ１９をア
クセスする（アクセス中は選択信号はハイ、また信号Ａ
もハイ。）。ＣＰＵ２０は、メモリ１９のアドレス００
００ｈ、１０００ｈに格納されている白データ（白基準
板１５を読み取った時の各ラインにおける先頭読み取り
画素のデータ）を読み込み、それら２つの白データのう
ち、大きい値の白データをメモリ１９のアドレス１００
０ｈに書き込む。同様の処理を、アドレスを１番地ずつ
更新しながら主走査方向１ライン分の全読み取り画素に
ついて行う。その結果、読み取り位置を変えて白基準板
１５を２ライン分読んだ中で、各読み取り画素における
データの大きい方の値が白データとしてバンク１に格納
される（ステップ７）。

【００３３】さらに白データの取得を継続する場合は
（ステップ８）、これまでの説明と同様に、キャリッジ
８を移動して白基準板１５の読み取り位置を変え、メモ
リ１９のバンク０にデータを取得し、バンク１に格納さ
れている白データと値を比較し、大きい方の値をバンク
１に書き込むことで、最終的にメモリ１９のバンク１に
は各読み取り画素における白データの最大値が格納され
る。以上の処理により、白データの取得が完了する。

【００３４】この後、実際の画像読み取り動作に移行す
る。画像読み取り時は、信号Ａを常にハイとし、読み取
った画像データはシェーディング演算部１８にのみ入力
する。この画像データに同期して、対応する画素の白デ
ータがメモリ１９のバンク１から順次シェーディング演
算部１８に送られ、黒メモリ１７に保持されている黒デ
ータ（Ｄｋ）とあわせて式（１）の演算をリアルタイム
に処理しながら、次段の画像処理部へデータ（Ｄｓ）が
送出される。また、画像読み取り中はＣＰＵ２０がメモ
リ１９にアクセスすることを禁止し、双方向バスコント
ローラ２４のイネーブル信号が常にローとなる。よっ
て、メモリ１９はシェーディング演算部１８に対しての
みデータバスが接続している。

【００３５】このように、メモリ１９を２つのバンクに
分けて構成し、バンク０を白データの取得エリア、バン
ク１を各読み取り画素における白データの最大値格納エ
リアとすることで、白データを複数ラインにわたって取
得することが可能となり、白基準板の読み取り位置での
ゴミやよごれの付着等による白データの低下、それによ
る読み取り画像への影響（スジの発生等）を防ぐことが
できる。

【００３６】なお、本実施例では、バンク１には取得し
た白データの最大値を格納する方法を取ったが、取得し
た白データの平均値を白データとする等、種々変更する
ことができる。

【００３７】また、メモリを２つのバンクに分けた構成
を例にとり説明を行ったが、もちろん２つ以上の複数に
分けて構成しても良い。バンク数を増やすことで、バン
ク数に応じたライン数分の白レベルを取得後、ＣＰＵ２
０が各読み取り画素における最大値を所定のバンクに格
納すればよいので、ＣＰＵ２０の処理軽減と、白データ
取得処理時間の短縮につながる。バンク数は、読み取り
解像度と読み取り幅から決まる主走査方向の読み取り画
素数とメモリ容量から最適化すればよい。

【００３８】

【発明の効果】本発明の画像処理回路は、白データを取
得、格納するメモリを複数のバンクに分けて構成するこ
とで、複数ラインにわたって白データの取得を行うこと
が可能となり、白基準板の読み取り位置でのゴミやよご
れの付着等による白データ値の低下、それによる読み取
り画像への影響（スジの発生等）を防ぐとともに、白デ
ータ取得用メモリの容量増大や数量増加を防ぎ、コスト
削減に有効である。

【図面の簡単な説明】

【図１】本発明の一実施例における画像処理回路の構成
図

【図２】本発明の一実施例における白データ取得用メモ
リの構成図

【図３】本発明の一実施例におけるシェーディング補正
時の白データの取得処理を表すフローチャート

【図４】従来の画像処理回路における画像処理の流れを
簡単に表したブロック図

【図５】従来の画像読み取り装置の読み取り部の構成図

【図６】従来の画像読み取り装置における読み取り領域
とイメージセンサ９の画素の対応図

【図７】従来の画像読み取り装置における白データおよ
び黒データの概念図

【符号の説明】

１６ＡＤコンバータ１７黒メモリ１８シェーディング演算部１９メモリ２０ＣＰＵ２１アドレス生成部２２セレクタ２３単方向バスコントローラ２４双方向バスコントローラ

Claims

【特許請求の範囲】

【請求項１】イメージセンサを用いて原稿画像を読み取
る画像読み取り装置に組み込まれ、前記イメージセンサ
で読み取った画像データに対してアナログデジタル変換
処理、シェーディング補正処理、ＭＴＦ補正処理など行
う画像処理回路であって、前記シェーディング補正処理
において、白基準板を読んだときの白データを取得、格
納するメモリを備え、前記メモリを複数のバンクに分け
て構成したことを特徴とする画像処理回路。
【請求項２】白基準板の読み取り位置を変えて複数ライ
ンにわたって白データを取得する際、所定のバンクを除
く前記複数のバンクの各々には白基準板の読み取り位置
が互いに異なる白データが取得されることを特徴とする
請求項１記載の画像処理回路。
【請求項３】白基準板の読み取り位置を変えて複数ライ
ンにわたって白データを取得する際、所定のバンクを除
く前記複数のバンクの各々には白基準板の読み取り位置
が互いに異なる白データが取得され、前記所定のバンク
には他のバンクに取得された白データから算出されるデ
ータが格納されることを特徴とする請求項１記載の画像
処理回路。
【請求項４】白基準板の読み取り位置を変えて複数ライ
ンにわたって白データを取得する際、前記複数のバンク
の各々には白基準板の読み取り位置が互いに異なる白デ
ータが取得されることを特徴とする請求項１記載の画像
処理回路。
【請求項５】白基準板の読み取り位置を変えて複数ライ
ンにわたって白データを取得する際、前記複数のバンク
の各々には白基準板の読み取り位置が互いに異なる白デ
ータが取得され、その結果、前記複数のバンクの中の所
定のバンクに、複数ラインにわたって取得した白データ
から算出されるデータが格納されることを特徴とする請
求項１記載の画像処理回路。