JPH0991201A - キャッシュメモリのフラッシュ制御方法及びフラッシュ 制御回路 - Google Patents
キャッシュメモリのフラッシュ制御方法及びフラッシュ 制御回路Info
- Publication number
- JPH0991201A JPH0991201A JP7249351A JP24935195A JPH0991201A JP H0991201 A JPH0991201 A JP H0991201A JP 7249351 A JP7249351 A JP 7249351A JP 24935195 A JP24935195 A JP 24935195A JP H0991201 A JPH0991201 A JP H0991201A
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- 238000000034 method Methods 0.000 title claims description 12
- 230000004044 response Effects 0.000 claims description 3
- 238000011010 flushing procedure Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】フラッシュサイクルの効率向上により、キャッ
シュシステムの性能向上を図る。 【解決手段】キャッシュブロックをライトバック用キャ
ッシュブロック１とライトスルー用キャッシュブロック
２の２つの構成とする。主記憶３からのキャッシュエン
トリー時に、ＷＢＷＴ信号５によりエントリーするキャ
ッシュブロックをセレクタ４で切り替える。キャッシュ
フラッシュは、各キャッシュブロックごとに専用のフラ
ッシュ信号６，７をシステムコントローラ８が用意し、
キャッシュブロック１，２ごとに個別にフラッシュ可能
とする。
シュシステムの性能向上を図る。 【解決手段】キャッシュブロックをライトバック用キャ
ッシュブロック１とライトスルー用キャッシュブロック
２の２つの構成とする。主記憶３からのキャッシュエン
トリー時に、ＷＢＷＴ信号５によりエントリーするキャ
ッシュブロックをセレクタ４で切り替える。キャッシュ
フラッシュは、各キャッシュブロックごとに専用のフラ
ッシュ信号６，７をシステムコントローラ８が用意し、
キャッシュブロック１，２ごとに個別にフラッシュ可能
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
のフラッシュ制御方法及びフラッシュ制御回路に関す
る。
のフラッシュ制御方法及びフラッシュ制御回路に関す
る。
【０００２】
【従来の技術】従来のキャッシュ制御方法は、全キャッ
シュブロックをライトバック方式又はライトスルー方式
のいずれかで一斉にフラッシュしている。
シュブロックをライトバック方式又はライトスルー方式
のいずれかで一斉にフラッシュしている。
【０００３】
【発明が解決しようとする課題】上述したキャッシュフ
ラッシュ制御方式では、全キャッシュ領域中のある１部
のキャッシュのみのフラッシュを行いたくても、キャッ
シュブロック及びフラッシュ信号が１系統しかないた
め、全領域のキャッシュを一斉に無効化するしかなく、
フラッシュの不必要なキャッシュ領域までフラッシュし
てしまうことによるシステムの性能低下が顕著に現れて
いる。
ラッシュ制御方式では、全キャッシュ領域中のある１部
のキャッシュのみのフラッシュを行いたくても、キャッ
シュブロック及びフラッシュ信号が１系統しかないた
め、全領域のキャッシュを一斉に無効化するしかなく、
フラッシュの不必要なキャッシュ領域までフラッシュし
てしまうことによるシステムの性能低下が顕著に現れて
いる。
【０００４】
【課題を解決するための手段】本発明のキャッシュメモ
リのフラッシュ制御方法は、キャッシュメモリのブロッ
クをライトバック方式用とライトスルー方式用に２式設
けて、キャッシュメモリの使途に応じて切り分けてメモ
リデータを記憶させ、フラッシュは前記ブロックのいず
れか一方のみについて行うことを特徴とする。
リのフラッシュ制御方法は、キャッシュメモリのブロッ
クをライトバック方式用とライトスルー方式用に２式設
けて、キャッシュメモリの使途に応じて切り分けてメモ
リデータを記憶させ、フラッシュは前記ブロックのいず
れか一方のみについて行うことを特徴とする。
【０００５】本発明のキャッシュメモリのフラッシュ制
御回路は、キャッシュメモリのブロックをライトバック
方式用とライトスルー方式用に２式設け、また、ＣＰＵ
からのアドレス信号に応答して、主記憶から読み出した
メモリデータを前記ブロックのいずれかに記憶させるか
の切り替えを行なうセレクタと、前記ＣＰＵからのアド
レス信号，データ及びコマンドに応じて、前記ブロック
のいずれか一方のみにフラッシュ信号を供給するシステ
ムコンロトーラを設けたことを特徴とする。
御回路は、キャッシュメモリのブロックをライトバック
方式用とライトスルー方式用に２式設け、また、ＣＰＵ
からのアドレス信号に応答して、主記憶から読み出した
メモリデータを前記ブロックのいずれかに記憶させるか
の切り替えを行なうセレクタと、前記ＣＰＵからのアド
レス信号，データ及びコマンドに応じて、前記ブロック
のいずれか一方のみにフラッシュ信号を供給するシステ
ムコンロトーラを設けたことを特徴とする。
【０００６】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【０００７】図１は本発明の一実施例を示しライトバッ
ク用キャッシュブロック１とライトスルー用キャッシュ
ブロック２の２種類のキャッシュが設けられている。
ク用キャッシュブロック１とライトスルー用キャッシュ
ブロック２の２種類のキャッシュが設けられている。
【０００８】ライトバック用キャッシュブロック１は、
ライトバック方式においてのみ使用され、キャッシュブ
ロック内にメモリライトサイクルでヒットした場合に当
該ブロックにのみライトを行い、主記憶３へのライトは
行わない。従って、キャッシュ内のデータと主記憶内と
のデータには一時的に不一致が生じ、そのアドレス空間
はダーティラインと呼ばれる。この為、フラッシュによ
るキャッシュ無効化が行われる場合には、ダーティライ
ンについてライトバック用キャッシュブロック１から主
記憶３に書き戻す必要があり、この書き戻しサイクルを
ライトバックサイクルと呼ぶ。
ライトバック方式においてのみ使用され、キャッシュブ
ロック内にメモリライトサイクルでヒットした場合に当
該ブロックにのみライトを行い、主記憶３へのライトは
行わない。従って、キャッシュ内のデータと主記憶内と
のデータには一時的に不一致が生じ、そのアドレス空間
はダーティラインと呼ばれる。この為、フラッシュによ
るキャッシュ無効化が行われる場合には、ダーティライ
ンについてライトバック用キャッシュブロック１から主
記憶３に書き戻す必要があり、この書き戻しサイクルを
ライトバックサイクルと呼ぶ。
【０００９】一方、ライトスルー用キャッシュブロック
２は、ライトスルー方式においてのみ使用され、メモリ
ライトサイクルでヒットした場合に当該ブロックと主記
憶３の両方にライトを行う為、必ずキャッシュ内のデー
タと主記憶内のデータは一致している。この為、フラッ
シュによるキャッシュの無効化が行われる場合は、即時
にキャッシュを無効化しても問題なく、フラッシュによ
る時間ロスはライトバック方式に比べて少ない。
２は、ライトスルー方式においてのみ使用され、メモリ
ライトサイクルでヒットした場合に当該ブロックと主記
憶３の両方にライトを行う為、必ずキャッシュ内のデー
タと主記憶内のデータは一致している。この為、フラッ
シュによるキャッシュの無効化が行われる場合は、即時
にキャッシュを無効化しても問題なく、フラッシュによ
る時間ロスはライトバック方式に比べて少ない。
【００１０】一般に、メモリのバンク切り替え等による
フラッシュが多く使用されるアドレス空間においては、
ライトスルーキャシュ領域とすることでフラッシュによ
るペナルティ時間を少なくすることができる。一方、フ
ラッシュされることの少ない他のアドレス空間において
は、ライトバックキャッシュ領域とすることが性能的に
有利である。そこで、このようなライトバックキャッシ
ュ領域かライトスルーキャッシュ領域かの切り替えはシ
ステムコントローラ８がＣＰＵアドレス１０をデコード
することに行う。あるメモリサイクルにおいて、ライト
バック用キャッシュブロック１およびライトスルー要求
ブロック２のどちらにエントリーするかはＣＰＵ１１の
メモリリードによってのみ行う。ＣＰＵ１１が発生する
ＣＰＵアドレス１０をシステムコントローラ８がデコー
ドし、デコード結果をＷＢＷＴ信号５としてキャッシュ
ブロックセレクタ４に出力する。ＷＢＷＴ信号５の出力
論理により、そのサイクルが、ライトバックキャッシュ
領域がライトスルーキャッシュ領域かの判定結果とな
る。
フラッシュが多く使用されるアドレス空間においては、
ライトスルーキャシュ領域とすることでフラッシュによ
るペナルティ時間を少なくすることができる。一方、フ
ラッシュされることの少ない他のアドレス空間において
は、ライトバックキャッシュ領域とすることが性能的に
有利である。そこで、このようなライトバックキャッシ
ュ領域かライトスルーキャッシュ領域かの切り替えはシ
ステムコントローラ８がＣＰＵアドレス１０をデコード
することに行う。あるメモリサイクルにおいて、ライト
バック用キャッシュブロック１およびライトスルー要求
ブロック２のどちらにエントリーするかはＣＰＵ１１の
メモリリードによってのみ行う。ＣＰＵ１１が発生する
ＣＰＵアドレス１０をシステムコントローラ８がデコー
ドし、デコード結果をＷＢＷＴ信号５としてキャッシュ
ブロックセレクタ４に出力する。ＷＢＷＴ信号５の出力
論理により、そのサイクルが、ライトバックキャッシュ
領域がライトスルーキャッシュ領域かの判定結果とな
る。
【００１１】主記憶３からは、そのメモリリードサイク
ルにおけるメモリデータ９を出力し、キャッシュブロッ
クセレクタ４に入力される。キャッシュブロックセレク
タ４内は、ＷＢＷＴ信号の論理により、主記憶３からの
メモリデータ９をライトバック用キャッシュブロック１
もしくはライトスルー用キャッシュブロック２のどちら
に渡すか切り替える。以上により、ＣＰＵ１１が発生す
るＣＰＵアドレス１０によりライトバック用キャッシュ
ブロック１またはライトスルー用キャッシュブロック２
のどちらにエントリーするかを制御することが可能であ
る。
ルにおけるメモリデータ９を出力し、キャッシュブロッ
クセレクタ４に入力される。キャッシュブロックセレク
タ４内は、ＷＢＷＴ信号の論理により、主記憶３からの
メモリデータ９をライトバック用キャッシュブロック１
もしくはライトスルー用キャッシュブロック２のどちら
に渡すか切り替える。以上により、ＣＰＵ１１が発生す
るＣＰＵアドレス１０によりライトバック用キャッシュ
ブロック１またはライトスルー用キャッシュブロック２
のどちらにエントリーするかを制御することが可能であ
る。
【００１２】次に、キャッシュのフラッシュ制御につい
て説明する。システムコントローラ８には、ライトバッ
ク用キャッシュブロック１のみをフラッシュするライト
バック用フラッシュ信号６トライトスルー用キャッシュ
ブロック２のみをフラッシュするライトスルー用フラッ
シュ信号７の２種のフラッシュ信号を用意している。
て説明する。システムコントローラ８には、ライトバッ
ク用キャッシュブロック１のみをフラッシュするライト
バック用フラッシュ信号６トライトスルー用キャッシュ
ブロック２のみをフラッシュするライトスルー用フラッ
シュ信号７の２種のフラッシュ信号を用意している。
【００１３】システム動作中にフラッシュが発生するケ
ースはウィンドウ化されているメモリのバンク切り替え
時に多い。フラッシュが多く発生される空間に対しては
ライトスルー領域にすることが良い。ライトバック領域
にした場合、フラッシュの多発により、ライトバックサ
イクルが発生しペナルティ時間が大きく必要となり、シ
ステム性能に大きく低下を及ぼす為である。ライトスル
ー領域にすれば、フラッシュ発生しても、キャッシュブ
ロックを無効化するだけでライトバック方式のようなラ
イトバックサイクルが発生しない為、大きなペナルティ
時間は必要ない。フラッシュが多く発生する空間は上記
に説明した理由によりライトスルー領域とする。
ースはウィンドウ化されているメモリのバンク切り替え
時に多い。フラッシュが多く発生される空間に対しては
ライトスルー領域にすることが良い。ライトバック領域
にした場合、フラッシュの多発により、ライトバックサ
イクルが発生しペナルティ時間が大きく必要となり、シ
ステム性能に大きく低下を及ぼす為である。ライトスル
ー領域にすれば、フラッシュ発生しても、キャッシュブ
ロックを無効化するだけでライトバック方式のようなラ
イトバックサイクルが発生しない為、大きなペナルティ
時間は必要ない。フラッシュが多く発生する空間は上記
に説明した理由によりライトスルー領域とする。
【００１４】このような切り分けは、システムコントロ
ーラ８がＣＰＵ１１からのＣＰＵアドレス１０，ＣＰＵ
データ１２及びコマンド１３により、ライトバック用フ
ラッシュ信号６とライトスルー用フラッシュ信号７のい
ずれか一方を発生することにより行う。
ーラ８がＣＰＵ１１からのＣＰＵアドレス１０，ＣＰＵ
データ１２及びコマンド１３により、ライトバック用フ
ラッシュ信号６とライトスルー用フラッシュ信号７のい
ずれか一方を発生することにより行う。
【００１５】例えば、メモリのバンク切り替えが発生
し、ライトスルー領域をフラッシュする場合、システム
コントローラ８は、ライトスルー用キャッシュブロック
２に対してライトスルー用フラッシュ信号７をアサート
することによりフラッシュする。この時、ライトバック
用キャッシュブロック１は、フラッシュの必要はなく、
システムコントローラ８は、ライトバック用フラッシュ
信号６のアサートは行わない。必要のないキャッシュブ
ロックのフラッシュを行わないことにより、キャッシュ
ブロックの不要なフラッシュ及び不要なライトバックサ
イクルの発生を防ぐことができる。
し、ライトスルー領域をフラッシュする場合、システム
コントローラ８は、ライトスルー用キャッシュブロック
２に対してライトスルー用フラッシュ信号７をアサート
することによりフラッシュする。この時、ライトバック
用キャッシュブロック１は、フラッシュの必要はなく、
システムコントローラ８は、ライトバック用フラッシュ
信号６のアサートは行わない。必要のないキャッシュブ
ロックのフラッシュを行わないことにより、キャッシュ
ブロックの不要なフラッシュ及び不要なライトバックサ
イクルの発生を防ぐことができる。
【００１６】このように、キャッシュブロックを複数に
分離し、各キャッシュブロックを個別にフラッシュ制御
を行うことにより、フラッシュ時のシステムの性能低下
を防ぐことができる。
分離し、各キャッシュブロックを個別にフラッシュ制御
を行うことにより、フラッシュ時のシステムの性能低下
を防ぐことができる。
【００１７】
【発明の効果】以上説明したように本発明は、フラッシ
ュの必要なキャッシュブロックのみをフラッシュ可能化
したことにより、フラッシュの必要がないキャッシュブ
ロックまでをフラッシュしてしまうことを防ぐことがで
きるため、フラッシュ効率の向上によりフラッシュによ
るシステム性能低下を最低限に抑えることができる。
ュの必要なキャッシュブロックのみをフラッシュ可能化
したことにより、フラッシュの必要がないキャッシュブ
ロックまでをフラッシュしてしまうことを防ぐことがで
きるため、フラッシュ効率の向上によりフラッシュによ
るシステム性能低下を最低限に抑えることができる。
【図１】本発明の一実施例のキャッシュフラッシュ制御
回路を示す。
回路を示す。
１ ライトバック用キャッシュブロック ２ ライトスルー用キャッシュブロック ３ 主記憶 ４ キャッシュブロックセレクタ ５ ＷＢＷＴ信号 ６ ライトバック用キャッシュブロックフラッシュ信
号 ７ ライトスルー用キャッシュブロックフラッシュ信
号 ８ システムコントローラ ９ メモリデータ １０ ＣＰＵアドレス １１ ＣＰＵ １２ ＣＰＵデータ １３ コマンド
号 ７ ライトスルー用キャッシュブロックフラッシュ信
号 ８ システムコントローラ ９ メモリデータ １０ ＣＰＵアドレス １１ ＣＰＵ １２ ＣＰＵデータ １３ コマンド
Claims (2)
- 【請求項１】 キャッシュメモリのブロックをライトバ
ック方式用とライトスルー方式用に２式設けて、キャッ
シュメモリの使途に応じて切り分けてメモリデータを記
憶させ、フラッシュは前記ブロックのいずれか一方のみ
について行うことを特徴とするキャッシュメモリのフラ
ッシュ制御方法。 - 【請求項２】 キャッシュメモリのブロックをライトバ
ック方式用とライトスルー方式用に２式設け、 また、ＣＰＵからのアドレス信号に応答して、主記憶か
ら読み出したメモリデータを前記ブロックのいずれかに
記憶させるかの切り替えを行なうセレクタと、 前記ＣＰＵからのアドレス信号，データ及びコマンドに
応じて、前記ブロックのいずれか一方のみにフラッシュ
信号を供給するシステムコンロトーラを設けたことを特
徴とするキャッシュメモリのフラッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249351A JPH0991201A (ja) | 1995-09-27 | 1995-09-27 | キャッシュメモリのフラッシュ制御方法及びフラッシュ 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249351A JPH0991201A (ja) | 1995-09-27 | 1995-09-27 | キャッシュメモリのフラッシュ制御方法及びフラッシュ 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991201A true JPH0991201A (ja) | 1997-04-04 |
Family
ID=17191740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249351A Pending JPH0991201A (ja) | 1995-09-27 | 1995-09-27 | キャッシュメモリのフラッシュ制御方法及びフラッシュ 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149290A (ja) * | 2003-11-18 | 2005-06-09 | Seiko Epson Corp | 情報処理装置およびキャッシュメモリ制御方法 |
-
1995
- 1995-09-27 JP JP7249351A patent/JPH0991201A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149290A (ja) * | 2003-11-18 | 2005-06-09 | Seiko Epson Corp | 情報処理装置およびキャッシュメモリ制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |